JPS6350113A - Frequency synthesizer - Google Patents

Frequency synthesizer

Info

Publication number
JPS6350113A
JPS6350113A JP61193573A JP19357386A JPS6350113A JP S6350113 A JPS6350113 A JP S6350113A JP 61193573 A JP61193573 A JP 61193573A JP 19357386 A JP19357386 A JP 19357386A JP S6350113 A JPS6350113 A JP S6350113A
Authority
JP
Japan
Prior art keywords
output
phase
voltage
frequency
overflow signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61193573A
Other languages
Japanese (ja)
Other versions
JP2511657B2 (en
Inventor
Yukihiko Miyake
三宅 幸彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Radio Co Ltd
Original Assignee
Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Radio Co Ltd filed Critical Japan Radio Co Ltd
Priority to JP61193573A priority Critical patent/JP2511657B2/en
Publication of JPS6350113A publication Critical patent/JPS6350113A/en
Application granted granted Critical
Publication of JP2511657B2 publication Critical patent/JP2511657B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

PURPOSE:To obtain a frequency synthesizer of a low noise by varying a residual data of a phase accumulator at the time when an overflow signal has been generated, and a delay quantity given to the overflow signal in accordance with a frequency set value, so as to cancel a phase jitter contained in the overflow signal of the phase accumulator. CONSTITUTION:A phase jitter is canceled by varying a residual data of a phase accumulator 2 at the time when an overflow signal has been generated from the phase accumulator 2, and a delay quantity given to the overflow signal in accordance with a frequency set value given to the phase accumulator 2. That is to say, by setting a relation of a control voltage applied to a voltage control phase shifter 9, and the delay quantity, namely, the control sensitivity of the voltage control phase shifter 9, the phase jitter contained in the overflow signal of the phase accumulator 2 can be canceled.

Description

【発明の詳細な説明】 (産業上の利用分野) 不発明は2位相ロックループ方式周波数シンセサイザよ
りも高速に周波数を切す俟えることができるディジタル
直接合成方式の周波数シンセサイザに関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital direct synthesis frequency synthesizer that can cut frequencies faster than a two-phase locked loop frequency synthesizer.

(従来の技術及びその問題点) 従来のこの褌の装置は第8図に示す第1の実施例の如く
構成されていた。第8図において。
(Prior art and its problems) This conventional loincloth device was constructed as in the first embodiment shown in FIG. In FIG.

1は周波数設定回路、2はフェーズアキュムレータ、3
はサイン波形ROM、4はD/A変換器、5はローパス
フィルタ、6は基準発振器である。ここで、フェーズア
キュムレータ2は。
1 is a frequency setting circuit, 2 is a phase accumulator, 3
4 is a sine waveform ROM, 4 is a D/A converter, 5 is a low-pass filter, and 6 is a reference oscillator. Here, the phase accumulator 2 is.

第10図に示す如く全加算器21,22.23とDタイ
プフリップフロップ24,25.26で構成され。
As shown in FIG. 10, it is composed of full adders 21, 22, 23 and D type flip-flops 24, 25, 26.

周波数設定回路1により与えられた周波数設定値Fi 
を基準発振器6の発振周期1/fr毎に累加算するディ
ジタル積分器の機能を有する。第9図ωはフェーズアキ
ュムレータ2の動作を図形化して表現したものであり、
横軸は時間、縦軸はフェーズアキームレータ2の累加算
値を示す。時間の経過と共に累加算値が増加しているこ
とを第9図o′)は表わしている。
Frequency setting value Fi given by frequency setting circuit 1
It has the function of a digital integrator that adds up every oscillation period 1/fr of the reference oscillator 6. FIG. 9 ω is a graphical representation of the operation of the phase accumulator 2.
The horizontal axis shows time, and the vertical axis shows the accumulated value of the phase accelerator 2. FIG. 9 o') shows that the accumulated value increases with the passage of time.

そして、フェーズアキームレータ、21の出カバ。And Phase Achiemulator, 21 cover.

サイン波形ROM3のアドレス入力に接続され。Connected to the address input of sine waveform ROM3.

入力データの三角波状の変化が正弦波状の変化に変換さ
れて出力される。この様子は第9図(イ)の如く表わさ
れる。次に、サイン波形ROM3より出力されるディジ
タル値をD/A変換器4でアナログ埴に変えることによ
り第9図(支)の波形が得られる。そこで、D/Af洪
器4の出力をローパスフィルタ5に加えると、高調波成
分が減衰した第9図(7)に示した波形の如く正弦波の
出力信号を得ることができる。そして、フェーズアキュ
ムレータ2の累加算値が総容量値に達するとオーバフロ
ー信号を発生し、再び累加算動作を操り返すので、連続
した正弦波出力をローパスフィルタ5から得ることがで
きる。
A triangular wave-like change in input data is converted into a sine-wave change and output. This situation is represented as shown in FIG. 9(a). Next, by converting the digital value outputted from the sine waveform ROM 3 into an analog value by the D/A converter 4, the waveform shown in FIG. 9 (subsection) is obtained. Therefore, by applying the output of the D/Af filter 4 to the low-pass filter 5, a sine wave output signal with attenuated harmonic components as shown in FIG. 9 (7) can be obtained. Then, when the cumulative value of the phase accumulator 2 reaches the total capacitance value, an overflow signal is generated and the cumulative addition operation is repeated again, so that a continuous sine wave output can be obtained from the low-pass filter 5.

周波数シンセサイザの出力として必ずしも正弦波を必要
としない用途においては、第11図(ツに示した第2の
従来の実施例の如く2周波数設定回路1,7エーズアキ
ユムレータ2および基準発振器6で構成し、フェーズア
キュムレータ2のオーバフロー信号をパルス波形のまま
使用することも可能である。
In applications that do not necessarily require a sine wave as the output of a frequency synthesizer, two frequency setting circuits 1, 7, an ace accumulator 2 and a reference oscillator 6 are used, as in the second conventional embodiment shown in FIG. It is also possible to configure and use the overflow signal of the phase accumulator 2 in its pulse waveform.

この場合も前記の第1の従来の実施例と同様に。This case is also similar to the first conventional embodiment.

周波数設定回路1よシ設定される周波数設定値(ディジ
タル情報)に比例した周波数を発生することかできる。
It is possible to generate a frequency proportional to the frequency setting value (digital information) set by the frequency setting circuit 1.

いま、第11図(ヴにおいて。Now, in Figure 11 (V).

周波数設定回路1の周波数設定値をFi、7エーズアキ
ームレータ2の総容量値をNt、基準発振器6の基準周
波数をfr とすると、出力周波数fOは、 fO=f
rXFi/Nt  となる。
Assuming that the frequency setting value of the frequency setting circuit 1 is Fi, the total capacitance value of the 7A simulator 2 is Nt, and the reference frequency of the reference oscillator 6 is fr, the output frequency fO is as follows: fO=f
rXFi/Nt.

例えばf r=IMHz 、 F i=1 、 N t
=10とすると、出力周波数foはf o=100kH
z となり、この場合の動作はディケードカウンタを用
い、基準周波数frを1/10で分周した結果と同0等
になる。
For example, f r=IMHz, F i=1, N t
= 10, the output frequency fo is fo = 100kHz
z, and the operation in this case is equal to 0, which is the same as the result of dividing the reference frequency fr by 1/10 using a decade counter.

さて、前述の如く設定値Fiを変化させることにより、
Fi に比例した出力周波数fOを発生することができ
る訳であるが、出力周波数f。
Now, by changing the set value Fi as mentioned above,
Although it is possible to generate an output frequency fO proportional to Fi, the output frequency f.

に対する基準周波数frの比fr/fo、言い換えれば
総容量値Nt と周波数設定値Fi  との比Nt/F
 iが整数の場合は、出力信号に位相ジッタは原理的に
含まれない。
The ratio of the reference frequency fr to the reference frequency fr/fo, in other words, the ratio of the total capacitance value Nt to the frequency setting value Fi Nt/F
When i is an integer, phase jitter is not included in the output signal in principle.

第11図■は、 Nt/Fi=5 とした場合の動作例
でろシ、横軸は時間、縦軸はフェーズアキュムレータ2
の累加算値を示す。同図は、基準同期1 / f r毎
に累加算値が増加し、5/ f r (=t。)周期毎
に規則的にオーバフロー信号(同図中Δ印で示す)が発
生している状態を示したものである。
Figure 11 ■ is an example of operation when Nt/Fi = 5. The horizontal axis is time, and the vertical axis is phase accumulator 2.
shows the cumulative value of The figure shows that the accumulated value increases every 1/f r of the reference synchronization, and an overflow signal (indicated by Δ in the figure) is generated regularly every 5/f r (=t.) periods. It shows the condition.

ところが、Fiに対するNtの比が整数でない場合は、
出力信号に位相ジッタが含まれてしまうことになる。
However, if the ratio of Nt to Fi is not an integer,
The output signal will contain phase jitter.

第11図((イ)はNt/F i=10/3 とした場
合の動作例であるが、オーバフロー信号を発生する周期
が4/frの場合と3/l rの場合がちシ等間隔では
なくなる。同図は4/frf)’*回、3/frが2回
の割合で逐次表われることを示している。このため、出
力信号の周波数スペクトルは線スペクトルではなくなり
、不要側帯波雑音を含んだられていた。
Figure 11 ((a) is an example of operation when Nt/F i = 10/3. However, when the overflow signal generation period is 4/fr and 3/lr, it is difficult to generate the overflow signal at regular intervals. The figure shows that 4/frf)'* times and 3/fr appear sequentially twice. For this reason, the frequency spectrum of the output signal is no longer a line spectrum and contains unnecessary sideband noise.

(a)  第8図において、ローパスフィルタ5のしゃ
新局波数を出力周波数に応じて切換え1位相ジッタを平
均化する方法、(b)  基準周波数frに比べ出力周
波数fOが十分率さい領域。
(a) In FIG. 8, the method of averaging the single-phase jitter by switching the switching frequency of the low-pass filter 5 according to the output frequency, and (b) the region where the output frequency fO is sufficiently high compared to the reference frequency fr.

言い侠えればNt/Fi  なる比が十分大きい領域。In other words, this is a region where the ratio Nt/Fi is sufficiently large.

つま9位相ジッタが比較的少ない頻度でしか現われない
領域でのみ使用する方法、(C)  出力信号を分周し
て位相ジッタを低減させてから使用する方法、(d)出
力信号を位相同期発振器へ加え2位相ロックループ内の
ローパスフィルタで位相ジッタを平均化する方法等が試
みられていた。
9 Methods to be used only in areas where phase jitter appears relatively infrequently; (C) method to divide the output signal to reduce phase jitter before use; (d) method to use the output signal as a phase-locked oscillator. In addition, attempts have been made to average phase jitter using a low-pass filter in a two-phase lock loop.

しかしながら1以上述べてきた従来の方法では。However, in one or more of the conventional methods mentioned above.

位相ジッタの低減効果が十分でなく、また本来直接合成
方式周波数シンセサイザの特徴である高速応答特性が失
なわれてしまう等の欠点があった。
There were drawbacks such as the effect of reducing phase jitter being insufficient, and the high-speed response characteristic originally characteristic of a direct synthesis frequency synthesizer being lost.

(問題点を解決するための手段) 不発明は、これらの欠点を解決するため、フェーズアキ
ュムレータ2からオーバフロー信号が発生した時のフェ
ーズアキュムレータ2の残余データ、およびフェーズア
キュムレータ2に与える周波数設定値に応じて該オーバ
70−信号に与える遅延量を変化させることにより2位
相ジッタを打ち消すようにしたもので、以下図面により
詳細に説明する。
(Means for Solving the Problems) In order to solve these drawbacks, the present invention provides for the residual data of the phase accumulator 2 when an overflow signal is generated from the phase accumulator 2 and the frequency setting value given to the phase accumulator 2. The two-phase jitter is canceled by changing the amount of delay given to the over70- signal accordingly, and will be explained in detail below with reference to the drawings.

(実施例) 第1図は本発明の第一の実施例で、第8図と同一部分は
同−査号を用いる。同図において。
(Embodiment) FIG. 1 shows a first embodiment of the present invention, and the same parts as in FIG. 8 are denoted by the same symbols. In the same figure.

4Aは第一のD / A変換器、4Bは第2のD/A変
換器、7はパルスシンクロナイザ、8は残余データメモ
リ、9は電圧制御位相シフタ、10は分周器である。こ
こで、基準発振器6の出力周波数frを例えば20MH
z、 フェーズアキュムL/−タ2ノ総容量値Nt を
1,000,000.分周器1゜の分周数Ndを21周
周波数設定値Fiを20,001として出力周波数f 
d”f r −Fi/Nt−Ndすなわちfd=10F
iから出力周波El f d=200.01 kHzを
得る具体例につき説明を進める。フェーズアキュムレー
タ2が初期状態ゼロから基準周期17’f r毎に累加
算を操9返し、オーバフロー信号が生じた時、フェーズ
アキュムレータ2の残余テークを抽出して残余データメ
モリ8に貯えると。
4A is a first D/A converter, 4B is a second D/A converter, 7 is a pulse synchronizer, 8 is a residual data memory, 9 is a voltage controlled phase shifter, and 10 is a frequency divider. Here, the output frequency fr of the reference oscillator 6 is set to 20 MHz, for example.
z, phase accumulation L/-ta2 total capacitance value Nt is 1,000,000. The frequency division number Nd of the frequency divider 1° is set to 21 times, and the frequency setting value Fi is set to 20,001, and the output frequency f
d"f r -Fi/Nt-Nd or fd=10F
A specific example of obtaining an output frequency El f d=200.01 kHz from i will be explained. The phase accumulator 2 performs cumulative addition every reference period 17'f r from the initial state zero, and when an overflow signal occurs, the residual take of the phase accumulator 2 is extracted and stored in the residual data memory 8.

当該データは、第3図(プのように時間の経過と共に変
化する。その過程は2次に述べる通りでるる。この例で
はNt とFi  との比Nt/Fi  カ整数ではな
(49,9975でろシ、基準周期1/frの49.9
975倍毎にオーバフロー信号が第2図■の如く等間隔
に発生されれば良いが、実際にはフェーズアキュムレー
タ2がディジタル演算を行なうためオーバフロー信号は
基準周期の50倍毎に発生するので、第2図(イ)に示
す如くオーバフロー信号の位相が遅れてしまう。ちなみ
にこの時の位相遅れ△tは1/frX501/frXN
t/Fi=0.125X10−9(秒)である。そして
2次にオーバフロー信号が発生した時の位相は、更に遅
れ、第2図(イ)に示す如く位相遅れは2△tとなる。
The data changes over time as shown in Figure 3 (P). The process is as described below. In this example, the ratio of Nt and Fi is not an integer (49,9975 Deroshi, reference period 1/fr 49.9
It is sufficient if the overflow signal is generated every 975 times at equal intervals as shown in Fig. 2 (■), but in reality, since the phase accumulator 2 performs digital calculations, the overflow signal is generated every 50 times the reference period. As shown in Figure 2 (A), the phase of the overflow signal is delayed. By the way, the phase delay △t at this time is 1/frX501/frXN
t/Fi=0.125×10-9 (seconds). The phase when the secondary overflow signal is generated is further delayed, and the phase delay becomes 2Δt as shown in FIG. 2(A).

同様に次の位相遅れは3△tとなる。このようにして位
相遅れが累積され、基準周期1/fr=50X10−9
 (秒)を超えようとする時、今まで基準周期の50倍
毎に発生していたオーバ70−の周期が基準周期の49
倍となる。そして。
Similarly, the next phase delay will be 3Δt. In this way, the phase delay is accumulated, and the reference period 1/fr=50X10-9
(seconds), the period of over 70-, which previously occurred every 50 times the standard period, is now 49 times the standard period.
It will be doubled. and.

再び50周期毎にオーバフロー信号が発生して以上の動
作を繰り返す。
An overflow signal is generated again every 50 cycles, and the above operation is repeated.

結局、基準周期1/frの50倍毎に399回オーバフ
ロー信号が発生し、基準周期1/frの49倍の周期で
1回オーバ70−信号が発生するため、見掛上平均的に
は基準周期の49.9975倍が発生していることにな
る。(この時の平均周波数は400.02kHz)。
As a result, an overflow signal occurs 399 times every 50 times the reference period 1/fr, and an overflow signal occurs once every 49 times the reference period 1/fr. This means that 49.9975 times the period has occurred. (The average frequency at this time was 400.02kHz).

さて、フェーズアキュムレータ2がオーバフロー信号を
発生した時の残余デーダの大小は、前に示す如く、残余
データが大きい時は、D/A変換器4Aの出力電圧を小
さく、残余データが小嘔い時は該出力電圧が大きくなる
ように残余データに逆比例した電圧を出力するように回
路を構成する。
Now, the magnitude of the residual data when the phase accumulator 2 generates an overflow signal is as shown above. When the residual data is large, the output voltage of the D/A converter 4A is decreased, and when the residual data is small, The circuit is configured to output a voltage inversely proportional to the residual data so that the output voltage becomes large.

一方、オーバフロー信号にはフェーズアキュムレータ2
が累加算を行う過程で、第10図に示した如く全加算器
21,22.23が縦続すると、この動作時間の変動等
によりゆらぎを含むので。
On the other hand, the phase accumulator 2 is used for the overflow signal.
When full adders 21, 22, and 23 are connected in series as shown in FIG. 10 in the process of performing cumulative addition, fluctuations are included due to fluctuations in operating time.

パルスシンクロナイザ7は基準信号で同期をとることに
よりオーバフロー信号のゆらぎを吸収する。それと共に
当該出力信号の波形を次段の電圧制御位相シフタ9の入
力として都合の良い波形に変換する機能をもって動作す
る。
The pulse synchronizer 7 absorbs fluctuations in the overflow signal by synchronizing with the reference signal. At the same time, it operates with a function of converting the waveform of the output signal into a waveform suitable for input to the voltage-controlled phase shifter 9 at the next stage.

次の電圧制御位相シフタ9は、第4図に示す如で構成さ
れる。いま、パルスシンクロナイザ7の出力信号を第5
図のいて示した信号とすると。
The next voltage controlled phase shifter 9 is constructed as shown in FIG. Now, the output signal of the pulse synchronizer 7 is
Assuming the signal shown in the figure.

当該信号の高いレベルのパルスで電子スイッチ91をオ
ンにし積分コンデンサ93を放電し。
The high level pulse of the signal turns on the electronic switch 91 and discharges the integrating capacitor 93.

パルスシンクロナイザ7の出力信号が低レベルになると
、電子スイッチ91をオフとし定電流源92からの電流
iで積分コンデンサ93を充電する。
When the output signal of the pulse synchronizer 7 becomes low level, the electronic switch 91 is turned off and the integrating capacitor 93 is charged with the current i from the constant current source 92.

従って、積分コンデンサ93の容量をC2経過時間なt
とすると2周知の如< (i/c) tなる関数で積分
コンデンサ93の電位は直線的に上昇する。そして当該
電位が第1のD / A変換器4Aの出力電圧(第5図
(−0の破線で示す)を越えると、超高速精密コンパレ
ータ94の出力は第9図(つに示す如く、今までの出力
電位が低レベルでめったものとすれば高レベルに切や換
わる。
Therefore, the capacitance of the integrating capacitor 93 is determined by C2 elapsed time t
Then, the potential of the integrating capacitor 93 increases linearly with the well-known function <(i/c)t. When the potential exceeds the output voltage of the first D/A converter 4A (as shown in FIG. 5 (indicated by the -0 dashed line)), the output of the ultra-high-speed precision comparator 94 increases as shown in FIG. If the output potential is rarely at a low level, it will switch to a high level.

次のサイクルで第5図G)の破線で示した如く第1のD
/A変換器4Aの出力電圧が下がると。
In the next cycle, the first D
/When the output voltage of A converter 4A decreases.

パルスシンクロナイザ7から高レベルのパルスが与えら
れてから、超高速精密コンパレータ94の出力電位が切
j)換わる迄の遅延時間td2は。
The delay time td2 from when a high-level pulse is applied from the pulse synchronizer 7 until the output potential of the ultra-high-speed precision comparator 94 is switched is j).

前回の遅延時間tdlに比べて小さくなる。つまシ、制
御入力としての第1のD / A変換器4Aの出力電圧
が低い時は電圧制御位相シフタ9の遅延量は少く、出力
電圧が高い時は遅延量が多くなり、第3図の(イ)と(
つのような相対関係になる。P+び第2図に戻って(/
r)で示したフェーズアキュムレータ2のオーバフロー
M 号tri 、オーバフロー信号が生じた時の残余デ
ータが小さい時は遅延量が多く、残余データが太さい時
は遅延量が少いため第2図(りのようになる。ここで。
This is smaller than the previous delay time tdl. Finally, when the output voltage of the first D/A converter 4A as a control input is low, the delay amount of the voltage-controlled phase shifter 9 is small, and when the output voltage is high, the delay amount is large. (b) and (
It becomes a relative relationship like two. P+ and return to Figure 2 (/
When the residual data is small when the overflow signal is generated, the delay amount is large, and when the residual data is thick, the delay amount is small. Here.

残余データがゼロの時の遅延量をtdOとすると。Let tdO be the amount of delay when the residual data is zero.

tdi=tdO−Δt、td2=tdo−2Δt、td
3=tdo−3Δtとなるように電圧制御位相シフタ9
に与える制御電圧と遅延量との関係、すなわち電圧制御
位相シフタ9の制御感度を設定することによシフニーズ
アキュムレータ2のオーバフロー信号に含まれている位
相ジッタは打ち消される。なお。
tdi=tdO-Δt, td2=tdo-2Δt, td
Voltage controlled phase shifter 9 so that 3=tdo-3Δt.
The phase jitter included in the overflow signal of the Schiffney's accumulator 2 can be canceled by setting the relationship between the control voltage applied to the control voltage and the amount of delay, that is, the control sensitivity of the voltage-controlled phase shifter 9. In addition.

今までの詳細説明の中では周波数設定値Fi を一定と
してきたが、Fiを変えた場合、Fiが大きい時は電圧
制御位相シフタ9の制御感度を低(、Fiが小さい時は
制御感度を高くするよう第1図に示す如く周波数設定値
Fiを第2のD/A変換器4BでD / A変換した結
果を電圧制御位相シフタ9の他方の制御入力に加える。
In the detailed explanations so far, the frequency setting value Fi has been kept constant, but when Fi is changed, the control sensitivity of the voltage-controlled phase shifter 9 is set to low when Fi is large (and the control sensitivity is set to high when Fi is small). As shown in FIG. 1, the result of D/A conversion of the frequency setting value Fi by the second D/A converter 4B is applied to the other control input of the voltage controlled phase shifter 9.

第2のD / A変換器4Bの出力電圧は、第4図に示
す如く定電流源92を制御し1周波数設定値Fi に比
例して電流iを変化させる。従って。
The output voltage of the second D/A converter 4B controls the constant current source 92, as shown in FIG. 4, to change the current i in proportion to the one frequency setting value Fi. Therefore.

第5図(へ)に示した充電時の勾配がFiが大きい時は
急になって制御感度が低くな、9.(tdが小)逆に、
Fiが小さい時は充電時の勾配が緩やかになって制御感
度が高((tdが大)なるように回路は動作する。
9. When the charging slope shown in FIG. 5(f) is large, the slope becomes steep and the control sensitivity becomes low.9. (td is small) On the contrary,
When Fi is small, the circuit operates so that the gradient during charging becomes gentle and the control sensitivity becomes high ((td is large).

次に、第1図に示した如く、電圧III御位相ンフタ9
の出力は分周器10に接続される。電圧制御位相シフタ
9の出力波形は第5図(支)であシ。
Next, as shown in FIG.
The output of is connected to a frequency divider 10. The output waveform of the voltage controlled phase shifter 9 is shown in FIG. 5 (sub).

本例においては立ち上がシのエツジで分周器10は動作
し、該分周比Ndを2とすると、第5図に)の如くデユ
ーティサイクルが50チの波形が得られる。この段階で
最終出力周波数fdは前述の如< fd=fr−fi/
Nt−Ndで表わされる。最後にローパスフィルタ5で
高調波成分を取り除き2本周波数シンセサイザの出力信
号を得る。
In this example, the frequency divider 10 operates at the rising edge, and if the frequency division ratio Nd is set to 2, a waveform with a duty cycle of 50 degrees as shown in FIG. 5 is obtained. At this stage, the final output frequency fd is as described above <fd=fr-fi/
It is expressed as Nt-Nd. Finally, a low-pass filter 5 removes harmonic components to obtain an output signal from a two-frequency synthesizer.

は同一符号が用いられている。The same symbols are used.

フェーズアキュムレータ2のオーバフロー信号に含まれ
る位相ジッタを取り除くために該信号に与える遅延量の
変化幅は、オーバフロー信号が生じた時の7エーズアキ
ユ°ムレータ2の残余データと2周波数設定値との2つ
の条件で定ま六の一7′&  営座鮨1碓位相シフタq
の告11姻双聞、1−r)/A変換器4の変換利得に見
合わせて、あらかじめ必要なデータを位相補正データR
OMI 1  に書き込んでおくことによυ、第1図に
示した回路の機能と同等な機能を果すことができる。従
って、第二の実施例ではD / A変換器を1つにする
ことが可能である。
The range of change in the amount of delay given to the overflow signal of the phase accumulator 2 to remove the phase jitter included in the signal is determined by the two factors: the residual data of the 7Ace accumulator 2 when the overflow signal occurs and the 2 frequency setting value. Determined by conditions 61 7'& Eiza Sushi 1 Usu phase shifter q
In accordance with the conversion gain of the 1-r)/A converter 4, the necessary data is added in advance to the phase correction data R.
By writing in OMI 1, υ can perform the same function as the circuit shown in FIG. Therefore, in the second embodiment, it is possible to use only one D/A converter.

(発明の効果) 以上説明したように本発明によれば、フェーズアキュム
レータのオーバフロー信号に含まれる位相ジッタな打ち
消すようにオーバフロー信号が生じた時のフェーズアキ
ュムレータの残余データと9周波数設定値に応じてオー
バフロー信号に与える遅延量を変化させるように回路が
動作するので、直接合成方式周波数シンセサイザの不来
の特徴である高速応答特性を失なうことなく、かつ低雑
音の周波数シンセサイザを実現化することができる。す
なわち、第8図に示したローパスフィルタは基準周波数
成分を取り除くと共に位相ジッタを低減させるために必
要不可決な構成要素でろり2周阪数を切シ換えた時の応
答速度は主として該ローパスフィルタの特注によって決
定されてしまうが9本発明においては分周器の出力には
原理的に基準周波数成分が含まれないことと1位相ジッ
タは既に打ち消されているので、ローパスフィルタは必
ずしも必要としない。なお2位相ジッタの打ち消しを行
った場合と打ち消しを行なわない場合とを比較した結果
の一例を第7図に示す。
(Effects of the Invention) As explained above, according to the present invention, the phase jitter contained in the overflow signal of the phase accumulator is canceled out according to the residual data of the phase accumulator when the overflow signal is generated and the nine frequency setting values. Since the circuit operates to change the amount of delay given to the overflow signal, it is possible to realize a low-noise frequency synthesizer without losing the high-speed response characteristics that are a characteristic of direct synthesis frequency synthesizers. Can be done. In other words, the low-pass filter shown in FIG. 8 is an essential component for removing the reference frequency component and reducing phase jitter. However, in the present invention, a low-pass filter is not necessarily required because the output of the frequency divider in principle does not include the reference frequency component and the 1-phase jitter has already been canceled. . Incidentally, FIG. 7 shows an example of the results of a comparison between the case where the two-phase jitter is canceled and the case where the two-phase jitter is not cancelled.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明による第一の実施例、第2図〜第5図は
第1図の動作説明図、第6図は本発明による第二の実施
例、第7図は本発明による効果を示すデータの一例、第
8図は従来の直接合成方式周波数シンセサイザ、第9図
は第8図の動作波形、第10図はフェーズアキュムレー
タの具体例、第11図は従来の直接合成方式周波数シン
セサイザの第二の例を示す。 1・・・周波数設定回路、2・・・フェーズアキュムレ
ータ、4・・・D/A変換器、 4A、4B・・・第1
.第2(7) D/hK換器、5・・・ローパスフィル
タ、6・・・基準発振器、7・・・パルスシンクロナイ
ザ、8・・・残余データメモリ、9・・・電圧制御位相
シフタ。
FIG. 1 is a first embodiment of the present invention, FIGS. 2 to 5 are explanatory diagrams of the operation of FIG. 1, FIG. 6 is a second embodiment of the present invention, and FIG. 7 is an effect of the present invention. Figure 8 is a conventional direct synthesis frequency synthesizer, Figure 9 is the operating waveform of Figure 8, Figure 10 is a specific example of a phase accumulator, and Figure 11 is a conventional direct synthesis frequency synthesizer. Here is a second example. DESCRIPTION OF SYMBOLS 1... Frequency setting circuit, 2... Phase accumulator, 4... D/A converter, 4A, 4B... 1st
.. 2nd (7) D/hK converter, 5...Low pass filter, 6...Reference oscillator, 7...Pulse synchronizer, 8...Residual data memory, 9...Voltage controlled phase shifter.

Claims (2)

【特許請求の範囲】[Claims] (1)基準発振器と、該発振出力の1周期毎に位相情報
を累加算するフェーズアキュムレータと、該フェーズア
キュムレータがオーバフローした時の残余データを抽出
格納する残余データメモリと、該残余データを電圧に変
換する第1のD/A変換器と、出力周波数を希望値に設
定する周波数設定回路と、該設定値を電圧に変換する第
2のD/A変換器と、前記オーバフロー信号を前記基準
発振器の出力に同期させて一定のパルス幅の信号を出力
するパルスシンクロナイザと、前記第1、第2のD/A
変換器の出力電圧を制御電圧として前記パルスシンクロ
ナイザの出力信号に遅延を与える電圧制御位相シフタと
、該出力信号を入力する分周器とにより構成され、前記
残余データと周波数設定値に応じて前記アキュムレータ
のオーバフロー信号に与える遅延量を変化させることを
特徴とする周波数シンセサイザ。
(1) A reference oscillator, a phase accumulator that accumulates phase information every cycle of the oscillation output, a residual data memory that extracts and stores residual data when the phase accumulator overflows, and converts the residual data into a voltage. a first D/A converter that converts the overflow signal, a frequency setting circuit that sets the output frequency to a desired value, a second D/A converter that converts the set value into a voltage, and a frequency setting circuit that converts the overflow signal to the reference oscillator. a pulse synchronizer that outputs a signal with a constant pulse width in synchronization with the output of the first and second D/A;
It consists of a voltage-controlled phase shifter that uses the output voltage of the converter as a control voltage to delay the output signal of the pulse synchronizer, and a frequency divider that inputs the output signal. A frequency synthesizer characterized by changing the amount of delay given to an overflow signal of an accumulator.
(2)前記電圧制御位相シフタにおいて、周波数設定回
路の設定値と残余データメモリの出力を入力とする位相
補正データROMの読出出力をD/A変換器に与え、該
出力電圧を制御電圧として前記電圧制御位相シフタの一
端に加え他端にパルスシンクロナイザの出力信号を加え
ることを特徴とする特許請求の範囲第1項記載の周波数
シンセサイザ。
(2) In the voltage controlled phase shifter, the readout output of the phase correction data ROM which receives the set value of the frequency setting circuit and the output of the residual data memory as input is given to the D/A converter, and the output voltage is used as the control voltage to 2. The frequency synthesizer according to claim 1, wherein the output signal of the pulse synchronizer is applied to one end of the voltage-controlled phase shifter and the other end of the voltage-controlled phase shifter.
JP61193573A 1986-08-19 1986-08-19 Frequency synthesizer Expired - Fee Related JP2511657B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61193573A JP2511657B2 (en) 1986-08-19 1986-08-19 Frequency synthesizer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61193573A JP2511657B2 (en) 1986-08-19 1986-08-19 Frequency synthesizer

Publications (2)

Publication Number Publication Date
JPS6350113A true JPS6350113A (en) 1988-03-03
JP2511657B2 JP2511657B2 (en) 1996-07-03

Family

ID=16310253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61193573A Expired - Fee Related JP2511657B2 (en) 1986-08-19 1986-08-19 Frequency synthesizer

Country Status (1)

Country Link
JP (1) JP2511657B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135226A (en) * 1989-10-20 1991-06-10 Matsushita Electric Ind Co Ltd Frequency synthesizer device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5673930A (en) * 1979-10-30 1981-06-19 Philips Nv Frequency synthesizer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5673930A (en) * 1979-10-30 1981-06-19 Philips Nv Frequency synthesizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135226A (en) * 1989-10-20 1991-06-10 Matsushita Electric Ind Co Ltd Frequency synthesizer device

Also Published As

Publication number Publication date
JP2511657B2 (en) 1996-07-03

Similar Documents

Publication Publication Date Title
KR960012653B1 (en) Latched accumulator fractional n synthesis with residual error reduction
EP1164701B1 (en) Fractional-N-PLL frequency synthesizer and phase error canceling method therefor
US8531214B2 (en) Spread spectrum clock generators
EP0480018A1 (en) Fractional n/m synthesis
EP3203260A1 (en) Signal-generating circuit
US6943598B2 (en) Reduced-size integrated phase-locked loop
JP2806239B2 (en) Frequency synthesizer
EP0089723A1 (en) Frequency synthesiser
US9900145B2 (en) Clock generator and method for reducing electromagnetic interference from digital systems
JPH04356804A (en) Method and device for synthesizing digital signal
US8644441B2 (en) Clock generators and clock generation methods thereof
GB2107142A (en) Frequency synthesisers
US4602219A (en) Jitter reduction circuit for frequency synthesizer
JPS6350113A (en) Frequency synthesizer
US7724860B2 (en) Auto-adaptive digital phase-locked loop for large frequency multiplication factors
WO2017105349A1 (en) Frequency synthesizers and methods for synthesizing a frequency
JPS63196112A (en) Frequency synthesizer
SU794706A1 (en) Frequency synthesizer
JP3210849B2 (en) Fractional-N frequency synthesizer
RU2491713C1 (en) Phase-locked loop based frequency grid synthesiser with fractionality noise compensation
US20230093490A1 (en) Clock synthesis, distribution, and modulation techniques
El-Ela High speed PLL frequency synthesizer with synchronous frequency sweep
RU2081510C1 (en) Frequency synthesizer
JP3019434B2 (en) Frequency synthesizer
KR960006943B1 (en) Digital pll

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees