JPS6345008Y2 - - Google Patents
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- JPS6345008Y2 JPS6345008Y2 JP9898382U JP9898382U JPS6345008Y2 JP S6345008 Y2 JPS6345008 Y2 JP S6345008Y2 JP 9898382 U JP9898382 U JP 9898382U JP 9898382 U JP9898382 U JP 9898382U JP S6345008 Y2 JPS6345008 Y2 JP S6345008Y2
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- Japan
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- gto
- gto element
- cooling fins
- cooling fin
- cooling
- Prior art date
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Links
- 238000001816 cooling Methods 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 14
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
Landscapes
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Description
【考案の詳細な説明】
この考案はGTO素子の保護装置に関する。
周知のようにGTO素子をゲート信号によりタ
ーンオフさせるとき、アノード電流をバイパスさ
せる手段がとられる。この場合、電圧立上り率
dv/dtが大きいと、GTO素子の遮断耐量が低下
するので、後述のスナバ回路が用いられる。第1
図はスナバ回路を備えたGTO素子の電気的な回
路図で、この第1図において、1はGTO素子で、
この素子1のアノード、カソード間には放電抵抗
2とコンデンサ3との直列回路を接続し、さらに
抵抗2と並列に図示極性のダイオード4を接続す
る。この第1図において、放電抵抗2、コンデン
サ3及びダイオード4よりなる回路がスナバ回路
5である。このようにスナバ回路5をGTO素子
1に接続する際には所定のリード線を用いて行な
う。例えば第1図において、GTO素子1のアノ
ード→ダイオード4→コンデンサ3→GTO素子
1のカソード間をリード線6a,6bで接続する
とき、そのリード線6a,6bのインダクタンス
分Lが大きいと、このLとGTO素子1のアノー
ド電流減衰率di/dtによつてGTO素子1の両端
には第2図に点線で示すような過電圧VSIが発生
する。前記di/dtは普通数1000A/μsにもなるの
で、前記したリード線6a,6bによる微少イン
ダクタンスが問題になる。
ーンオフさせるとき、アノード電流をバイパスさ
せる手段がとられる。この場合、電圧立上り率
dv/dtが大きいと、GTO素子の遮断耐量が低下
するので、後述のスナバ回路が用いられる。第1
図はスナバ回路を備えたGTO素子の電気的な回
路図で、この第1図において、1はGTO素子で、
この素子1のアノード、カソード間には放電抵抗
2とコンデンサ3との直列回路を接続し、さらに
抵抗2と並列に図示極性のダイオード4を接続す
る。この第1図において、放電抵抗2、コンデン
サ3及びダイオード4よりなる回路がスナバ回路
5である。このようにスナバ回路5をGTO素子
1に接続する際には所定のリード線を用いて行な
う。例えば第1図において、GTO素子1のアノ
ード→ダイオード4→コンデンサ3→GTO素子
1のカソード間をリード線6a,6bで接続する
とき、そのリード線6a,6bのインダクタンス
分Lが大きいと、このLとGTO素子1のアノー
ド電流減衰率di/dtによつてGTO素子1の両端
には第2図に点線で示すような過電圧VSIが発生
する。前記di/dtは普通数1000A/μsにもなるの
で、前記したリード線6a,6bによる微少イン
ダクタンスが問題になる。
ここで第1図の回路の具体的構成を第3図に示
す。第3図において、GTO素子1は平形に形成
したものが使用され、その素子1は冷却フイン7
a,7bに挾持され、かつ締付クランプ8により
所定の圧力に締付けられる。前記リード線6a,
6bをGTO素子1のアノード、カソード側に接
続する場合は配線作業性から冷却フイン7a,7
bの端面に図示のように接続される。なお、リー
ド線6a,6bは通常配線インダクタンス分Lを
極力小さくなるように絶縁偏平平行導体、リボン
平行ケーブル、あるいは燃線が用いられる。しか
し、スナバ回路5を通して流れるバイパス電流は
第3図に矢印で示すように冷却フイン7a,7b
の内面を通して流れる。この電流は冷却フイン7
a,7bとGTO素子1及び冷却フインの端面に
接続されるリード線6a,6bとで囲まれる空間
部9を形成する閉ループ回路に流れ、このループ
によつてインダクタンスが新に生じ、スパイク電
圧が発生して、GTO素子の遮断耐量の低下を招
いていた。
す。第3図において、GTO素子1は平形に形成
したものが使用され、その素子1は冷却フイン7
a,7bに挾持され、かつ締付クランプ8により
所定の圧力に締付けられる。前記リード線6a,
6bをGTO素子1のアノード、カソード側に接
続する場合は配線作業性から冷却フイン7a,7
bの端面に図示のように接続される。なお、リー
ド線6a,6bは通常配線インダクタンス分Lを
極力小さくなるように絶縁偏平平行導体、リボン
平行ケーブル、あるいは燃線が用いられる。しか
し、スナバ回路5を通して流れるバイパス電流は
第3図に矢印で示すように冷却フイン7a,7b
の内面を通して流れる。この電流は冷却フイン7
a,7bとGTO素子1及び冷却フインの端面に
接続されるリード線6a,6bとで囲まれる空間
部9を形成する閉ループ回路に流れ、このループ
によつてインダクタンスが新に生じ、スパイク電
圧が発生して、GTO素子の遮断耐量の低下を招
いていた。
この考案は上記の欠点を除去し、GTO素子の
ターンオフ時のスパイク電圧を抑えてGTO素子
の遮断耐量の向上を図るようにしたGTO素子の
保護装置を提供することを目的とする。
ターンオフ時のスパイク電圧を抑えてGTO素子
の遮断耐量の向上を図るようにしたGTO素子の
保護装置を提供することを目的とする。
以下図面を参照してこの考案の一実施例を説明
するに第1図及び第3図と同一部分は同一符号を
付して示す。第4図A,Bにおいて、10は導電
性の板体をU字形状に形成した補助導体で、この
補助導体10は第4図Aに示すように逆U字状に
して前記空間部9内に配装される。前記補助導体
10の一端部はGTO素子1を冷却フイン7a,
7b間に挾持する以前に、冷却フイン7bの素子
取付面に予め固定しておく。そして導体10の他
端部はリード線6bとともに冷却フイン7bの端
面にビス11により螺着される。補助導体10の
一面部10aは冷却フイン7aの底面部と近接し
て対向配置状態となるので、万一その底面部と接
触しても短絡状態とならないように絶縁被膜が形
成されている。また、絶縁被膜を形成しない裸導
体の場合には前記底面部との間隙はGTO素子1
の両端に印加される電圧に充分耐えるだけの空間
距離をとるようにする。
するに第1図及び第3図と同一部分は同一符号を
付して示す。第4図A,Bにおいて、10は導電
性の板体をU字形状に形成した補助導体で、この
補助導体10は第4図Aに示すように逆U字状に
して前記空間部9内に配装される。前記補助導体
10の一端部はGTO素子1を冷却フイン7a,
7b間に挾持する以前に、冷却フイン7bの素子
取付面に予め固定しておく。そして導体10の他
端部はリード線6bとともに冷却フイン7bの端
面にビス11により螺着される。補助導体10の
一面部10aは冷却フイン7aの底面部と近接し
て対向配置状態となるので、万一その底面部と接
触しても短絡状態とならないように絶縁被膜が形
成されている。また、絶縁被膜を形成しない裸導
体の場合には前記底面部との間隙はGTO素子1
の両端に印加される電圧に充分耐えるだけの空間
距離をとるようにする。
通常、冷却フイン7a,7b間の距離はGTO
素子1の厚み(15〜20mm)に等しいから交流
400Vで用いる場合には補助導体10を絶縁被膜
するのが好ましい。
素子1の厚み(15〜20mm)に等しいから交流
400Vで用いる場合には補助導体10を絶縁被膜
するのが好ましい。
上述のようにして、補助導体10を空間部9内
に配設するとその空間部の容積は第4図Aの網目
状に示す空間領域になる。この空間領域は第3図
の空間部9の面積だけを見ても約1/8程度になる。
なお、このときのインダクタンス分は従来に比較
して約1/3に低下する。このことが実験により確
認された。このため、GTO素子1のターンオフ
時のスパイク電圧は著く低下し、GTO素子の遮
断耐量は20%も向上した。
に配設するとその空間部の容積は第4図Aの網目
状に示す空間領域になる。この空間領域は第3図
の空間部9の面積だけを見ても約1/8程度になる。
なお、このときのインダクタンス分は従来に比較
して約1/3に低下する。このことが実験により確
認された。このため、GTO素子1のターンオフ
時のスパイク電圧は著く低下し、GTO素子の遮
断耐量は20%も向上した。
第5図はこの考案の他の実施例を示すもので、
第4図A,Bと同一部分は同一符号を付して示
す。第5図は冷却フイン7a,7bのフインの形
状が異なるものの実施例で、この実施例ではフイ
ン部12a,12b間にU字形状に形成された第
1、第2補助導体13,14を近接配置したもの
である。このように第1、第2補助導体13,1
4でフイン部12a,12b間の空間部の容積を
縮少させることによつてインダクタンスを大巾に
低減できるので、前記と同様の効果が得られる。
第4図A,Bと同一部分は同一符号を付して示
す。第5図は冷却フイン7a,7bのフインの形
状が異なるものの実施例で、この実施例ではフイ
ン部12a,12b間にU字形状に形成された第
1、第2補助導体13,14を近接配置したもの
である。このように第1、第2補助導体13,1
4でフイン部12a,12b間の空間部の容積を
縮少させることによつてインダクタンスを大巾に
低減できるので、前記と同様の効果が得られる。
以上述べたように、この考案によれば、冷却フ
インとスナバ回路のリード線及びGTO素子で形
成されるスナバ回路のバイパス電流による閉ルー
プ内の容積を著しく縮少する補助導体を配設した
ので、閉ループによるインダクタンスの増大を抑
えることができ、GTO素子のターンオフ時のス
パイク電圧を著く抑え、GTO素子の遮断耐量の
向上を図ることができる等の種々の利点がある。
インとスナバ回路のリード線及びGTO素子で形
成されるスナバ回路のバイパス電流による閉ルー
プ内の容積を著しく縮少する補助導体を配設した
ので、閉ループによるインダクタンスの増大を抑
えることができ、GTO素子のターンオフ時のス
パイク電圧を著く抑え、GTO素子の遮断耐量の
向上を図ることができる等の種々の利点がある。
第1図はスナバ回路を備えたGTOの電気的な
回路図、第2図はGTO素子のターンオフ時のア
ノード電流、電圧特性曲線図、第3図は従来の具
体的な構成説明図、第4図A,Bはこの考案の一
実施例を示すもので、第4図Aは正面図、第4図
Bは平面図、第5図はこの考案の他の実施例を示
す要部の正面図である。 1……GTO素子、5……スナバ回路、6a,
6b……リード線、7a,7b……冷却フイン、
10……補助導体。
回路図、第2図はGTO素子のターンオフ時のア
ノード電流、電圧特性曲線図、第3図は従来の具
体的な構成説明図、第4図A,Bはこの考案の一
実施例を示すもので、第4図Aは正面図、第4図
Bは平面図、第5図はこの考案の他の実施例を示
す要部の正面図である。 1……GTO素子、5……スナバ回路、6a,
6b……リード線、7a,7b……冷却フイン、
10……補助導体。
Claims (1)
- 平形GTO素子のカソード、アノード間を冷却
フインで挾持圧接し、前記GTO素子がターンオ
フするときのdv/dt抑制用のコンデンサ、ダイ
オード及び抵抗からなるスナバ回路を前記一対の
冷却フインの端部にリード線で各別に接地してな
るGTO装置において、前記リード線が接続され
る冷却フイン部位と、GTO素子が挾持される冷
却フイン部位及び一対の冷却フインで形成される
空間部領域内に、一方の冷却フインと直流電位的
に同電位となる補助導体を、他方の冷却フインに
近接して配設したことを特徴とするGTO素子の
保護装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9898382U JPS593558U (ja) | 1982-06-30 | 1982-06-30 | Gto素子の保護装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9898382U JPS593558U (ja) | 1982-06-30 | 1982-06-30 | Gto素子の保護装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS593558U JPS593558U (ja) | 1984-01-11 |
JPS6345008Y2 true JPS6345008Y2 (ja) | 1988-11-22 |
Family
ID=30234764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9898382U Granted JPS593558U (ja) | 1982-06-30 | 1982-06-30 | Gto素子の保護装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS593558U (ja) |
-
1982
- 1982-06-30 JP JP9898382U patent/JPS593558U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS593558U (ja) | 1984-01-11 |
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