JPS634485A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPS634485A JPS634485A JP14687186A JP14687186A JPS634485A JP S634485 A JPS634485 A JP S634485A JP 14687186 A JP14687186 A JP 14687186A JP 14687186 A JP14687186 A JP 14687186A JP S634485 A JPS634485 A JP S634485A
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- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリアクセス方式に関するもので、例え
ば、グラフィックプロセッサ等のような情報処理装置と
、ダイナミック型ＲＡＭ （ランダム・アクセス・メモ
リ）からなるフレームメモリを含む画像処理装置に利用
して有効な技術に関するものである。
ば、グラフィックプロセッサ等のような情報処理装置と
、ダイナミック型ＲＡＭ （ランダム・アクセス・メモ
リ）からなるフレームメモリを含む画像処理装置に利用
して有効な技術に関するものである。
ＣＲＴ （陰極線管）の画面上に図形を描くための図形
信号を形成するグラフィックプロセッサ等のように、ア
ドレス信号及びデータ信号を時分割方式で伝達するプロ
セッサにおいては、１つのメモリサイクルの前半でメモ
リ装置にアドレス信号を供給して、後半で読み出し信号
の取り込み又は書き込みデータを供給する。このような
グラフィックプロセッサに関しては、例えば、■日立製
作所から昭和６０年９月に発行されている「８／１６ビ
ツトマイクロコンピユ一タ周辺Ｌ Ｓ Ｉ Ｊ カする
。
信号を形成するグラフィックプロセッサ等のように、ア
ドレス信号及びデータ信号を時分割方式で伝達するプロ
セッサにおいては、１つのメモリサイクルの前半でメモ
リ装置にアドレス信号を供給して、後半で読み出し信号
の取り込み又は書き込みデータを供給する。このような
グラフィックプロセッサに関しては、例えば、■日立製
作所から昭和６０年９月に発行されている「８／１６ビ
ツトマイクロコンピユ一タ周辺Ｌ Ｓ Ｉ Ｊ カする
。
上記−プロセッサにおいては、プロセッサ自身でアドレ
ス信号の出力遅延時間と、読み出しデータのセットアツ
プ時間が最低必要となる。したがって、１メモリサイク
ル内で、メモリ装置のアクセス時間として使える時間は
、上記時間を差し引いた時間とされる。したがって、処
理速度を速くするために、システムクロックの周波数を
高くした場合、上記メモリサイクルが短くされるため、
メモリ装置のアクセスに許される時間が橿めて短（なる
、このため、ダイナミック型ＲＡＭ等のような汎用低価
格のメモリ装置においては、比較的長いアクセス時間を
必要とすることから、上記のような高速プロセッサのメ
モリ装置としては使用できない。
ス信号の出力遅延時間と、読み出しデータのセットアツ
プ時間が最低必要となる。したがって、１メモリサイク
ル内で、メモリ装置のアクセス時間として使える時間は
、上記時間を差し引いた時間とされる。したがって、処
理速度を速くするために、システムクロックの周波数を
高くした場合、上記メモリサイクルが短くされるため、
メモリ装置のアクセスに許される時間が橿めて短（なる
、このため、ダイナミック型ＲＡＭ等のような汎用低価
格のメモリ装置においては、比較的長いアクセス時間を
必要とすることから、上記のような高速プロセッサのメ
モリ装置としては使用できない。
この発明の目的は、比較的動作速度の遅いメモリ装置を
高速プロセッサの外部メモリとして使用することを可能
にしたメモリアクセス方式を提供することにある。
高速プロセッサの外部メモリとして使用することを可能
にしたメモリアクセス方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、アドレスバスを通して情報処理装置から供給
されるアドレス信号を異なるタイミングでそれぞれ取り
込む第１及び第２のアドレスラッチ回路を設けて、１つ
のメモリサイクル中におてい既にアドレス信号の取り込
みが行われた上記一方のアドレスラッチ回路に保持され
れアドレス信号を用いたメモリ装置に対するメモリアク
セスと、次のメモリサイクルのためのアドレス信号を他
方のアドレスラッチ回路に供給する動作を並行して行う
ようにするものである。
されるアドレス信号を異なるタイミングでそれぞれ取り
込む第１及び第２のアドレスラッチ回路を設けて、１つ
のメモリサイクル中におてい既にアドレス信号の取り込
みが行われた上記一方のアドレスラッチ回路に保持され
れアドレス信号を用いたメモリ装置に対するメモリアク
セスと、次のメモリサイクルのためのアドレス信号を他
方のアドレスラッチ回路に供給する動作を並行して行う
ようにするものである。
上記した手段によれば、情報処理装置におけるアドレス
信号の出力遅延時間を実質的に無視することができるた
め、その時間をメモリアクセス時間として使用できる。
信号の出力遅延時間を実質的に無視することができるた
め、その時間をメモリアクセス時間として使用できる。
これによって、高速動作を行う情報処理装置の外部メモ
リとして比較的低速のメモリ装置を用いるとこが可能と
なる。
リとして比較的低速のメモリ装置を用いるとこが可能と
なる。
第１図には、この発明の一実施例のブロック図が示され
ている。プロセッサＡＣＲＴＣは、特に制限されないが
、’ＨＤ６３４８４Ｊのようなグラフィックプロセッサ
である。このプロセッサＡＣＲＴＣは、バスＢＵＳに対
してアドレス信号ＡＤの出力と、データＤＡの授受を時
分割方式により行う、メモリ装置ＤＲＡＭは、ダイナミ
ック型ＲＡＭからなり、上記プロセッサＡＣＲＴＣのフ
レームメモリを構成する。
ている。プロセッサＡＣＲＴＣは、特に制限されないが
、’ＨＤ６３４８４Ｊのようなグラフィックプロセッサ
である。このプロセッサＡＣＲＴＣは、バスＢＵＳに対
してアドレス信号ＡＤの出力と、データＤＡの授受を時
分割方式により行う、メモリ装置ＤＲＡＭは、ダイナミ
ック型ＲＡＭからなり、上記プロセッサＡＣＲＴＣのフ
レームメモリを構成する。
上記のプロセッサＡＣＲＴＣは、例えば８ＭＨ２のよう
な高い周波数にされたクロック信号ＣＬＫを受けて、高
速動作を行う、このような高速プロセッサＡＣＲＴＣに
よる時分割方式でのメモリアクセスをダイナミック型Ｒ
ＡＭに対して行うようにするため、次のメモリアクセス
回路が設けられる。
な高い周波数にされたクロック信号ＣＬＫを受けて、高
速動作を行う、このような高速プロセッサＡＣＲＴＣに
よる時分割方式でのメモリアクセスをダイナミック型Ｒ
ＡＭに対して行うようにするため、次のメモリアクセス
回路が設けられる。
第１のアドレスラッチ回路ＡＩＨとＡＩＬは、バスＢＵ
Ｓに供給された上位アドレス信号と下位アドレス信号、
言い換えるならば、ダイナミック型ＲＡＭに対するロウ
（Ｘ）アドレス信号とカラム（Ｙ）アドレス信号に対応
されている。第２のアドレスラッチ回路Ａ２ＨとＡ２Ｌ
も、上記バスＢＵＳから上記同様にアドレス信号を取り
込む。
Ｓに供給された上位アドレス信号と下位アドレス信号、
言い換えるならば、ダイナミック型ＲＡＭに対するロウ
（Ｘ）アドレス信号とカラム（Ｙ）アドレス信号に対応
されている。第２のアドレスラッチ回路Ａ２ＨとＡ２Ｌ
も、上記バスＢＵＳから上記同様にアドレス信号を取り
込む。
特に制限されないが、プロセッサＡ ＣＲＴ Ｃｉｔ、
バスＢＵＳに供給するアドレス信号として、２つのアド
レスストローブ信号ＳＡＩとＳＡ２に同期して送出させ
る。これらアドレスストローブ信号ＳＡＩとＳＡ２は、
上記第１及び第のアドレスラッチ回路ＡＩＨ，ＡＩＬ及
びＡ２Ｈ，Ａ２Ｌに対応して出力される。すなわち、ア
ドレスストローブ信号ＡＳＩがロウレベルにされると、
インバータ回路Ｎ１を通して第１のアドレスラッチ回路
ＡＩＨ，ＡＩＬのゲート端子Ｇに供給される制御信号が
ハイレベルになり、バスＢＵＳに出力されたアドレス信
号ＡＤは第１のアドレスラッチ回路ＡＩＨ，ＡＬＬに取
り込まれる。また、アドレスストローブ信号ＡＳ２がロ
ウレベルにされると、インバータ回路Ｎ２を通して第２
のアドレスラッチ回路Ａ２Ｈ，Ａ２Ｌのゲート端子Ｇに
供給される制御信号がハイレベルになり、バスＢＵＳに
出力されたアドレス信号ＡＤは第２のアドレスラッチ回
路Ａ２）’１．Ａ２Ｌに取り込まれる。
バスＢＵＳに供給するアドレス信号として、２つのアド
レスストローブ信号ＳＡＩとＳＡ２に同期して送出させ
る。これらアドレスストローブ信号ＳＡＩとＳＡ２は、
上記第１及び第のアドレスラッチ回路ＡＩＨ，ＡＩＬ及
びＡ２Ｈ，Ａ２Ｌに対応して出力される。すなわち、ア
ドレスストローブ信号ＡＳＩがロウレベルにされると、
インバータ回路Ｎ１を通して第１のアドレスラッチ回路
ＡＩＨ，ＡＩＬのゲート端子Ｇに供給される制御信号が
ハイレベルになり、バスＢＵＳに出力されたアドレス信
号ＡＤは第１のアドレスラッチ回路ＡＩＨ，ＡＬＬに取
り込まれる。また、アドレスストローブ信号ＡＳ２がロ
ウレベルにされると、インバータ回路Ｎ２を通して第２
のアドレスラッチ回路Ａ２Ｈ，Ａ２Ｌのゲート端子Ｇに
供給される制御信号がハイレベルになり、バスＢＵＳに
出力されたアドレス信号ＡＤは第２のアドレスラッチ回
路Ａ２）’１．Ａ２Ｌに取り込まれる。
メモリ制御回路ＣＯＮ↑は、上記プロセッサＡＣＲＴＣ
から供給されるアドレスストローブ信号ＡＳ１．ＡＳ２
、リード／ライト信号Ｒ／Ｗ、メモリサイクル信号ＭＣ
と、上記クロ７り信号ＣＬＫを受けて、メモリ装置ＤＲ
ＡＭに対する制御信号と、上記アドレスラッチ回路ＡＩ
Ｈ，ＡＩＬ及びＡ２Ｈ，Ａ２Ｌの出力タイミング信号と
を形成する。
から供給されるアドレスストローブ信号ＡＳ１．ＡＳ２
、リード／ライト信号Ｒ／Ｗ、メモリサイクル信号ＭＣ
と、上記クロ７り信号ＣＬＫを受けて、メモリ装置ＤＲ
ＡＭに対する制御信号と、上記アドレスラッチ回路ＡＩ
Ｈ，ＡＩＬ及びＡ２Ｈ，Ａ２Ｌの出力タイミング信号と
を形成する。
メモリ制御回路Ｃ０ＮＴは、上記メモリ装置ＤＲＡＭに
対する１メモリサイクル中の実質的なアクセス時間を長
くするため、上記アドレスストローブ信号ＡＳ１．ＡＳ
２とメモリサイクル信号ＭＣから、メモリ装置ＤＲＡＭ
のアクセスを行うアドレス信号の判定を行い、制御信号
ＯＣ１，ＱＣ２及びＨ／Ｌを形成する。制御信号ＯＣＩ
とＯＣ２は、上記アドレスラッチ回路ＡＩＨ，ＡＬＬと
アドレスラッチ回路Ａ２Ｈ，Ａ２Ｌの出力制御信号とさ
れる。制御Ｉ信号Ｈ／Ｌは、上記アドレスラッチ回路Ａ
ＩＨないしＡ２Ｌのうち、上位アドレス信号か下位アド
レス信号かの出力′：ｆＡｍ＋信号とされる。すなわち
、制御信号ＯＣＩは、オア（ＯＲ）ゲート回路Ｇ１及び
Ｇ２の一方の入力端子に供給される。上記オアゲート回
路Ｇ１の他方の入力には、インバータ回路Ｎ３を介して
制御信号Ｈ／Ｌが供給される。上記オアゲート回路Ｇ２
の他方の入力には、上記制御信号Ｈ／Ｌがそのまま供給
される。上記オアゲート回路Ｇ１とＧ２の出力信号は、
第１のアドレスラッチ回路ＡＩＨとＡＩＬの出力制御端
子ＯＣに供給される。同様に、制御信号ＯＣ２は、オア
ゲート回路Ｇ３及びＧ４の一方の入力端子に供給される
。上記オアゲート回路Ｇ３の他方の入力には、インバー
タ回路Ｎ４を介して制御信号Ｈ／Ｌが供給される。上記
オアゲート回路Ｇ４の他方の入力には、上記制御信号Ｈ
／Ｌがそのまま供給される。上記オアゲート回路。
対する１メモリサイクル中の実質的なアクセス時間を長
くするため、上記アドレスストローブ信号ＡＳ１．ＡＳ
２とメモリサイクル信号ＭＣから、メモリ装置ＤＲＡＭ
のアクセスを行うアドレス信号の判定を行い、制御信号
ＯＣ１，ＱＣ２及びＨ／Ｌを形成する。制御信号ＯＣＩ
とＯＣ２は、上記アドレスラッチ回路ＡＩＨ，ＡＬＬと
アドレスラッチ回路Ａ２Ｈ，Ａ２Ｌの出力制御信号とさ
れる。制御Ｉ信号Ｈ／Ｌは、上記アドレスラッチ回路Ａ
ＩＨないしＡ２Ｌのうち、上位アドレス信号か下位アド
レス信号かの出力′：ｆＡｍ＋信号とされる。すなわち
、制御信号ＯＣＩは、オア（ＯＲ）ゲート回路Ｇ１及び
Ｇ２の一方の入力端子に供給される。上記オアゲート回
路Ｇ１の他方の入力には、インバータ回路Ｎ３を介して
制御信号Ｈ／Ｌが供給される。上記オアゲート回路Ｇ２
の他方の入力には、上記制御信号Ｈ／Ｌがそのまま供給
される。上記オアゲート回路Ｇ１とＧ２の出力信号は、
第１のアドレスラッチ回路ＡＩＨとＡＩＬの出力制御端
子ＯＣに供給される。同様に、制御信号ＯＣ２は、オア
ゲート回路Ｇ３及びＧ４の一方の入力端子に供給される
。上記オアゲート回路Ｇ３の他方の入力には、インバー
タ回路Ｎ４を介して制御信号Ｈ／Ｌが供給される。上記
オアゲート回路Ｇ４の他方の入力には、上記制御信号Ｈ
／Ｌがそのまま供給される。上記オアゲート回路。
Ｇ３と０５の出力信号は、第２のアドレスラッチ回路Ａ
２ＨとＡ２Ｌの出力制御端子ＯＣに供給される。
２ＨとＡ２Ｌの出力制御端子ＯＣに供給される。
これによって、あるメモリサイクルでは第１のアドレス
ラッチ回路ＡＩＨ，ＡＩＬに保持されたアドレス信号が
、上記制御信号Ｈ／Ｌのロウレベル／ハイレベルに従っ
て時系列的にメモリ装置ＤＲＡＭのアドレス端子ＡＤに
共通のアドレスバスを介して供給される。そして、次の
メモリサイクルでは第２のアドレスラッチ回路Ａ２Ｈ，
Ａ２Ｌに保持されたアドレス信号が、上記同様に制御信
号Ｈ／Ｌに従って時系列的にメモリ装ｇＤＲＡＭのアド
レス端子ＡＤに共通のアドレスバスを介して供給される
。
ラッチ回路ＡＩＨ，ＡＩＬに保持されたアドレス信号が
、上記制御信号Ｈ／Ｌのロウレベル／ハイレベルに従っ
て時系列的にメモリ装置ＤＲＡＭのアドレス端子ＡＤに
共通のアドレスバスを介して供給される。そして、次の
メモリサイクルでは第２のアドレスラッチ回路Ａ２Ｈ，
Ａ２Ｌに保持されたアドレス信号が、上記同様に制御信
号Ｈ／Ｌに従って時系列的にメモリ装ｇＤＲＡＭのアド
レス端子ＡＤに共通のアドレスバスを介して供給される
。
上記［ｉ信号Ｈ／Ｌのロウレベル／ハイレベルの切り換
えタイミングは、はりメモリ制御回路Ｃ０ＮＴからメモ
リ装置ＤＲＡＭに供給されるロウアドレスストローブ信
号ＲＡＳとカラムアドレスストローブ信号ＣＡＳに対応
されている。
えタイミングは、はりメモリ制御回路Ｃ０ＮＴからメモ
リ装置ＤＲＡＭに供給されるロウアドレスストローブ信
号ＲＡＳとカラムアドレスストローブ信号ＣＡＳに対応
されている。
メモリ制御装置Ｉｃ０ＮＴは、リード／ライト信号Ｒ／
Ｗを受けて、実際のメモリアクセスのタイミングに合わ
せてメモリ装置Ｄ ＲＡ Ｍに供給するライトイネーブ
ル信号ＷＥを形成する。
Ｗを受けて、実際のメモリアクセスのタイミングに合わ
せてメモリ装置Ｄ ＲＡ Ｍに供給するライトイネーブ
ル信号ＷＥを形成する。
メモリ装置ＤＲＡＭのデータ端子ＤＡは、データバスを
介して双方向データバスドライバーＤ Ｂ Ｄの一方の
入出力端子に結合される。このデータバスドライバＤＢ
Ｄの他方の入出力端子は、上記プロセッサ側のバスＢＵ
Ｓに結合されている。このデータバスドライバＤＢＤは
、上記メモリ制御回路Ｃ０ＮＴから制御＠子ＤＩＲに供
給される信号に従って、そのデータ伝送方向が制御され
る。
介して双方向データバスドライバーＤ Ｂ Ｄの一方の
入出力端子に結合される。このデータバスドライバＤＢ
Ｄの他方の入出力端子は、上記プロセッサ側のバスＢＵ
Ｓに結合されている。このデータバスドライバＤＢＤは
、上記メモリ制御回路Ｃ０ＮＴから制御＠子ＤＩＲに供
給される信号に従って、そのデータ伝送方向が制御され
る。
次に、第２図に示したタイミング図を参照して、上記プ
ロセッサＡＣＲＴＣによるメモリ装置ＤＲＡＭのメモリ
アクセス方式を説明する。
ロセッサＡＣＲＴＣによるメモリ装置ＤＲＡＭのメモリ
アクセス方式を説明する。
あるメモリサイクルＫにおいて、アドレスストローブ（
言辞ＳＡ１のロウレベルに同期してプロセッサＡＣＲＴ
Ｃから出力されるアドレス信号ＲＡ１は、上記アドレス
ストローブ信号ＡＳＩのロウレベルによりアドレスラッ
チ回路ＡＩＨ，ＡＩＬに取り込まれる。
言辞ＳＡ１のロウレベルに同期してプロセッサＡＣＲＴ
Ｃから出力されるアドレス信号ＲＡ１は、上記アドレス
ストローブ信号ＡＳＩのロウレベルによりアドレスラッ
チ回路ＡＩＨ，ＡＩＬに取り込まれる。
次のメモリサイクルに＋１においては、次の動作が並行
して行われる。すなわち、アドレスストロ−ブイ８号Ａ
Ｓ２に同期してプロセッサＡＣＲＴＣから出力されるア
ドレス信号ＷＡＩは、上記アドレスストローブ信号ＡＳ
２のロウレベルによりアドレスラッチ回路Ａ２Ｈ，Ａ２
Ｌに取り込まれる。上記前のメモリサイクルＫにおいて
既に取り込まれたアドレス信号ＲＡＩは、このメモリサ
イクルに＋１において、メモリ装ｆｉＤＲＡＭのアクセ
スに使用される。メモリ制御回路Ｃ０ＮＴは、図示しな
い出力制置信号ＯＣ１をロウレベルにする。このとき図
示しない制御信号Ｈ／Ｌのハイレベルによって、オアゲ
ート回路Ｇ２の出力信号がハイレベルになって第１のラ
ンチ回路ＡＬＬの出力をハイインピーダンス状態にする
こと、及び制御信号ＯＣ２のハイレベルによってオアゲ
ート回路Ｇ３及びＧ４の出力信号がハイレベルになって
、第２のアドレスラッチ回路Ａ２）１及びＡ２Ｌの出力
をハイインピーダンス状態にすることから、上記第１の
アドレスラッチ回路ＡＩＨに取り込まれた上位のアドレ
ス信号（ロウアドレス信号Ｘ）が、メモリ装置ＤＲＡＭ
のアドレス端子ＡＤに供給される。上記制御信号Ｈ／Ｌ
はハイレベルにされており、ハイレベルからロウレベル
への切り換えは、カラムアドレストローブ信号ＣＡＳが
ハイレベルからロウレベルに変化されるタイミングには
ソ゛同期している。上記１ｉＯｆ１ｍ信号Ｈ／Ｌ、のロ
ウレベルへの切り換えによって、第１のアドレスラッチ
回路ＡＩＨの出力がハイインピーダンス状態にされ、ア
ドレスラッチ回路ＡＩＬが動作状態にされることから、
上記アドレスラッチ回路ＡＩＬに取り込まれた下位のア
ドレス信号（カラムアドレス信号Ｙ）がメモリ装置ＤＲ
ＡＭのアドレス端子ＡＤに供給される。
して行われる。すなわち、アドレスストロ−ブイ８号Ａ
Ｓ２に同期してプロセッサＡＣＲＴＣから出力されるア
ドレス信号ＷＡＩは、上記アドレスストローブ信号ＡＳ
２のロウレベルによりアドレスラッチ回路Ａ２Ｈ，Ａ２
Ｌに取り込まれる。上記前のメモリサイクルＫにおいて
既に取り込まれたアドレス信号ＲＡＩは、このメモリサ
イクルに＋１において、メモリ装ｆｉＤＲＡＭのアクセ
スに使用される。メモリ制御回路Ｃ０ＮＴは、図示しな
い出力制置信号ＯＣ１をロウレベルにする。このとき図
示しない制御信号Ｈ／Ｌのハイレベルによって、オアゲ
ート回路Ｇ２の出力信号がハイレベルになって第１のラ
ンチ回路ＡＬＬの出力をハイインピーダンス状態にする
こと、及び制御信号ＯＣ２のハイレベルによってオアゲ
ート回路Ｇ３及びＧ４の出力信号がハイレベルになって
、第２のアドレスラッチ回路Ａ２）１及びＡ２Ｌの出力
をハイインピーダンス状態にすることから、上記第１の
アドレスラッチ回路ＡＩＨに取り込まれた上位のアドレ
ス信号（ロウアドレス信号Ｘ）が、メモリ装置ＤＲＡＭ
のアドレス端子ＡＤに供給される。上記制御信号Ｈ／Ｌ
はハイレベルにされており、ハイレベルからロウレベル
への切り換えは、カラムアドレストローブ信号ＣＡＳが
ハイレベルからロウレベルに変化されるタイミングには
ソ゛同期している。上記１ｉＯｆ１ｍ信号Ｈ／Ｌ、のロ
ウレベルへの切り換えによって、第１のアドレスラッチ
回路ＡＩＨの出力がハイインピーダンス状態にされ、ア
ドレスラッチ回路ＡＩＬが動作状態にされることから、
上記アドレスラッチ回路ＡＩＬに取り込まれた下位のア
ドレス信号（カラムアドレス信号Ｙ）がメモリ装置ＤＲ
ＡＭのアドレス端子ＡＤに供給される。
このようなメモリ装置ＤＲＡＭに対するアドレンッシン
グは、上記のように既にアドレスラッチ回路ＡＩＨ及び
ＡＩＬにアドレス信号ＲＡＩの取り込みが行われている
ことから、このメモリサイクルに＋１の始めから直ちに
行われる。このようなメモリアクセス動作によって、プ
ロセッサＡＣＲＴＣからのアドレス信号の出力遅延時間
を実質的に無視したメモリアクセスが可能になる。言い
換えるならば、このメモリサイクルに＋１においては、
上記プロセッサＡＣＲＴＣからのアドレス出力遅延時間
を実質的に零としたメモリアクセスが行える。これによ
って、例えば、上記アドレス信号ＲＡＩの出力に７Ｊ期
して読み出し動作を指示するリード／ライト信号Ｒ／Ｗ
が送出されたなら、メモリ制御回路Ｃ０ＮＴはそれを記
憶していてライトイネーブル信号ＷＥをハイレベルの読
み出しモードとするため、データ端子ＤＡから送出され
た読み出し信号ＲＤＩは、データバスドライバを介して
プロセッサＡＣＲＴＣに送出される。プロセッサＡＣＲ
ＴＣは、メモリサイクルに＋１における後半のクロック
信号ＣＬＫの立ち下がりエツジに同期して、上記読み出
し信号ＲＤＩの取り込みを行うことができる。
グは、上記のように既にアドレスラッチ回路ＡＩＨ及び
ＡＩＬにアドレス信号ＲＡＩの取り込みが行われている
ことから、このメモリサイクルに＋１の始めから直ちに
行われる。このようなメモリアクセス動作によって、プ
ロセッサＡＣＲＴＣからのアドレス信号の出力遅延時間
を実質的に無視したメモリアクセスが可能になる。言い
換えるならば、このメモリサイクルに＋１においては、
上記プロセッサＡＣＲＴＣからのアドレス出力遅延時間
を実質的に零としたメモリアクセスが行える。これによ
って、例えば、上記アドレス信号ＲＡＩの出力に７Ｊ期
して読み出し動作を指示するリード／ライト信号Ｒ／Ｗ
が送出されたなら、メモリ制御回路Ｃ０ＮＴはそれを記
憶していてライトイネーブル信号ＷＥをハイレベルの読
み出しモードとするため、データ端子ＤＡから送出され
た読み出し信号ＲＤＩは、データバスドライバを介して
プロセッサＡＣＲＴＣに送出される。プロセッサＡＣＲ
ＴＣは、メモリサイクルに＋１における後半のクロック
信号ＣＬＫの立ち下がりエツジに同期して、上記読み出
し信号ＲＤＩの取り込みを行うことができる。
次のメモリサイクルに＋２においては、次の動作が並行
して行われる。すなわち、アドレスストローブ信号ＡＳ
Ｉに同期してプロセッサＡＣＲＴＣから出力されるアド
レス信号ＲＡ２は、上記アドレスストローブ信号ＡＳＩ
のロウレベルによりアドレスラッチ回路ＡＩＨ，ＡＩＬ
に取り込まれる。上記前のメモリサイクルに＋１におい
て既に取り込まれたアドレス信号ＷＡＩは、このメモリ
サイクルに＋２において、メモリ装置ＤＲＡＭのアクセ
スに使用される。メモリ制御回路Ｃ０ＮＴは、図示しな
い出力制御信号ＯＣ２をロウレベルにする。このとき図
示しないｔＪｌ？Ｉｌ信号）（／Ｌのハイレベルによっ
て、オアゲート回路Ｇ４の出力信号がハイレベルになっ
て第２のラッチ回路Ａ２Ｌの出力をハイインピーダンス
状態にすること、及び制御信号ＯＣＩのハイレベルによ
ってオアゲート回路Ｇ１及びＧ２の出力信号がハイレベ
ルになって、第１のアドレスラッチ回路ＡＩＨ及びＡ２
１の出力をハイインピーダンス状態にすることから、上
記第２のアドレスラッチ回路Ａ２Ｈに取り込まれた上位
のアドレス信号（ロウアドレス信号Ｘ）が、メモリ装置
ＤＲＡＭのアドレス端子ＡＤに供給される。前記同様に
制御信号Ｈ／Ｌはハイレベルにされており、ハイレベル
からロウレベルへの切り換えは、カラムアドレストロー
ブ信号ＣＡｓがハイレベルからロウレベルに変化される
タイミングにはり同期している。上記制御信号Ｈ／Ｌの
ロウレベルへの切り換えによって、第２のアドレスラッ
チ回路Ａ２Ｈの出力がハイインピーダンス状態にされ、
アドレスラッチ回路Ａ２Ｌが動作状態にされることから
、上記アドレスラッチ回路ＡＬＬに取り込まれた下位の
アドレス信号（カラムアドレス信号Ｙ）がメモリ装置Ｄ
ＲＡＭのアドレス端子ＡＤに供給される。
して行われる。すなわち、アドレスストローブ信号ＡＳ
Ｉに同期してプロセッサＡＣＲＴＣから出力されるアド
レス信号ＲＡ２は、上記アドレスストローブ信号ＡＳＩ
のロウレベルによりアドレスラッチ回路ＡＩＨ，ＡＩＬ
に取り込まれる。上記前のメモリサイクルに＋１におい
て既に取り込まれたアドレス信号ＷＡＩは、このメモリ
サイクルに＋２において、メモリ装置ＤＲＡＭのアクセ
スに使用される。メモリ制御回路Ｃ０ＮＴは、図示しな
い出力制御信号ＯＣ２をロウレベルにする。このとき図
示しないｔＪｌ？Ｉｌ信号）（／Ｌのハイレベルによっ
て、オアゲート回路Ｇ４の出力信号がハイレベルになっ
て第２のラッチ回路Ａ２Ｌの出力をハイインピーダンス
状態にすること、及び制御信号ＯＣＩのハイレベルによ
ってオアゲート回路Ｇ１及びＧ２の出力信号がハイレベ
ルになって、第１のアドレスラッチ回路ＡＩＨ及びＡ２
１の出力をハイインピーダンス状態にすることから、上
記第２のアドレスラッチ回路Ａ２Ｈに取り込まれた上位
のアドレス信号（ロウアドレス信号Ｘ）が、メモリ装置
ＤＲＡＭのアドレス端子ＡＤに供給される。前記同様に
制御信号Ｈ／Ｌはハイレベルにされており、ハイレベル
からロウレベルへの切り換えは、カラムアドレストロー
ブ信号ＣＡｓがハイレベルからロウレベルに変化される
タイミングにはり同期している。上記制御信号Ｈ／Ｌの
ロウレベルへの切り換えによって、第２のアドレスラッ
チ回路Ａ２Ｈの出力がハイインピーダンス状態にされ、
アドレスラッチ回路Ａ２Ｌが動作状態にされることから
、上記アドレスラッチ回路ＡＬＬに取り込まれた下位の
アドレス信号（カラムアドレス信号Ｙ）がメモリ装置Ｄ
ＲＡＭのアドレス端子ＡＤに供給される。
このようなメモリ装置ＤＲＡＭに対するアドレンフシン
グは、上記同様にこのメモリサイクルに＋２の始めから
直ちに行われる０例えば、上記アドレス信号ＷＡＩの出
力に同期して書き込み動作を指示するリード／ライト信
号Ｒ／Ｗが送出されたなら、メモリ制御回路Ｃ０ＮＴは
それを記憶していてライトイネーブル信号ＷＥをロウレ
ベルの書き込みモードとするため、プロセッサＡＣＲＴ
Ｃから送出された書き込み信号ＷＤＩは、データバスド
ライバＤＢＤを介してメモリ装置ＤＲＡＭのデータ端子
ＤＡに送出されることによって、メモリ装置ＤＲＡＭに
対する書き込み動作が行われる。
グは、上記同様にこのメモリサイクルに＋２の始めから
直ちに行われる０例えば、上記アドレス信号ＷＡＩの出
力に同期して書き込み動作を指示するリード／ライト信
号Ｒ／Ｗが送出されたなら、メモリ制御回路Ｃ０ＮＴは
それを記憶していてライトイネーブル信号ＷＥをロウレ
ベルの書き込みモードとするため、プロセッサＡＣＲＴ
Ｃから送出された書き込み信号ＷＤＩは、データバスド
ライバＤＢＤを介してメモリ装置ＤＲＡＭのデータ端子
ＤＡに送出されることによって、メモリ装置ＤＲＡＭに
対する書き込み動作が行われる。
以下、同様な動作によって、メモリサイクルに＋３等以
降のあるメモリサイクルではプロセッサＡＣＲＴＣから
一方のアドレスラッチ回路に対するアドレス信号の送出
動作と、他方のアドレスラッチ回路に既に取り込まれた
アドレス信号に基づいたメモリアクセス動作とが並行し
て行われる。
降のあるメモリサイクルではプロセッサＡＣＲＴＣから
一方のアドレスラッチ回路に対するアドレス信号の送出
動作と、他方のアドレスラッチ回路に既に取り込まれた
アドレス信号に基づいたメモリアクセス動作とが並行し
て行われる。
このようなメモリアクセス方式においては、プロセッサ
側からのアドレス出力遅延時間を実質的に零にすること
ができるから、１つのメモリサイクル中のメモリアクセ
ス動作に使用される時間を長（できるから、上記ダイナ
ミック型ＲＡＭのような比較的長いメモリアクセス時間
を必要とするもの、言い換えるならば、低速度のメモリ
装置を上記高速プロセッサの外部メモリ装置として使用
するとこが可能とされる。
側からのアドレス出力遅延時間を実質的に零にすること
ができるから、１つのメモリサイクル中のメモリアクセ
ス動作に使用される時間を長（できるから、上記ダイナ
ミック型ＲＡＭのような比較的長いメモリアクセス時間
を必要とするもの、言い換えるならば、低速度のメモリ
装置を上記高速プロセッサの外部メモリ装置として使用
するとこが可能とされる。
上記実施例から得られる作用効果は、下記の通りである
。
。
（１）バスを通して高速プロセッサから供給されるアド
レス信号を異なるタイミングでそれぞれ取り込む第１及
び第２のアドレスラッチ回路を設けて、１つのメモリサ
イクル中におてい既にアドレス信号の取り込みが行われ
た上記一方のアドレスラッチ回路に保持されれアドレス
信号を用いたメモリ装置に対するメモリアクセスと、次
のメモリサイクルのためのアドレス信号を他方のアドレ
スラッチ回路に供給する動作を並行して行うようにする
ことによって、プロセサフサにおけるアドレス信号の出
力遅延時間を実質的にぼり零にすることができる。これ
によって、上記プロセッサ側におけるアドレス信号の出
力遅延時間をメモリアクセス時間として使用できるから
、比較的低速のメモリ装置のアクセスが可能にできると
いう効果かえられる。
レス信号を異なるタイミングでそれぞれ取り込む第１及
び第２のアドレスラッチ回路を設けて、１つのメモリサ
イクル中におてい既にアドレス信号の取り込みが行われ
た上記一方のアドレスラッチ回路に保持されれアドレス
信号を用いたメモリ装置に対するメモリアクセスと、次
のメモリサイクルのためのアドレス信号を他方のアドレ
スラッチ回路に供給する動作を並行して行うようにする
ことによって、プロセサフサにおけるアドレス信号の出
力遅延時間を実質的にぼり零にすることができる。これ
によって、上記プロセッサ側におけるアドレス信号の出
力遅延時間をメモリアクセス時間として使用できるから
、比較的低速のメモリ装置のアクセスが可能にできると
いう効果かえられる。
（２）上記（１）によって、高速プロセッサの外部メモ
リ装置として、その処理速度を犠牲にすることなく、汎
用低速度のメモリ装置を利用することができるという効
果が得られる。
リ装置として、その処理速度を犠牲にすることなく、汎
用低速度のメモリ装置を利用することができるという効
果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プロセッサに
おいて、２つのアドレスストローブ信号を持たないとき
、メモリ制御回路Ｃ０ＮＴ側にアドレスストローブ信号
を受ける分周回路や計数回路を設けて、上記のように交
互に発生されるアドレスストローブ信号を形成するもの
であってもよい、また、アドレスラッチ回路の出力制御
は、メモリ装置がスタティック型ＲＡＭのように独立し
たＸ及びＹアドレス端子を持つ場合上記制御信号Ｈ／Ｌ
は不用とされる。上記プロセッサは、前記実施例のよう
に共通のバスを用いてアドレス信号の出力とデータ信号
の授受の時系列的に行うものの他、アドレスバスとデー
タバスによってそれぞれの信号の出力及び授受を行うも
のであってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プロセッサに
おいて、２つのアドレスストローブ信号を持たないとき
、メモリ制御回路Ｃ０ＮＴ側にアドレスストローブ信号
を受ける分周回路や計数回路を設けて、上記のように交
互に発生されるアドレスストローブ信号を形成するもの
であってもよい、また、アドレスラッチ回路の出力制御
は、メモリ装置がスタティック型ＲＡＭのように独立し
たＸ及びＹアドレス端子を持つ場合上記制御信号Ｈ／Ｌ
は不用とされる。上記プロセッサは、前記実施例のよう
に共通のバスを用いてアドレス信号の出力とデータ信号
の授受の時系列的に行うものの他、アドレスバスとデー
タバスによってそれぞれの信号の出力及び授受を行うも
のであってもよい。
また、プロセッサやメモリ装置に対する各信号端子及び
制御信号の名称は、実質的に前記同様な機能を持つもの
でればよい。
制御信号の名称は、実質的に前記同様な機能を持つもの
でればよい。
この発明は、各種情報処理動作を行うプロセッサと、そ
の外部メモリ装置からなる情報処理システムにおけるメ
モリアクセス方式として広く利用できる。
の外部メモリ装置からなる情報処理システムにおけるメ
モリアクセス方式として広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、バスを通して高速プロセッサから供給され
るアドレス信号をそれぞれ取り込む第１及び第２のアド
レスラッチ回路を設けて、あるメモリサイクル中におて
い既にアドレス信号の取り込みが行われた上記一方のア
ドレスラッチ回路に保持されれアドレス信号を用いたメ
モリ装置に対するメモリアクセスと、次のメモリサイク
ルのためのアドレス信号を他方のアドレスラッチ回路に
供給する動作を並行して行うようにすることによって、
プロセサソサにおけるアドレス信号の出力遅延時間を実
質的にぼり零にすることができる。これによって、比較
的低速のメモリ装置のアクセスが可能とされる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、バスを通して高速プロセッサから供給され
るアドレス信号をそれぞれ取り込む第１及び第２のアド
レスラッチ回路を設けて、あるメモリサイクル中におて
い既にアドレス信号の取り込みが行われた上記一方のア
ドレスラッチ回路に保持されれアドレス信号を用いたメ
モリ装置に対するメモリアクセスと、次のメモリサイク
ルのためのアドレス信号を他方のアドレスラッチ回路に
供給する動作を並行して行うようにすることによって、
プロセサソサにおけるアドレス信号の出力遅延時間を実
質的にぼり零にすることができる。これによって、比較
的低速のメモリ装置のアクセスが可能とされる。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その動作の一例を説明するためのタイミング
図である。 ＡＣＲＴＣ・・プロセッサ、ＤＲＡＭ・・メモリ装置、
Ｃ０ＮＴ・・メモリ制御回路、ＡＩＨ。 ＡＩＬ、Ａ２Ｂ、Ａ２Ｌ・・アドレスラッチ回路、ＤＢ
Ｄ・・双方向データパフドライバ、Ｎ１〜Ｎ４・・イン
バータ回路、Ｇ ｌ −Ｇ ４・・ナントゲート回路 °ｎ
図である。 ＡＣＲＴＣ・・プロセッサ、ＤＲＡＭ・・メモリ装置、
Ｃ０ＮＴ・・メモリ制御回路、ＡＩＨ。 ＡＩＬ、Ａ２Ｂ、Ａ２Ｌ・・アドレスラッチ回路、ＤＢ
Ｄ・・双方向データパフドライバ、Ｎ１〜Ｎ４・・イン
バータ回路、Ｇ ｌ −Ｇ ４・・ナントゲート回路 °ｎ
Claims (1)
- 【特許請求の範囲】 １、アドレスバスを通して情報処理装置から供給される
アドレス信号を異なるタイミングでそれぞれ取り込む第
１及び第２のアドレスラッチ回路と、上記情報処理装置
から供給される制御信号を受けて、メモリ装置の制御信
号及び上記第１及び第２のアドレスラッチ回路並びに双
方向データバスドライバの制御信号を形成する制御回路
とを含み、１つのメモリサイクル中におてい既にアドレ
ス信号の取り込みが行われた上記一方のアドレスラッチ
回路に保持されれアドレス信号を用いたメモリ装置に対
するメモリアクセスと、次のメモリサイクルのためのア
ドレス信号を他方のアドレスラッチ回路に供給する動作
を並行して行うことを特徴とするメモリアクセス方式。 ２、情報処理装置は、アドレス信号とデータ信号とを時
分割方式で共通のバスを用いるグラフィックプロセッサ
であり、上記メモリ装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１項記載のメモリ
アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14687186A JPS634485A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14687186A JPS634485A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634485A true JPS634485A (ja) | 1988-01-09 |
Family
ID=15417451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14687186A Pending JPS634485A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1065948C (zh) * | 1994-02-22 | 2001-05-16 | 运载器有限公司 | 轻型涡旋构件及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (ja) * | 1973-04-20 | 1974-12-17 | ||
| JPS60125994A (ja) * | 1983-12-13 | 1985-07-05 | Nec Corp | 同時アクセス方式メモリ |
-
1986
- 1986-06-25 JP JP14687186A patent/JPS634485A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (ja) * | 1973-04-20 | 1974-12-17 | ||
| JPS60125994A (ja) * | 1983-12-13 | 1985-07-05 | Nec Corp | 同時アクセス方式メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1065948C (zh) * | 1994-02-22 | 2001-05-16 | 运载器有限公司 | 轻型涡旋构件及其制造方法 |
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