JPS6342968B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は音声電話回線等の低速度伝送回線を通
して信号を伝送するための変復調装置に用いる等
化器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an equalizer used in a modulation/demodulation device for transmitting signals through a low-speed transmission line such as a voice telephone line.

音声電話回線を利用してデータ伝送を行なう場
合、一般に4800bit／ｓあるいは9600bit／ｓとい
つた伝送速度を持つ変復調装置が用いられるが、
第１の電話回線は、ある一定の周波数特性を持つ
ため伝送データが振幅歪や位相歪を受け、受信側
で正しいデータを復調できない場合が発生する。
これらの振幅歪や位相歪は、受信側で、ある特定
の振幅・位相特性を持つフイルタを通すことによ
つて除去できることが一般に知られている。この
ようにフイルタによる振幅・位相特性の補償を一
般に等化とよび、これに用いられるフイルタを等
化器と呼んでいる。 When transmitting data using a voice telephone line, a modem with a transmission speed of 4800 bit/s or 9600 bit/s is generally used.
Since the first telephone line has certain frequency characteristics, the transmitted data is subjected to amplitude distortion and phase distortion, and there are cases where correct data cannot be demodulated on the receiving side.
It is generally known that these amplitude distortions and phase distortions can be removed by passing the signal through a filter having specific amplitude and phase characteristics on the receiving side. Compensation of amplitude and phase characteristics by a filter in this way is generally called equalization, and the filter used for this is called an equalizer.

等化器の構成は従来から種々の方式が考案され
ているが最も一般的なものとしては第１図に示す
ものがある。この等化器はタツプ付遅延線と重み
付き加算器を用い、アナログ演算によつて等化を
行うものである。今データを伝送しようとする電
話回線の伝達関数がG_(W)であつたとすると、伝送
データはこのG_(W)によつて振幅ならびに位相歪を
もうける。もしここで受信されたデータを、G_(W)
の逆特性、すなわち１／G_(W)なる特性を有するフイ ルタに通してやると、伝送路でうけた歪は補償さ
れることになる。第１図に示すフイルタは、この
１／G_(W)なる特性を有するフイルタを構成しようと するものである。 Various types of equalizer configurations have been devised in the past, but the most common one is shown in FIG. This equalizer uses a tapped delay line and a weighted adder, and performs equalization by analog calculation. Assuming that the transfer function of the telephone line through which data is to be transmitted is G _(W) , the transmitted data has amplitude and phase distortion due to G _(W) . If the data received here is G _(W)
If the signal is passed through a filter having the inverse characteristic of 1/G _(W) , the distortion received in the transmission path will be compensated. The filter shown in FIG. 1 is intended to constitute a filter having this characteristic of 1/G _(W) .

第１図に示す等化器は各タツプ間の時間遅れが
Ｔであるような、2n＋１本のタツプを有するタ
ツプ付アナログ遅延線１とそのタツプの各々に対
してフイルタ係数c_i（ｉ＝０，±１，……±ｎ）を
乗ずる2n＋１個のアナログ乗算器２、さらにこ
の出力をすべて加え合せる加算器３より成る。今
この等化器に入力信号系列x_i（ｉ＝０，±１，±２，
…）が加えられたとすると、加算器３の出力信号
線４の出力E_kは
E_k＝_o 〓^i=-n c_ix_k-i……(1)となる。 The equalizer shown in FIG. 1 includes a tapped analog delay line 1 having 2n+1 taps such that the time delay between each tap is T, and a filter coefficient c _i (i=0 , ±1, . . . ±n), and an adder 3 that adds all the outputs. Now input signal sequence x _i (i=0, ±1, ±2,
) is added, the output E _k of the output signal line 4 of the adder 3 is
E _k = _o 〓 ^i=-n c _i x _ki ...(1).

式(1)は入力信号x_iとフイルタ係数c_iの有限たた
み込みにほかならない。従つてフイルタの係数c_i
を前述の１／G_(W)なる特性を有するフイルタのイン パルスレスポンスに一致するように選ぶことによ
り第１図の等化器は１／G_(W)なる特性を有するフイ ルタとなることが一般に知られている。 Equation (1) is nothing but a finite convolution of the input signal x _i and the filter coefficient c _i . Therefore, the filter coefficients c _i
It is generally known that the equalizer in Fig. 1 becomes a filter with a characteristic of 1/G _(W) by selecting it so as to match the impulse response of a filter with a characteristic of 1/G _(W) . It is being

第２図は前記第１図なる等化器の演算をすべて
デイジタル的に行なうことにより、アナログ回路
のもつ温度特性や精度の悪さを改善しようとする
ものである。すなわち、入力信号線６から入力さ
れる受信データはＡ／Ｄ変換器７によりデイジタ
ル信号に変換され、2n＋１段より成るシフトレ
ジスタ８に入る。９はフイルタの係数を与える係
数発生器である。１０は、この係数と所定の受信
データの間で乗算器である。乗算器の出力は、１
１なる加算器によつて総和がとられ、出力信号線
１２に出力される。第２図に示す等化器の原理は
第１図のものと同じである。 FIG. 2 is an attempt to improve the temperature characteristics and poor accuracy of the analog circuit by performing all the calculations of the equalizer shown in FIG. 1 digitally. That is, the received data inputted from the input signal line 6 is converted into a digital signal by the A/D converter 7, and inputted to the shift register 8 consisting of 2n+1 stages. 9 is a coefficient generator that provides filter coefficients. 10 is a multiplier between this coefficient and predetermined received data. The output of the multiplier is 1
The sum is taken by the adder 1 and output to the output signal line 12. The principle of the equalizer shown in FIG. 2 is the same as that of FIG.

この第２図に示す等化器は精度、安定性などの
面で、第１図のアナログ式の等化器より優れてい
る。しかし一般にデイジタル乗算器は高価であり
消費電力も大きいので、これを多数用いることは
効率的でない。 The equalizer shown in FIG. 2 is superior to the analog equalizer shown in FIG. 1 in terms of accuracy and stability. However, digital multipliers are generally expensive and consume a lot of power, so it is not efficient to use a large number of them.

これに対し、１個の高速乗算器を時分割的に用
い、これに係数並びにデータを順次与え、その和
をアキユームレートしていく等価方法を第３図に
示す。しかしこの方法では、データの１サンプル
タイミングの間に2n＋１回の乗算を行わなくて
はならないのできわめて高速の乗算器を必要とす
る。しかも高速の乗算器IC化する場合、バイポ
ーラ型のICを用いる必要があるが、バイポーラ
ICは集積度が低く、消費電力が大きい欠点を持
つている。本発明は、この乗算器としてパイプラ
イン型乗算器を用いて比較的低速の乗算をパイプ
ライン方式とよばれる処理方式で行なわせること
により、MOSICで構成するのに適した等化器を
提供することを目的とする。 On the other hand, an equivalent method is shown in FIG. 3 in which one high-speed multiplier is used in a time-sharing manner, coefficients and data are sequentially given to it, and the sum is accumulated. However, this method requires an extremely high-speed multiplier because 2n+1 multiplications must be performed during one data sample timing. Moreover, when creating a high-speed multiplier IC, it is necessary to use a bipolar type IC, but bipolar
ICs have the disadvantage of low integration and high power consumption. The present invention uses a pipeline multiplier as the multiplier to perform relatively low-speed multiplication in a processing method called a pipeline method, thereby providing an equalizer suitable for being configured with a MOSIC. The purpose is to

まず本発明に用いるパイプライン型乗算器の動
作について説明する。被乗数を３桁の（x₂，x₁，
x₀）乗数を３桁の（y₂，y₁，y₀）としx₂並びにy₂
をMSBとする３桁の乗算を考えてみる。この計
算を筆算で行なう場合、次式で示される演算を行
うことになる。 First, the operation of the pipeline multiplier used in the present invention will be explained. Express the multiplicand as a three-digit number (x ₂ , x ₁ ,
x ₀ ) Set the multiplier to 3 digits (y ₂ , y ₁ , y ₀ ) and x ₂ and y ₂
Consider a 3-digit multiplication with MSB as the MSB. When this calculation is performed by hand, the calculation shown in the following equation is performed.

すなわちこの時の積を（p₅，p₄，p₃，p₂，p₁，
p₀）とすると、積の各桁p_iは、すべてのx_ly_n（ｌ
＋ｍ＝ｉ）の和に、前段p_i-1から桁上りc_i-1を加
えたものに他ならない。すなわち p_i＝ 〓^l+m=i x_ly_n＋c_i-1 ……(3) で与えられる。ここでx_ly_nを部分積と呼び、
AND回路で構成できる。 In other words, the product at this time is (p ₅ , p ₄ , p ₃ , p ₂ , p ₁ ,
p ₀ ), then each digit p _i of the product is equal to all x _l y _n (l
+m=i) plus the carry c _i-1 from the previous stage p _i-1 . That is, it is given by p _i = 〓 ^l+m=i x _l y _n +c _i-1 ……(3). Here x _l y _n is called partial product,
Can be configured with an AND circuit.

ｎ×ｎ桁の乗算は、各桁に対応するすべての部
分積を求めるn²個のAND回路と、これらの部分
積を加え合せる加算回路により実現できる。 Multiplication of n×n digits can be realized using n ² AND circuits that obtain all partial products corresponding to each digit, and an adder circuit that adds these partial products.

上記加算回路は基本的には各々１ビツトの被加
数・加数並びに前段からの桁上りを加え合せるフ
ルアダーあるいは桁上りの加算を含まないハーフ
アーダーを適当に組合せることによつて実現でき
るが、部分積の和を求めるための複数ビツトの加
算を前記ハーフアダー、又はフルアダーを直列に
接続し、連続したクロツクタイミングで順送り式
に加算を行つてゆくのがパイプライン型の乗算器
である。この乗算器の特徴は、例えば直列に接続
したｋ段のアダーによつて加算が行われるとする
と、部分積が順送り式にｋ個のアダーを通過する
のにｋ個のクロツクタイミングを要するが、例え
ば３段目のアダーが働いている時その他のアダー
は使用していないので別の演算を行わせることが
できる。すなわち乗算器の入力に１クロツクタイ
ミング毎に順次、乗数，被乗数を入力してやれ
ば、その積がｋクロツクタイミングの後に順次出
力として現われるので、パイプライン乗算器はみ
かけ上ｋ個の乗算を同時に行つているようにな
る。 The above adder circuit can basically be realized by appropriately combining a full adder that adds together a 1-bit summand, an addend, and a carry from the previous stage, or a half adder that does not include addition of carries. A pipeline type multiplier is one in which the half adders or full adders are connected in series and the additions are performed in a sequential manner at consecutive clock timings to add a plurality of bits to obtain the sum of partial products. The feature of this multiplier is that, for example, if addition is performed by k stages of adders connected in series, k clock timings are required for the partial products to pass through the k adders in a sequential manner. For example, when the third-stage adder is working, other adders are not in use, so other calculations can be performed. In other words, if a multiplier and a multiplicand are input to the input of a multiplier sequentially at every clock timing, the product will appear as an output sequentially after k clock timings, so the pipeline multiplier apparently performs k multiplications at the same time. It becomes like going.

前述の３桁×３桁の乗算の場合のパイプライン
型乗算器の例を第６図に示す。第６図中丸印は１
クロツク分のデイレイを与えるフリツプフロツプ
であり、HAなる記号はハーフアダーを、FAな
る記号はフルアダーを各々示す。ここで第４図に
フルアダーFAを、第５図にハーフアダーHAの
一段分を抜き出して説明しておく。 FIG. 6 shows an example of a pipeline type multiplier for the aforementioned 3-digit x 3-digit multiplication. The circle mark in Figure 6 is 1.
It is a flip-flop that provides a clock delay, and the symbol HA indicates a half adder, and the symbol FA indicates a full adder. Here, we will explain the full adder FA in Figure 4 and one stage of the half adder HA in Figure 5.

第４図中５０はフルアダーの一段分を示し、信
号線５１には加数Ａを、信号線５２には被加数Ｂ
を、信号５３には前段からの桁上りc_o-1を各々入
力し、信号線５５には和s_oを出力する。又信号線
５４には次段への桁上りc_oを出力する。その論理
式は各々次式で与えられる。 In FIG. 4, 50 indicates one stage of the full adder, the signal line 51 carries the addend A, and the signal line 52 carries the summand B.
and the carry c _o-1 from the previous stage are input to the signal 53, and the sum s _o is output to the signal line 55. Further, a carry signal c _o to the next stage is outputted to the signal line 54 . The logical formulas are given by the following formulas.

s_o＝c_o-1（＋AB）＋_o（Ｂ＋Ａ） ＝c_o-1ＡＢ c_o＝c_o-1（Ａ＋Ｂ）＋AB ……(4) 但し印は排他的論理和を示す。 s _o = c _{o -1} (+AB) + _o (B + A) = c _{o -1} AB c _o = c _{o -1} (A + B) + AB ... (4) However, the mark indicates exclusive OR.

また第５図中５６はハーフアダーを示し、第４
図中の５０なるフルアダーから前段の桁上り入力
（信号線５３）を除いたものと等しく、信号線５
７，５８は各々加数Ａ、被加数Ｂの入力線、５９
は和s_oの出力線、６０は次段への桁上りc_oの出力
線を示しその論理式は次式で与えられる。 In addition, 56 in Fig. 5 indicates a half adder, and the fourth
It is equivalent to the full adder 50 in the figure minus the previous stage carry input (signal line 53), and the signal line 5
7 and 58 are the input lines of addend A and summand B, respectively, 59
60 indicates the output line of the sum s _o , and 60 indicates the output line of the carry-over c _o to the next stage, whose logical formula is given by the following equation.

s_o＝Ａ＋Ｂ＝ＡＢ；c_o＝Ａ・Ｂ ……(5) 第６図のパイプライン型乗算器は、６１，６
２，６３，６４なる４段から成り、各段は、タイ
ムデイレイ用のフリツプフロツプ、ハーフアダー
またはフルアダーの組み合せから成る。この乗算
器に３桁の２進数（x₂，x₁，x₀）並びにy₂，y₁，
y₀が入力された時、それに先立つてx_iy_j（ｉ＝０，
１，２，ｊ＝０，１，２）のあらゆる組合せの部
分積が信号線４０に入力される。第６図の乗算器
は４つのクロツクタイミングを有し、まず第１ク
ロツクで部分積が第１段目６１に入力される。こ
の時、x₀y₁＋x₁y₀並びにx₁y₁＋x₂y₀なる加算が行
われ和並びに桁上りが次段に送られる。演算をう
けない桁についてはそのままのデータが各フリツ
プフロツプの出力に現われる。以下同様にして第
２クロツクによつて第２段目６２で演算が行なわ
れ、第３，第４クロツクによつて、第３段目６
３，第４段目６４で演算が行われる。 s _o = A + B = AB; c _o = A・B ... (5) The pipeline type multiplier in Figure 6 is 61,6
It consists of four stages, 2, 63, and 64, and each stage consists of a combination of a flip-flop for time delay, a half adder, or a full adder. This multiplier receives 3-digit binary numbers (x ₂ , x ₁ , x ₀ ) and y ₂ , y ₁ ,
When y ₀ is input, x _i y _j (i=0,
1, 2, j=0, 1, 2), all combinations of partial products are input to the signal line 40. The multiplier in FIG. 6 has four clock timings, and the partial product is first input to the first stage 61 at the first clock. At this time, additions of x ₀ y ₁ +x ₁ y ₀ and x ₁ y ₁ +x ₂ y ₀ are performed, and the sum and carry are sent to the next stage. For digits that are not operated on, the data as is appears at the output of each flip-flop. Thereafter, calculations are similarly performed in the second stage 62 by the second clock, and calculations are performed in the third stage 62 by the third and fourth clocks.
3. Calculation is performed in the fourth stage 64.

今（x₂，x₁，x₀）＝（１，１，１）と（y₂，y₁，
y₀）＝（１，１，１）の積を考える。部分積x_iy_i
（ｉ，ｊ＝１，１，２）は、この場合すべて１で
あり第６図中の信号線４０にはすべて１が入力さ
れる。７１なる出力p₀には、第４クロツク入力の
後、入力x₀y₀の１がそのまま出力される。７２な
る出力p₁には、x₀y₁＋x₁y₀＝１＋１＝０がハーフ
アダー６５で得られたこれが第４クロツク入力後
に出力される。一方桁上り１がフルアダー６５が
送られていく。３桁目の出外p₂ではx₀y₂＋x₁y₁＋
x₂＋y₀＝１＋１＋１の演算と先ほどのハーフアダ
ー６５から桁上り１の和がとられ、その和０が出
力７３に得られ、ハーフアダー６６とフルアダー
６７の桁上りがそれぞれフルアダー６８と６９に
送られる。 Now (x ₂ , x ₁ , x ₀ ) = (1, 1, 1) and (y ₂ , y ₁ ,
Consider the product of y ₀ ) = (1, 1, 1). partial product x _i y _i
(i, j=1, 1, 2) are all 1 in this case, and all 1s are input to the signal lines 40 in FIG. After the fourth clock input, the 1 of the input x ₀ y ₀ is output as is to the output p ₀ of 71. ₇₂ , x ₀ y ₁ +x ₁ y ₀ =1+1=0 obtained by the half adder 65 is output after the fourth clock input. On the other hand, a carry 1 is sent as a full adder 65. For the third digit, p ₂ , x ₀ y ₂ + x ₁ y ₁ +
The calculation x ₂ + y ₀ = 1 + 1 + 1 and the carry 1 from the half adder 65 are summed, and the sum 0 is obtained at the output 73, and the carries from the half adder 66 and full adder 67 are sent to the full adders 68 and 69, respectively. .

以下順次同様の計算がくりかえされ、出力
（p₅，p₄，p₃，p₂，p₁，p₀）には結果として
（101001）が得られる。ところで前述のように、
このパイプライン型乗算器の特徴は、ｋ段目で行
われている演算が、その時点では他のどの段にも
影響を与えず、次のクロツクが入つて来た時点で
ｋ＋１段目へ転送されるので、１クロツク毎に、
別々の乗数被乗数の部分積を信号線４０に送り込
むことができる。 Similar calculations are repeated one after another, and the result (101001) is obtained as the output (p ₅ , p ₄ , p ₃ , p ₂ , p ₁ , p ₀ ). By the way, as mentioned above,
The feature of this pipeline type multiplier is that the operation performed in the kth stage does not affect any other stages at that point, and is transferred to the k+1st stage when the next clock arrives. Therefore, every clock
Partial products of the separate multiplier multiplicands can be fed onto signal line 40.

次にこの動作の概略を第７図に示して説明す
る。第７図中、p₁〜p₈はクロツクタイミングｔ＝
T₁〜T₈における状態を示す。又B₂〜B₅は各々第
６図のパイプライン型乗算器の第４，３，２，１
段目の出力を示し、B₁は信号線４０に入力され
る部分積を示す。 Next, the outline of this operation will be explained with reference to FIG. In Fig. 7, _p1 to _p8 are clock timing t=
The state at T ₁ to _{T 8} is shown. Also, B ₂ to _{B 5} are the 4th, 3rd, 2nd, and 1st, respectively, of the pipeline type multiplier in FIG.
The output of the third stage is shown, and B ₁ shows the partial product input to the signal line 40.

いま、３ビツトより成るデータ列X₀，X₁，
X₂，X₃と、同じく３ビツトより成る係数列C₀，
C₁，C₂，C₃の部分積が順次信号線４０に入力さ
れるとする。先ず第１クロツクタイミングT₁に
おいてC₀とX₀の部分積が信号線に現われ次のク
ロツクタイミングT₂において第１段目の処理が
行われ、第１段目の出力にその処理結果が現われ
る。この時部分積入力B₁には次のC₁，X₁の部分
積が現われている。次のクロツクタイミングT₃
でC₀X₀は第３段目B₃へ、C₁X₁は第１段目B₂へ送
られ、入力には次C₂X₂が現われる。以下順次同
一の動作がくり返され、クロツクタイミングT₅
で、C₀X₀の演算の結果が第４段目の出力B₅に現
われる。以下クロツクタに従つて順次C₁X₁，
C₂X₂，C₃X₃が出力段B₅に現われる。乗算は第４
段目B₅に出力が現われたとき初めて完全な答が
得られるが、３段目，２段目，１段目では各々相
次ぐ演算が行われている。 Now, data strings consisting of 3 bits X ₀ , X ₁ ,
X ₂ , X ₃ , and a coefficient sequence C ₀ also composed of 3 bits,
Assume that the partial products of C ₁ , C ₂ , and C ₃ are sequentially input to the signal line 40 . First, at the first clock timing _T1 , the partial product of _C0 and _X0 appears on the signal line, and at the next clock timing _T2 , the first stage processing is performed, and the processing result is output at the first stage. appears. At this time, the next partial product of C ₁ and X ₁ appears in the partial product input B ₁ . Next clock timing T ₃
Then, C ₀ X ₀ is sent to the third stage B _{3 ,} C ₁ X ₁ is sent to the first stage B ₂ , and the next C ₂ The same operation is repeated sequentially, and the clock timing T ₅
Then, the result of the operation of C ₀ X ₀ appears at the output B ₅ of the fourth stage. Below, C ₁ X ₁ ,
C ₂ X ₂ and C ₃ X ₃ appear at the output stage _B5 . Multiplication is the fourth
A complete answer is obtained only when the output appears in stage _B5 , but successive calculations are performed in the third, second, and first stages.

第８図は本発明による等化器の一実施例を示す
ブロツク図である。第８図におい等化されるべき
伝送信号は１００なる信号線から１０１なるＡ／
Ｄ変換器に入り、ここでアナログ信号からデイジ
タル信号に変換され、メモリ１０５にいつたんた
くわえられた後信号線１０６を経てパイプライン
型乗算器１０７に送られる。パイプライン型乗算
器１０７の動作については前述した通りである。
パイプライン型乗算器１０７、デイジタル化され
た入力信号と、１１０なる係数メモリにたくわえ
られている係数との間で乗算を行なう。１１４は
係数メモリ１１０の読出しアドレスを決めるアド
レスカウンタである。パイプライン型乗算器１０
７の乗算結果は、出力信号線１１６からとり出さ
れ１１８なる加算器の一方に加えられる。加算器
１１８の出力はこの加算器１１８自身の他方の入
力にフイードバツクされており、全体としてアキ
ユームレータとして動作する。１２１はアツプダ
ウンカウンタであり、加算器１１８からの、桁上
りでアツプカウントし桁上りでダウンカウントす
る。従つてアツプダウンカウンタ１２１は加算器
１１８の上位ビツトをたくわえるアキユームレー
タとして動作する。アアツプダウンカウンタの出
力信号線１２０並びに加算器１１８の出力信号線
１１９には、以上の動作により結果として、等化
された後のデータがとり出される。なお１０４は
タイミング発生回路で回路全体のタイミングを与
える。 FIG. 8 is a block diagram showing one embodiment of an equalizer according to the present invention. In Fig. 8, the transmission signal to be equalized is A/101 from the signal line 100.
The signal enters a D converter, where it is converted from an analog signal to a digital signal, stored in a memory 105, and then sent to a pipeline multiplier 107 via a signal line 106. The operation of pipeline multiplier 107 is as described above.
A pipeline multiplier 107 performs multiplication between the digitized input signal and coefficients stored in a coefficient memory 110. 114 is an address counter that determines the read address of the coefficient memory 110. Pipeline multiplier 10
The multiplication result of 7 is taken out from the output signal line 116 and added to one of the adders 118. The output of adder 118 is fed back to the other input of adder 118 itself, and the adder 118 as a whole operates as an accumulator. 121 is an up/down counter which counts up when there is a carry from the adder 118 and counts down when there is a carry from the adder 118. Therefore, up-down counter 121 operates as an accumulator that stores the upper bits of adder 118. As a result of the above operations, equalized data is output to the output signal line 120 of the up-down counter and the output signal line 119 of the adder 118. Note that 104 is a timing generation circuit that provides timing for the entire circuit.

冒頭の説明でふれた様に、入力データx_i（０，±
１，±２……）フイルタの係数をc_j（ｊ＝０，±１，
±２，……±ｎ）とするとサンプル時点ｔ＝k_Tに
おける等化器の出力h_kは、 h_k＝_o 〓^i=-n c_ix_k-j ……(6) で与えられる。ｎの値としては一般に３〜30程度
が選ばれる。今仮に前記ｎ＝１の場合を例にとる
と h_k′＝₁ 〓^i=-1 c_ix_k-j＝c_-1x_k+1c₀x_k＋c₁x_k-1 ……(7) と表現できる。第８図において、係数c_-1，c₀，
c₁は係数メモリ１１０にストアされており、タイ
ミング発生回路１０４からのパルスによりアドレ
スカウンタ１１４を動作させることによつて順次
とり出すことができる。Ａ／Ｄ変換器１０２の出
力には、入力データ係列…x_-1x₀x₁…が得られ、
パイプライン型乗算器１０７の２つの入力１０６
と１１１には順次（c_-1，x_k+1），（c₀，x_k），（c₁，
x_k-1）が与えられる。パイプライン型乗算器は１
０７は固有のタイムデイレイの後、出力信号線１
１６にはc_-1×x_k+1，c₀×x_k，c₁x_k-1が得られ、こ
れらの出力は加算器１１８で順次アキユームレー
トされていく。このとき加算器１１８に桁上りや
桁下りが発生した時にはアツプダウンカウンタ１
２１でこれをカウントするので、信号線１１９並
びに１２０に式(7)で示される出力が得られる。 As mentioned in the introduction, the input data x _i (0, ±
1, ±2...) filter coefficient c _j (j=0, ±1,
±2, ...±n), the output h _k of the equalizer at the sampling time t=k _T is given by h _k = _o 〓 ^i=-n c _i x _kj ... (6). Generally, a value of about 3 to 30 is selected as the value of n. Now, taking the above case of n=1 as an example, h _k ′= ₁ 〓 ^i=-1 c _i x _kj =c _-1 x _k+1 c ₀ x _k +c ₁ x _k-1 ……(7) It can be expressed as In Figure 8, the coefficients c _-1 , c ₀ ,
c ₁ is stored in the coefficient memory 110 and can be sequentially taken out by operating the address counter 114 with a pulse from the timing generation circuit 104. The input data coefficient...x _-1 x ₀ x ₁ ... is obtained at the output of the A/D converter 102,
Two inputs 106 of pipelined multiplier 107
and 111 are sequentially (c _-1 , x _k+1 ), (c ₀ , x _k ), (c ₁ ,
x _k-1 ) is given. The pipeline type multiplier is 1
07 is the output signal line 1 after the inherent time delay.
16, c ₋₁ ×x _k+1 , c ₀ ×x _k , and c ₁ × _k−1 are obtained, and these outputs are sequentially accumulated in an adder 118 . At this time, when a carry or a carry down occurs in the adder 118, the up/down counter 1
Since this is counted at 21, the output shown by equation (7) is obtained on signal lines 119 and 120.

次に本発明なる等化器の一実施例により伝送波
形の歪を軽減する動作を第９図の波形を例にとつ
て説明する。今送信側において第９図ａのような
方形波を同図ｂなるタイミングで伝送したとす
る。このデータを帯域制限のみを受けた歪の無い
伝送路を通して受信側に伝送した時、受信波形は
同図ｃのように同図ｂに示す各サンプル点におい
て最小値（信号０）あるいは最大値（信号１）を
とる。従つて各サンプル点でデータをとり出すと
原データは正しく復元できる。 Next, the operation of reducing the distortion of the transmitted waveform by an embodiment of the equalizer according to the present invention will be described using the waveform of FIG. 9 as an example. Assume that the transmitting side transmits a square wave as shown in FIG. 9a at a timing shown in FIG. 9b. When this data is transmitted to the receiving side through a distortion-free transmission line that is only band-limited, the received waveform will have a minimum value (signal 0) or a maximum value (signal 0) at each sample point shown in figure b, as shown in figure c. Take signal 1). Therefore, by extracting data at each sample point, the original data can be correctly restored.

一方伝送路の歪に有る場合、伝送波形は特に伝
送路の群遅延歪の影響を受け第９図ｄに示すよう
な波形歪をうける。この場合同図ｂに示すサンプ
ル点でデータをとり出してもその値は必ずしも最
大値あるいは最小値をとらず、中途半端な値とな
り、これがデータ復元時のビツト誤りの原因とな
る。 On the other hand, if there is distortion in the transmission line, the transmitted waveform is particularly affected by the group delay distortion of the transmission line and suffers waveform distortion as shown in FIG. 9d. In this case, even if data is extracted at the sample point shown in FIG. 6B, the value will not necessarily be the maximum or minimum value, but will be a halfway value, which will cause a bit error when restoring the data.

今第９図の一点鎖線Ｋの部分について歪を軽減
する過程を説明する。第９図においてｃに示すよ
うにデータが無歪で受信された時、同図ｂに示す
サンプル点（t_-1，t₀，t₁）における受信データの
値が（０，１，０）であつたとする。さらに受信
信号に歪が有つた場合（同図ｄ）受信データの値
が（x_-1，x₀，x₁）＝（１／４，１，１／２）であつた
と す。なお１／４，１／２なる成分は伝送歪によつて生じ た符号間干渉とよばれるものである。 The process of reducing distortion with respect to the portion indicated by the dashed-dotted line K in FIG. 9 will now be described. When data is received without distortion as shown in c in Fig. 9, the value of the received data at the sample point (t _-1 , t ₀ , t ₁ ) shown in b in Fig. 9 is (0, 1, 0). Suppose it was. Furthermore, when there is distortion in the received signal (d in the same figure), assume that the value of the received data is (x _-1 , x ₀ , x ₁ )=(1/4, 1, 1/2). Note that the 1/4 and 1/2 components are called intersymbol interference caused by transmission distortion.

ここで第２図に示す等化器において、乗ずべき
係数が３つであるような、すなわち３段の場合を
考えてみる。この時フイルタの出力E_kは前述の
(1)式より E_k＝_o 〓^i=-n c_ix_k-i＝₁ 〓^i=-1 c_ix_k-i ……(1′) で与えられる。このときフイルタ係数を（c_-1，
c₀，c₁）＝（−１／４，１，１／２）に選んだとすると
等 化器の時刻ｋ（ｋ＝−２〜２）における出力E₂〜
E₂は、 E_-2＝c_-1x_-1＋c₀x_-2＋c₁x_-3＝−１／16 但し（x_-1〜x₁）の区間以外の受信データは０
と仮定する。同様の計算により E_-1＝０，E₀＝１，E₁＝０，E₂＝−１／４ すなわち等化器の出力には（−１／16，０，１， ０，−１／４）なる出力が現われる。この出力では隣 接する符号間干渉成分がとりのぞかれていること
が解る。 Let us now consider a case where the equalizer shown in FIG. 2 has three power coefficients, that is, three stages. At this time, the output E _k of the filter is
From equation (1), E _k = _o 〓 ^i=-n c _i x _ki = ₁ 〓 ^i=-1 c _i x _ki ……(1′). At this time, the filter coefficient is (c _-1 ,
If c ₀ , c ₁ ) = (-1/4, 1, 1/2), the output E ₂ of the equalizer at time k (k = -2 to 2) is
E ₂ is E _-2 = c _-1 x _-1 + c ₀ x _-2 + c ₁ x _-3 = -1/16 However, the received data outside the interval (x _-1 to x ₁ ) is 0.
Assume that By similar calculation, E _-1 = 0, E ₀ = 1, E ₁ = 0, E ₂ = -1/4, that is, the output of the equalizer is (-1/16, 0, 1, 0, -1/ 4) The following output appears. It can be seen that in this output, adjacent intersymbol interference components are removed.

次に第８図に示したブロツク図並びに第１０図
に示すタイミング図によつて本発明になる等化器
が前記（1′）式の演算を行つて伝送歪を軽減する
動作を説明する。第１０図アには前述の第９図ｄ
に示すところの歪を受けた受信データのうちＫの
部分を拡大して示した。 Next, with reference to the block diagram shown in FIG. 8 and the timing chart shown in FIG. 10, the operation of the equalizer according to the present invention to reduce transmission distortion by calculating the above equation (1') will be explained. Figure 10a shows the above-mentioned figure 9d.
The part K of the distorted received data shown in Figure 1 is enlarged.

歪を受けた受信信号は第８図中１００なる入力
信号線よりＡ／Ｄ変換器１０１に入力し、順次デ
イジタル信号に変換されメモリ１０５に書き込ま
れる。 The distorted received signal is input to the A/D converter 101 through an input signal line 100 in FIG.

Ａ／Ｄ変換器１０１の出力信号線１０２に現わ
れる出力のタイミングを第１０図イに示す。同図
エはＡ／Ｄ変換の起動タイミングを与えるパルス
であり後に述べるスタツクポインタ１０８を動作
させるタイミングパルスとしても用いている。同
図ウはＡ／Ｄ変換器１０１の出力をメモリ１０５
に書き込むためのパルスであり、これらのパルス
はいずれもタイミング発生回路１０４で発生され
たものである。 The timing of the output appearing on the output signal line 102 of the A/D converter 101 is shown in FIG. 10A. The pulse (d) in the figure is a pulse that provides the start timing of A/D conversion, and is also used as a timing pulse for operating a stack pointer 108, which will be described later. In the same figure, the output of the A/D converter 101 is stored in the memory 105.
These pulses are all generated by the timing generation circuit 104.

スタツクポインタ１０８は信号線１０３で与え
られるクロツクパルス（第１０図エ）によつて順
次（０，２，１）とカウントするように構成され
ている。この様子を第１０図ホに示す。 The stack pointer 108 is configured to sequentially count (0, 2, 1) in response to a clock pulse (FIG. 10D) applied through the signal line 103. This situation is shown in FIG.

アドレスカウンタ１０９はタイミング発生回路
１０４の出力信号線１１３の信号（第１０図ケ）
に同期して動作し、３つカウントする毎に、スタ
ツクポインタ１０８の値をロードするので、その
カウントは（０，１，２，２，０，１，１，２，
０，…）となる。この様子を第１０図カに示す。
またメモリ１０５において、ウに示す書込みの行
われる時点t₀′，t₁′，t₂′……のデータは直接出力
信号線１０６に現われるものとし、初期状態では
全てゼロが書込まているものとすると、パイプラ
イン型乗算器１０７の被乗数を与える信号線１０
６には、第１０図ケのT₀，T₁，T₂，各タイミン
グで（１／４，０，０）が、次のT₃，T₄，T₅のタ イミングで（１，１／４，０）が順次出力される。 The address counter 109 receives a signal from the output signal line 113 of the timing generation circuit 104 (see FIG. 10).
It operates in synchronization with the stack pointer 108 and loads the value of the stack pointer 108 every time it counts three, so the count is (0, 1, 2, 2, 0, 1, 1, 2,
0,...). This situation is shown in Figure 10F.
In addition, in the memory 105, data at times _t0 ', _t1 ', _t2 ', . Then, the signal line 10 that provides the multiplicand of the pipeline multiplier 107
6, (1/4, ₀ , ₀ ) at each timing _of T ₀ , T ₁ , T ₂ in FIG. 4, 0) are output sequentially.

一方係数メモリ１１０はアドレスカウンタ１１４
で示されるアドレスの内容がよみ出され、アドレ
スカウンタ１１４はアドレスカウンタ１０９と同
様にタイミング発生回路１０４の出力信号線１１
３のタイミングで動作する。またアドレスカウン
タ１１４は（０，１，２）の３つの値を順次カウ
ントする。今仮に係数メモリの内容が（−１／４， １，−１／２）であつたとするとケのT₀，Ｔ，T₂の タイミングで順次この値が読み出される。従つて
パイプライン型乗算器１０７の乗数入力１１１に
はこの順序に従つて係数が入力される。この様子
を第１０図キに示す。On the other hand, the coefficient memory 110 is an address counter 114.
The contents of the address indicated by are read out, and the address counter 114, like the address counter 109,
It works at timing 3. Further, the address counter 114 sequentially counts three values (0, 1, 2). Assuming that the contents of the coefficient memory are (-1/4, 1, -1/2), these values are sequentially read out at timings _T0 , T, and _T2 . Therefore, coefficients are input to the multiplier input 111 of the pipeline multiplier 107 in this order. This situation is shown in Figure 10G.

信号線１０６並びに１１１に現われた乗数並び
に被乗数は信号線１１５のクで示されるタイミン
グによつてパイプライン型乗算器１０７に入力さ
れ順次シフトされてゆく。パイプライン型乗算器
１０７の段数が４であれば、T₀′で入力されたデ
ータの演算結果は３クロツクタイミング遅れた
T₃′で入力信号線１１６に現われる。従つてこの
演算結果をクのタイミングで加算器１１８にとり
込み、エのタイミングでその値を出力線１１９，
１２０に出力すると共に、アキユームレータの値
をリセツトし、次の３サンプル分の乗算結果を順
次とり込むことによつて サンプルタイムt₂で h_-2＝１／４×（−１／４）＋０×１＋０×１／２＝−
１／16 t₃で h_-1＝１×（−１／４）＋１／４×１＋０×（−１／２
）＝０ 以下同様にh₀＝１，h₁，＝０，h₂＝−１／４ を得る。 The multipliers and multiplicands appearing on signal lines 106 and 111 are inputted to pipeline multiplier 107 and sequentially shifted at the timing indicated by the mark on signal line 115. If the number of stages of the pipeline multiplier 107 is 4, the operation result of the data input at T ₀ ' will be delayed by 3 clock timings.
Appears on input signal line 116 at T ₃ '. Therefore, the result of this calculation is taken into the adder 118 at the timing (h), and the value is sent to the output line 119, at the timing (d).
120, reset the value of the accumulator, and sequentially take in the multiplication results for the next three samples. At sample time _t2 , h _-2 = 1/4 x (-1/4) +0×1+0×1/2=-
At 1/16 t ₃ , h _-1 = 1 x (-1/4) + 1/4 x 1 + 0 x (-1/2
) = 0 Similarly, h ₀ =1, h ₁ , =0, h ₂ =-1/4 are obtained.

すなわち受信信号系列 （c_-1，c₀，c₁）＝（−１／４，１，１／２）なる信
号 を、本発明になる等化器に入力することによりそ
の出力信号系列として （h_-2，h_-1，h₀，h₁，h₂） ＝（−１／16，０，１，０，−１／４） を得る。この出力信号系列は、入力信号系列に比
べるとh₀の前後のサンプルの影響が軽減されてい
ることが解る。すなわち符号間干渉が軽減されて
いることが解る。 That is, by inputting the received signal sequence (c _-1 , c ₀ , c ₁ ) = (-1/4, 1, 1/2) to the equalizer of the present invention, the output signal sequence is ( h _-2 , h _-1 , h ₀ , h ₁ , h ₂ ) = (-1/16, 0, 1, 0, - 1/4) is obtained. It can be seen that in this output signal series, the influence of samples before and after h ₀ is reduced compared to the input signal series. In other words, it can be seen that intersymbol interference is reduced.

以上述べたように、パイプライン型乗算器を用
いた本発明の等化器が伝送歪を軽減する動作をす
ることが明らかである。このパイプライン型乗算
器は前述のように、ひとつの乗算に要する時間は
比較的長いものであるが、複数個の乗算を同時に
連続的に行うことが可能であり、比較的遅い例え
ばMOSICにより集積化が実現でき、結果的には
高速の演算が行えることになる。以上のように本
発明は高速の演算が可能な構成をもち、かつ高集
積化が可能で消費電力も少なくできる工業的に有
利な等化器を提供するものである。 As described above, it is clear that the equalizer of the present invention using a pipelined multiplier operates to reduce transmission distortion. As mentioned above, this pipeline multiplier takes a relatively long time to perform one multiplication, but it is possible to perform multiple multiplications simultaneously and continuously, and is relatively slow. can be realized, and as a result, high-speed calculations can be performed. As described above, the present invention provides an industrially advantageous equalizer that has a configuration capable of high-speed calculation, can be highly integrated, and has low power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はタツプ付遅延線を用いた等化器の構成
図、第２図は全デイジタル式の等化器の原理を示
す構成図、第３図は乗算器を１つ用いた等化器の
原理を示す構成図、第４図はフルアダーを説明す
る構成図、第５図はハーフアダーを説明する構成
図、第６図はパイプライン型乗算器の構成図、第
７図はパイプライン型乗算器の動作を説明する
図、第８図は本発明の等化器の一実施例を示すブ
ロツク図、第９図は等化器の原理を説明するため
の波形図、第１０図は本実施例の等化器を説明す
るための要部波形図である。 １０１…Ａ／Ｄ変換器、１０４…タイミング発
生回路、１０５…メモリ、１０７…パイプライン
型乗算器、１０８…スタツクポインタ、１０９…
アドレスカウンタ、１１０…係数メモリ、１１４
…アドレスカウンタ、１１８…加算器、１２１…
アツプカウンタ。 Fig. 1 is a block diagram of an equalizer using a tapped delay line, Fig. 2 is a block diagram showing the principle of an all-digital equalizer, and Fig. 3 is a block diagram of an equalizer using one multiplier. Fig. 4 is a block diagram showing the principle of full adder, Fig. 5 is a block diagram explaining half adder, Fig. 6 is a block diagram of pipeline multiplier, and Fig. 7 is pipeline multiplier. 8 is a block diagram showing an embodiment of the equalizer of the present invention, FIG. 9 is a waveform diagram explaining the principle of the equalizer, and FIG. 10 is a diagram showing the embodiment of the equalizer. FIG. 3 is a main part waveform diagram for explaining an example equalizer. 101...A/D converter, 104...timing generation circuit, 105...memory, 107...pipeline multiplier, 108...stack pointer, 109...
Address counter, 110...Coefficient memory, 114
...Address counter, 118...Adder, 121...
up counter.

Claims (1)

【特許請求の範囲】[Claims] １ 等化すべきアナログ受信信号をデイジタル信
号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器
の出力をたくわえる第１のメモリーと、前記第１
のメモリーにたくわえられた受信信号の各サンプ
ルに乗ずるフイルタ係数をたくわえる第２のメモ
リーと、前記第１のメモリーからとり出した受信
信号サンプルに対し、前記第２のメモリにたくわ
えられているフイルタ係数を順次、乗じるパイプ
ライン型乗算器と、前記第１のメモリに対し、書
込み、読み出しのアドレスを与える第１のアドレ
スカウンタと、第２のメモリーに対し同様のアド
レスを与える第２のアドレスカウンタと、前記第
１のアドレスカウンタと逆のカウントを行うスタ
ツクポインタと、前記パイプライン型乗算器の出
力を順次累算するアキユームレータと、前記アキ
ユームレータからの桁上りあるいは桁下りをカウ
ントするアツプダウンカウンタとを有し、前記第
１のアドレスカウンタがカウントを終了する毎に
前記スタツクポインタからの値をロードすること
によつて前記第１のメモリーに対し次の読み出し
番地を与える構成を備えたことを特徴とする等化
器。1 an A/D converter that converts an analog received signal to be equalized into a digital signal; a first memory that stores the output of the A/D converter;
a second memory storing filter coefficients to be multiplied by each sample of the received signal stored in the memory; and a filter coefficient stored in the second memory for each received signal sample taken out from the first memory. a first address counter that provides write and read addresses to the first memory; and a second address counter that provides a similar address to the second memory. , a stack pointer that counts inversely to the first address counter, an accumulator that sequentially accumulates the output of the pipeline multiplier, and a count of carry or carry from the accumulator. an up-down counter, and each time the first address counter finishes counting, it loads the value from the stack pointer to give the next read address to the first memory. An equalizer characterized by: