JPS6342968B2 - - Google Patents
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- JPS6342968B2 JPS6342968B2 JP56063792A JP6379281A JPS6342968B2 JP S6342968 B2 JPS6342968 B2 JP S6342968B2 JP 56063792 A JP56063792 A JP 56063792A JP 6379281 A JP6379281 A JP 6379281A JP S6342968 B2 JPS6342968 B2 JP S6342968B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は音声電話回線等の低速度伝送回線を通
して信号を伝送するための変復調装置に用いる等
化器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an equalizer used in a modulation/demodulation device for transmitting signals through a low-speed transmission line such as a voice telephone line.
音声電話回線を利用してデータ伝送を行なう場
合、一般に4800bit/sあるいは9600bit/sとい
つた伝送速度を持つ変復調装置が用いられるが、
第1の電話回線は、ある一定の周波数特性を持つ
ため伝送データが振幅歪や位相歪を受け、受信側
で正しいデータを復調できない場合が発生する。
これらの振幅歪や位相歪は、受信側で、ある特定
の振幅・位相特性を持つフイルタを通すことによ
つて除去できることが一般に知られている。この
ようにフイルタによる振幅・位相特性の補償を一
般に等化とよび、これに用いられるフイルタを等
化器と呼んでいる。 When transmitting data using a voice telephone line, a modem with a transmission speed of 4800 bit/s or 9600 bit/s is generally used.
Since the first telephone line has certain frequency characteristics, the transmitted data is subjected to amplitude distortion and phase distortion, and there are cases where correct data cannot be demodulated on the receiving side.
It is generally known that these amplitude distortions and phase distortions can be removed by passing the signal through a filter having specific amplitude and phase characteristics on the receiving side. Compensation of amplitude and phase characteristics by a filter in this way is generally called equalization, and the filter used for this is called an equalizer.
等化器の構成は従来から種々の方式が考案され
ているが最も一般的なものとしては第1図に示す
ものがある。この等化器はタツプ付遅延線と重み
付き加算器を用い、アナログ演算によつて等化を
行うものである。今データを伝送しようとする電
話回線の伝達関数がG(W)であつたとすると、伝送
データはこのG(W)によつて振幅ならびに位相歪を
もうける。もしここで受信されたデータを、G(W)
の逆特性、すなわち1/G(W)なる特性を有するフイ
ルタに通してやると、伝送路でうけた歪は補償さ
れることになる。第1図に示すフイルタは、この
1/G(W)なる特性を有するフイルタを構成しようと
するものである。 Various types of equalizer configurations have been devised in the past, but the most common one is shown in FIG. This equalizer uses a tapped delay line and a weighted adder, and performs equalization by analog calculation. Assuming that the transfer function of the telephone line through which data is to be transmitted is G (W) , the transmitted data has amplitude and phase distortion due to G (W) . If the data received here is G (W)
If the signal is passed through a filter having the inverse characteristic of 1/G (W) , the distortion received in the transmission path will be compensated. The filter shown in FIG. 1 is intended to constitute a filter having this characteristic of 1/G (W) .
第1図に示す等化器は各タツプ間の時間遅れが
Tであるような、2n+1本のタツプを有するタ
ツプ付アナログ遅延線1とそのタツプの各々に対
してフイルタ係数ci(i=0,±1,……±n)を
乗ずる2n+1個のアナログ乗算器2、さらにこ
の出力をすべて加え合せる加算器3より成る。今
この等化器に入力信号系列xi(i=0,±1,±2,
…)が加えられたとすると、加算器3の出力信号
線4の出力Ekは
Ek=o
〓i=-n
cixk-i……(1)となる。 The equalizer shown in FIG. 1 includes a tapped analog delay line 1 having 2n+1 taps such that the time delay between each tap is T, and a filter coefficient c i (i=0 , ±1, . . . ±n), and an adder 3 that adds all the outputs. Now input signal sequence x i (i=0, ±1, ±2,
) is added, the output E k of the output signal line 4 of the adder 3 is
E k = o 〓 i=-n c i x ki ...(1).
式(1)は入力信号xiとフイルタ係数ciの有限たた
み込みにほかならない。従つてフイルタの係数ci
を前述の1/G(W)なる特性を有するフイルタのイン
パルスレスポンスに一致するように選ぶことによ
り第1図の等化器は1/G(W)なる特性を有するフイ
ルタとなることが一般に知られている。 Equation (1) is nothing but a finite convolution of the input signal x i and the filter coefficient c i . Therefore, the filter coefficients c i
It is generally known that the equalizer in Fig. 1 becomes a filter with a characteristic of 1/G (W) by selecting it so as to match the impulse response of a filter with a characteristic of 1/G (W) . It is being
第2図は前記第1図なる等化器の演算をすべて
デイジタル的に行なうことにより、アナログ回路
のもつ温度特性や精度の悪さを改善しようとする
ものである。すなわち、入力信号線6から入力さ
れる受信データはA/D変換器7によりデイジタ
ル信号に変換され、2n+1段より成るシフトレ
ジスタ8に入る。9はフイルタの係数を与える係
数発生器である。10は、この係数と所定の受信
データの間で乗算器である。乗算器の出力は、1
1なる加算器によつて総和がとられ、出力信号線
12に出力される。第2図に示す等化器の原理は
第1図のものと同じである。 FIG. 2 is an attempt to improve the temperature characteristics and poor accuracy of the analog circuit by performing all the calculations of the equalizer shown in FIG. 1 digitally. That is, the received data inputted from the input signal line 6 is converted into a digital signal by the A/D converter 7, and inputted to the shift register 8 consisting of 2n+1 stages. 9 is a coefficient generator that provides filter coefficients. 10 is a multiplier between this coefficient and predetermined received data. The output of the multiplier is 1
The sum is taken by the adder 1 and output to the output signal line 12. The principle of the equalizer shown in FIG. 2 is the same as that of FIG.
この第2図に示す等化器は精度、安定性などの
面で、第1図のアナログ式の等化器より優れてい
る。しかし一般にデイジタル乗算器は高価であり
消費電力も大きいので、これを多数用いることは
効率的でない。 The equalizer shown in FIG. 2 is superior to the analog equalizer shown in FIG. 1 in terms of accuracy and stability. However, digital multipliers are generally expensive and consume a lot of power, so it is not efficient to use a large number of them.
これに対し、1個の高速乗算器を時分割的に用
い、これに係数並びにデータを順次与え、その和
をアキユームレートしていく等価方法を第3図に
示す。しかしこの方法では、データの1サンプル
タイミングの間に2n+1回の乗算を行わなくて
はならないのできわめて高速の乗算器を必要とす
る。しかも高速の乗算器IC化する場合、バイポ
ーラ型のICを用いる必要があるが、バイポーラ
ICは集積度が低く、消費電力が大きい欠点を持
つている。本発明は、この乗算器としてパイプラ
イン型乗算器を用いて比較的低速の乗算をパイプ
ライン方式とよばれる処理方式で行なわせること
により、MOSICで構成するのに適した等化器を
提供することを目的とする。 On the other hand, an equivalent method is shown in FIG. 3 in which one high-speed multiplier is used in a time-sharing manner, coefficients and data are sequentially given to it, and the sum is accumulated. However, this method requires an extremely high-speed multiplier because 2n+1 multiplications must be performed during one data sample timing. Moreover, when creating a high-speed multiplier IC, it is necessary to use a bipolar type IC, but bipolar
ICs have the disadvantage of low integration and high power consumption. The present invention uses a pipeline multiplier as the multiplier to perform relatively low-speed multiplication in a processing method called a pipeline method, thereby providing an equalizer suitable for being configured with a MOSIC. The purpose is to
まず本発明に用いるパイプライン型乗算器の動
作について説明する。被乗数を3桁の(x2,x1,
x0)乗数を3桁の(y2,y1,y0)としx2並びにy2
をMSBとする3桁の乗算を考えてみる。この計
算を筆算で行なう場合、次式で示される演算を行
うことになる。 First, the operation of the pipeline multiplier used in the present invention will be explained. Express the multiplicand as a three-digit number (x 2 , x 1 ,
x 0 ) Set the multiplier to 3 digits (y 2 , y 1 , y 0 ) and x 2 and y 2
Consider a 3-digit multiplication with MSB as the MSB. When this calculation is performed by hand, the calculation shown in the following equation is performed.
すなわちこの時の積を(p5,p4,p3,p2,p1,
p0)とすると、積の各桁piは、すべてのxlyn(l
+m=i)の和に、前段pi-1から桁上りci-1を加
えたものに他ならない。すなわち
pi=
〓l+m=i
xlyn+ci-1 ……(3)
で与えられる。ここでxlynを部分積と呼び、
AND回路で構成できる。 In other words, the product at this time is (p 5 , p 4 , p 3 , p 2 , p 1 ,
p 0 ), then each digit p i of the product is equal to all x l y n (l
+m=i) plus the carry c i-1 from the previous stage p i-1 . That is, it is given by p i = 〓 l+m=i x l y n +c i-1 ……(3). Here x l y n is called partial product,
Can be configured with an AND circuit.
n×n桁の乗算は、各桁に対応するすべての部
分積を求めるn2個のAND回路と、これらの部分
積を加え合せる加算回路により実現できる。 Multiplication of n×n digits can be realized using n 2 AND circuits that obtain all partial products corresponding to each digit, and an adder circuit that adds these partial products.
上記加算回路は基本的には各々1ビツトの被加
数・加数並びに前段からの桁上りを加え合せるフ
ルアダーあるいは桁上りの加算を含まないハーフ
アーダーを適当に組合せることによつて実現でき
るが、部分積の和を求めるための複数ビツトの加
算を前記ハーフアダー、又はフルアダーを直列に
接続し、連続したクロツクタイミングで順送り式
に加算を行つてゆくのがパイプライン型の乗算器
である。この乗算器の特徴は、例えば直列に接続
したk段のアダーによつて加算が行われるとする
と、部分積が順送り式にk個のアダーを通過する
のにk個のクロツクタイミングを要するが、例え
ば3段目のアダーが働いている時その他のアダー
は使用していないので別の演算を行わせることが
できる。すなわち乗算器の入力に1クロツクタイ
ミング毎に順次、乗数,被乗数を入力してやれ
ば、その積がkクロツクタイミングの後に順次出
力として現われるので、パイプライン乗算器はみ
かけ上k個の乗算を同時に行つているようにな
る。 The above adder circuit can basically be realized by appropriately combining a full adder that adds together a 1-bit summand, an addend, and a carry from the previous stage, or a half adder that does not include addition of carries. A pipeline type multiplier is one in which the half adders or full adders are connected in series and the additions are performed in a sequential manner at consecutive clock timings to add a plurality of bits to obtain the sum of partial products. The feature of this multiplier is that, for example, if addition is performed by k stages of adders connected in series, k clock timings are required for the partial products to pass through the k adders in a sequential manner. For example, when the third-stage adder is working, other adders are not in use, so other calculations can be performed. In other words, if a multiplier and a multiplicand are input to the input of a multiplier sequentially at every clock timing, the product will appear as an output sequentially after k clock timings, so the pipeline multiplier apparently performs k multiplications at the same time. It becomes like going.
前述の3桁×3桁の乗算の場合のパイプライン
型乗算器の例を第6図に示す。第6図中丸印は1
クロツク分のデイレイを与えるフリツプフロツプ
であり、HAなる記号はハーフアダーを、FAな
る記号はフルアダーを各々示す。ここで第4図に
フルアダーFAを、第5図にハーフアダーHAの
一段分を抜き出して説明しておく。 FIG. 6 shows an example of a pipeline type multiplier for the aforementioned 3-digit x 3-digit multiplication. The circle mark in Figure 6 is 1.
It is a flip-flop that provides a clock delay, and the symbol HA indicates a half adder, and the symbol FA indicates a full adder. Here, we will explain the full adder FA in Figure 4 and one stage of the half adder HA in Figure 5.
第4図中50はフルアダーの一段分を示し、信
号線51には加数Aを、信号線52には被加数B
を、信号53には前段からの桁上りco-1を各々入
力し、信号線55には和soを出力する。又信号線
54には次段への桁上りcoを出力する。その論理
式は各々次式で与えられる。 In FIG. 4, 50 indicates one stage of the full adder, the signal line 51 carries the addend A, and the signal line 52 carries the summand B.
and the carry c o-1 from the previous stage are input to the signal 53, and the sum s o is output to the signal line 55. Further, a carry signal c o to the next stage is outputted to the signal line 54 . The logical formulas are given by the following formulas.
so=co-1(+AB)+o(B+A) =co-1AB co=co-1(A+B)+AB ……(4) 但し印は排他的論理和を示す。 s o = c o -1 (+AB) + o (B + A) = c o -1 AB c o = c o -1 (A + B) + AB ... (4) However, the mark indicates exclusive OR.
また第5図中56はハーフアダーを示し、第4
図中の50なるフルアダーから前段の桁上り入力
(信号線53)を除いたものと等しく、信号線5
7,58は各々加数A、被加数Bの入力線、59
は和soの出力線、60は次段への桁上りcoの出力
線を示しその論理式は次式で与えられる。 In addition, 56 in Fig. 5 indicates a half adder, and the fourth
It is equivalent to the full adder 50 in the figure minus the previous stage carry input (signal line 53), and the signal line 5
7 and 58 are the input lines of addend A and summand B, respectively, 59
60 indicates the output line of the sum s o , and 60 indicates the output line of the carry-over c o to the next stage, whose logical formula is given by the following equation.
so=A+B=AB;co=A・B ……(5)
第6図のパイプライン型乗算器は、61,6
2,63,64なる4段から成り、各段は、タイ
ムデイレイ用のフリツプフロツプ、ハーフアダー
またはフルアダーの組み合せから成る。この乗算
器に3桁の2進数(x2,x1,x0)並びにy2,y1,
y0が入力された時、それに先立つてxiyj(i=0,
1,2,j=0,1,2)のあらゆる組合せの部
分積が信号線40に入力される。第6図の乗算器
は4つのクロツクタイミングを有し、まず第1ク
ロツクで部分積が第1段目61に入力される。こ
の時、x0y1+x1y0並びにx1y1+x2y0なる加算が行
われ和並びに桁上りが次段に送られる。演算をう
けない桁についてはそのままのデータが各フリツ
プフロツプの出力に現われる。以下同様にして第
2クロツクによつて第2段目62で演算が行なわ
れ、第3,第4クロツクによつて、第3段目6
3,第4段目64で演算が行われる。 s o = A + B = AB; c o = A・B ... (5) The pipeline type multiplier in Figure 6 is 61,6
It consists of four stages, 2, 63, and 64, and each stage consists of a combination of a flip-flop for time delay, a half adder, or a full adder. This multiplier receives 3-digit binary numbers (x 2 , x 1 , x 0 ) and y 2 , y 1 ,
When y 0 is input, x i y j (i=0,
1, 2, j=0, 1, 2), all combinations of partial products are input to the signal line 40. The multiplier in FIG. 6 has four clock timings, and the partial product is first input to the first stage 61 at the first clock. At this time, additions of x 0 y 1 +x 1 y 0 and x 1 y 1 +x 2 y 0 are performed, and the sum and carry are sent to the next stage. For digits that are not operated on, the data as is appears at the output of each flip-flop. Thereafter, calculations are similarly performed in the second stage 62 by the second clock, and calculations are performed in the third stage 62 by the third and fourth clocks.
3. Calculation is performed in the fourth stage 64.
今(x2,x1,x0)=(1,1,1)と(y2,y1,
y0)=(1,1,1)の積を考える。部分積xiyi
(i,j=1,1,2)は、この場合すべて1で
あり第6図中の信号線40にはすべて1が入力さ
れる。71なる出力p0には、第4クロツク入力の
後、入力x0y0の1がそのまま出力される。72な
る出力p1には、x0y1+x1y0=1+1=0がハーフ
アダー65で得られたこれが第4クロツク入力後
に出力される。一方桁上り1がフルアダー65が
送られていく。3桁目の出外p2ではx0y2+x1y1+
x2+y0=1+1+1の演算と先ほどのハーフアダ
ー65から桁上り1の和がとられ、その和0が出
力73に得られ、ハーフアダー66とフルアダー
67の桁上りがそれぞれフルアダー68と69に
送られる。 Now (x 2 , x 1 , x 0 ) = (1, 1, 1) and (y 2 , y 1 ,
Consider the product of y 0 ) = (1, 1, 1). partial product x i y i
(i, j=1, 1, 2) are all 1 in this case, and all 1s are input to the signal lines 40 in FIG. After the fourth clock input, the 1 of the input x 0 y 0 is output as is to the output p 0 of 71. 72 , x 0 y 1 +x 1 y 0 =1+1=0 obtained by the half adder 65 is output after the fourth clock input. On the other hand, a carry 1 is sent as a full adder 65. For the third digit, p 2 , x 0 y 2 + x 1 y 1 +
The calculation x 2 + y 0 = 1 + 1 + 1 and the carry 1 from the half adder 65 are summed, and the sum 0 is obtained at the output 73, and the carries from the half adder 66 and full adder 67 are sent to the full adders 68 and 69, respectively. .
以下順次同様の計算がくりかえされ、出力
(p5,p4,p3,p2,p1,p0)には結果として
(101001)が得られる。ところで前述のように、
このパイプライン型乗算器の特徴は、k段目で行
われている演算が、その時点では他のどの段にも
影響を与えず、次のクロツクが入つて来た時点で
k+1段目へ転送されるので、1クロツク毎に、
別々の乗数被乗数の部分積を信号線40に送り込
むことができる。 Similar calculations are repeated one after another, and the result (101001) is obtained as the output (p 5 , p 4 , p 3 , p 2 , p 1 , p 0 ). By the way, as mentioned above,
The feature of this pipeline type multiplier is that the operation performed in the kth stage does not affect any other stages at that point, and is transferred to the k+1st stage when the next clock arrives. Therefore, every clock
Partial products of the separate multiplier multiplicands can be fed onto signal line 40.
次にこの動作の概略を第7図に示して説明す
る。第7図中、p1〜p8はクロツクタイミングt=
T1〜T8における状態を示す。又B2〜B5は各々第
6図のパイプライン型乗算器の第4,3,2,1
段目の出力を示し、B1は信号線40に入力され
る部分積を示す。 Next, the outline of this operation will be explained with reference to FIG. In Fig. 7, p1 to p8 are clock timing t=
The state at T 1 to T 8 is shown. Also, B 2 to B 5 are the 4th, 3rd, 2nd, and 1st, respectively, of the pipeline type multiplier in FIG.
The output of the third stage is shown, and B 1 shows the partial product input to the signal line 40.
いま、3ビツトより成るデータ列X0,X1,
X2,X3と、同じく3ビツトより成る係数列C0,
C1,C2,C3の部分積が順次信号線40に入力さ
れるとする。先ず第1クロツクタイミングT1に
おいてC0とX0の部分積が信号線に現われ次のク
ロツクタイミングT2において第1段目の処理が
行われ、第1段目の出力にその処理結果が現われ
る。この時部分積入力B1には次のC1,X1の部分
積が現われている。次のクロツクタイミングT3
でC0X0は第3段目B3へ、C1X1は第1段目B2へ送
られ、入力には次C2X2が現われる。以下順次同
一の動作がくり返され、クロツクタイミングT5
で、C0X0の演算の結果が第4段目の出力B5に現
われる。以下クロツクタに従つて順次C1X1,
C2X2,C3X3が出力段B5に現われる。乗算は第4
段目B5に出力が現われたとき初めて完全な答が
得られるが、3段目,2段目,1段目では各々相
次ぐ演算が行われている。 Now, data strings consisting of 3 bits X 0 , X 1 ,
X 2 , X 3 , and a coefficient sequence C 0 also composed of 3 bits,
Assume that the partial products of C 1 , C 2 , and C 3 are sequentially input to the signal line 40 . First, at the first clock timing T1 , the partial product of C0 and X0 appears on the signal line, and at the next clock timing T2 , the first stage processing is performed, and the processing result is output at the first stage. appears. At this time, the next partial product of C 1 and X 1 appears in the partial product input B 1 . Next clock timing T 3
Then, C 0 X 0 is sent to the third stage B 3 , C 1 X 1 is sent to the first stage B 2 , and the next C 2 The same operation is repeated sequentially, and the clock timing T 5
Then, the result of the operation of C 0 X 0 appears at the output B 5 of the fourth stage. Below, C 1 X 1 ,
C 2 X 2 and C 3 X 3 appear at the output stage B5 . Multiplication is the fourth
A complete answer is obtained only when the output appears in stage B5 , but successive calculations are performed in the third, second, and first stages.
第8図は本発明による等化器の一実施例を示す
ブロツク図である。第8図におい等化されるべき
伝送信号は100なる信号線から101なるA/
D変換器に入り、ここでアナログ信号からデイジ
タル信号に変換され、メモリ105にいつたんた
くわえられた後信号線106を経てパイプライン
型乗算器107に送られる。パイプライン型乗算
器107の動作については前述した通りである。
パイプライン型乗算器107、デイジタル化され
た入力信号と、110なる係数メモリにたくわえ
られている係数との間で乗算を行なう。114は
係数メモリ110の読出しアドレスを決めるアド
レスカウンタである。パイプライン型乗算器10
7の乗算結果は、出力信号線116からとり出さ
れ118なる加算器の一方に加えられる。加算器
118の出力はこの加算器118自身の他方の入
力にフイードバツクされており、全体としてアキ
ユームレータとして動作する。121はアツプダ
ウンカウンタであり、加算器118からの、桁上
りでアツプカウントし桁上りでダウンカウントす
る。従つてアツプダウンカウンタ121は加算器
118の上位ビツトをたくわえるアキユームレー
タとして動作する。アアツプダウンカウンタの出
力信号線120並びに加算器118の出力信号線
119には、以上の動作により結果として、等化
された後のデータがとり出される。なお104は
タイミング発生回路で回路全体のタイミングを与
える。 FIG. 8 is a block diagram showing one embodiment of an equalizer according to the present invention. In Fig. 8, the transmission signal to be equalized is A/101 from the signal line 100.
The signal enters a D converter, where it is converted from an analog signal to a digital signal, stored in a memory 105, and then sent to a pipeline multiplier 107 via a signal line 106. The operation of pipeline multiplier 107 is as described above.
A pipeline multiplier 107 performs multiplication between the digitized input signal and coefficients stored in a coefficient memory 110. 114 is an address counter that determines the read address of the coefficient memory 110. Pipeline multiplier 10
The multiplication result of 7 is taken out from the output signal line 116 and added to one of the adders 118. The output of adder 118 is fed back to the other input of adder 118 itself, and the adder 118 as a whole operates as an accumulator. 121 is an up/down counter which counts up when there is a carry from the adder 118 and counts down when there is a carry from the adder 118. Therefore, up-down counter 121 operates as an accumulator that stores the upper bits of adder 118. As a result of the above operations, equalized data is output to the output signal line 120 of the up-down counter and the output signal line 119 of the adder 118. Note that 104 is a timing generation circuit that provides timing for the entire circuit.
冒頭の説明でふれた様に、入力データxi(0,±
1,±2……)フイルタの係数をcj(j=0,±1,
±2,……±n)とするとサンプル時点t=kTに
おける等化器の出力hkは、
hk=o
〓i=-n
cixk-j ……(6)
で与えられる。nの値としては一般に3〜30程度
が選ばれる。今仮に前記n=1の場合を例にとる
と
hk′=1
〓i=-1
cixk-j=c-1xk+1c0xk+c1xk-1
……(7)
と表現できる。第8図において、係数c-1,c0,
c1は係数メモリ110にストアされており、タイ
ミング発生回路104からのパルスによりアドレ
スカウンタ114を動作させることによつて順次
とり出すことができる。A/D変換器102の出
力には、入力データ係列…x-1x0x1…が得られ、
パイプライン型乗算器107の2つの入力106
と111には順次(c-1,xk+1),(c0,xk),(c1,
xk-1)が与えられる。パイプライン型乗算器は1
07は固有のタイムデイレイの後、出力信号線1
16にはc-1×xk+1,c0×xk,c1xk-1が得られ、こ
れらの出力は加算器118で順次アキユームレー
トされていく。このとき加算器118に桁上りや
桁下りが発生した時にはアツプダウンカウンタ1
21でこれをカウントするので、信号線119並
びに120に式(7)で示される出力が得られる。 As mentioned in the introduction, the input data x i (0, ±
1, ±2...) filter coefficient c j (j=0, ±1,
±2, ...±n), the output h k of the equalizer at the sampling time t=k T is given by h k = o 〓 i=-n c i x kj ... (6). Generally, a value of about 3 to 30 is selected as the value of n. Now, taking the above case of n=1 as an example, h k ′= 1 〓 i=-1 c i x kj =c -1 x k+1 c 0 x k +c 1 x k-1 ……(7) It can be expressed as In Figure 8, the coefficients c -1 , c 0 ,
c 1 is stored in the coefficient memory 110 and can be sequentially taken out by operating the address counter 114 with a pulse from the timing generation circuit 104. The input data coefficient...x -1 x 0 x 1 ... is obtained at the output of the A/D converter 102,
Two inputs 106 of pipelined multiplier 107
and 111 are sequentially (c -1 , x k+1 ), (c 0 , x k ), (c 1 ,
x k-1 ) is given. The pipeline type multiplier is 1
07 is the output signal line 1 after the inherent time delay.
16, c −1 ×x k+1 , c 0 ×x k , and c 1 × k−1 are obtained, and these outputs are sequentially accumulated in an adder 118 . At this time, when a carry or a carry down occurs in the adder 118, the up/down counter 1
Since this is counted at 21, the output shown by equation (7) is obtained on signal lines 119 and 120.
次に本発明なる等化器の一実施例により伝送波
形の歪を軽減する動作を第9図の波形を例にとつ
て説明する。今送信側において第9図aのような
方形波を同図bなるタイミングで伝送したとす
る。このデータを帯域制限のみを受けた歪の無い
伝送路を通して受信側に伝送した時、受信波形は
同図cのように同図bに示す各サンプル点におい
て最小値(信号0)あるいは最大値(信号1)を
とる。従つて各サンプル点でデータをとり出すと
原データは正しく復元できる。 Next, the operation of reducing the distortion of the transmitted waveform by an embodiment of the equalizer according to the present invention will be described using the waveform of FIG. 9 as an example. Assume that the transmitting side transmits a square wave as shown in FIG. 9a at a timing shown in FIG. 9b. When this data is transmitted to the receiving side through a distortion-free transmission line that is only band-limited, the received waveform will have a minimum value (signal 0) or a maximum value (signal 0) at each sample point shown in figure b, as shown in figure c. Take signal 1). Therefore, by extracting data at each sample point, the original data can be correctly restored.
一方伝送路の歪に有る場合、伝送波形は特に伝
送路の群遅延歪の影響を受け第9図dに示すよう
な波形歪をうける。この場合同図bに示すサンプ
ル点でデータをとり出してもその値は必ずしも最
大値あるいは最小値をとらず、中途半端な値とな
り、これがデータ復元時のビツト誤りの原因とな
る。 On the other hand, if there is distortion in the transmission line, the transmitted waveform is particularly affected by the group delay distortion of the transmission line and suffers waveform distortion as shown in FIG. 9d. In this case, even if data is extracted at the sample point shown in FIG. 6B, the value will not necessarily be the maximum or minimum value, but will be a halfway value, which will cause a bit error when restoring the data.
今第9図の一点鎖線Kの部分について歪を軽減
する過程を説明する。第9図においてcに示すよ
うにデータが無歪で受信された時、同図bに示す
サンプル点(t-1,t0,t1)における受信データの
値が(0,1,0)であつたとする。さらに受信
信号に歪が有つた場合(同図d)受信データの値
が(x-1,x0,x1)=(1/4,1,1/2)であつた
と
す。なお1/4,1/2なる成分は伝送歪によつて生じ
た符号間干渉とよばれるものである。 The process of reducing distortion with respect to the portion indicated by the dashed-dotted line K in FIG. 9 will now be described. When data is received without distortion as shown in c in Fig. 9, the value of the received data at the sample point (t -1 , t 0 , t 1 ) shown in b in Fig. 9 is (0, 1, 0). Suppose it was. Furthermore, when there is distortion in the received signal (d in the same figure), assume that the value of the received data is (x -1 , x 0 , x 1 )=(1/4, 1, 1/2). Note that the 1/4 and 1/2 components are called intersymbol interference caused by transmission distortion.
ここで第2図に示す等化器において、乗ずべき
係数が3つであるような、すなわち3段の場合を
考えてみる。この時フイルタの出力Ekは前述の
(1)式より
Ek=o
〓i=-n
cixk-i=1
〓i=-1
cixk-i ……(1′)
で与えられる。このときフイルタ係数を(c-1,
c0,c1)=(−1/4,1,1/2)に選んだとすると
等
化器の時刻k(k=−2〜2)における出力E2〜
E2は、
E-2=c-1x-1+c0x-2+c1x-3=−1/16
但し(x-1〜x1)の区間以外の受信データは0
と仮定する。同様の計算により
E-1=0,E0=1,E1=0,E2=−1/4
すなわち等化器の出力には(−1/16,0,1,
0,−1/4)なる出力が現われる。この出力では隣
接する符号間干渉成分がとりのぞかれていること
が解る。 Let us now consider a case where the equalizer shown in FIG. 2 has three power coefficients, that is, three stages. At this time, the output E k of the filter is
From equation (1), E k = o 〓 i=-n c i x ki = 1 〓 i=-1 c i x ki ……(1′). At this time, the filter coefficient is (c -1 ,
If c 0 , c 1 ) = (-1/4, 1, 1/2), the output E 2 of the equalizer at time k (k = -2 to 2) is
E 2 is E -2 = c -1 x -1 + c 0 x -2 + c 1 x -3 = -1/16 However, the received data outside the interval (x -1 to x 1 ) is 0.
Assume that By similar calculation, E -1 = 0, E 0 = 1, E 1 = 0, E 2 = -1/4, that is, the output of the equalizer is (-1/16, 0, 1, 0, -1/ 4) The following output appears. It can be seen that in this output, adjacent intersymbol interference components are removed.
次に第8図に示したブロツク図並びに第10図
に示すタイミング図によつて本発明になる等化器
が前記(1′)式の演算を行つて伝送歪を軽減する
動作を説明する。第10図アには前述の第9図d
に示すところの歪を受けた受信データのうちKの
部分を拡大して示した。 Next, with reference to the block diagram shown in FIG. 8 and the timing chart shown in FIG. 10, the operation of the equalizer according to the present invention to reduce transmission distortion by calculating the above equation (1') will be explained. Figure 10a shows the above-mentioned figure 9d.
The part K of the distorted received data shown in Figure 1 is enlarged.
歪を受けた受信信号は第8図中100なる入力
信号線よりA/D変換器101に入力し、順次デ
イジタル信号に変換されメモリ105に書き込ま
れる。 The distorted received signal is input to the A/D converter 101 through an input signal line 100 in FIG.
A/D変換器101の出力信号線102に現わ
れる出力のタイミングを第10図イに示す。同図
エはA/D変換の起動タイミングを与えるパルス
であり後に述べるスタツクポインタ108を動作
させるタイミングパルスとしても用いている。同
図ウはA/D変換器101の出力をメモリ105
に書き込むためのパルスであり、これらのパルス
はいずれもタイミング発生回路104で発生され
たものである。 The timing of the output appearing on the output signal line 102 of the A/D converter 101 is shown in FIG. 10A. The pulse (d) in the figure is a pulse that provides the start timing of A/D conversion, and is also used as a timing pulse for operating a stack pointer 108, which will be described later. In the same figure, the output of the A/D converter 101 is stored in the memory 105.
These pulses are all generated by the timing generation circuit 104.
スタツクポインタ108は信号線103で与え
られるクロツクパルス(第10図エ)によつて順
次(0,2,1)とカウントするように構成され
ている。この様子を第10図ホに示す。 The stack pointer 108 is configured to sequentially count (0, 2, 1) in response to a clock pulse (FIG. 10D) applied through the signal line 103. This situation is shown in FIG.
アドレスカウンタ109はタイミング発生回路
104の出力信号線113の信号(第10図ケ)
に同期して動作し、3つカウントする毎に、スタ
ツクポインタ108の値をロードするので、その
カウントは(0,1,2,2,0,1,1,2,
0,…)となる。この様子を第10図カに示す。
またメモリ105において、ウに示す書込みの行
われる時点t0′,t1′,t2′……のデータは直接出力
信号線106に現われるものとし、初期状態では
全てゼロが書込まているものとすると、パイプラ
イン型乗算器107の被乗数を与える信号線10
6には、第10図ケのT0,T1,T2,各タイミン
グで(1/4,0,0)が、次のT3,T4,T5のタ
イミングで(1,1/4,0)が順次出力される。 The address counter 109 receives a signal from the output signal line 113 of the timing generation circuit 104 (see FIG. 10).
It operates in synchronization with the stack pointer 108 and loads the value of the stack pointer 108 every time it counts three, so the count is (0, 1, 2, 2, 0, 1, 1, 2,
0,...). This situation is shown in Figure 10F.
In addition, in the memory 105, data at times t0 ', t1 ', t2 ', . Then, the signal line 10 that provides the multiplicand of the pipeline multiplier 107
6, (1/4, 0 , 0 ) at each timing of T 0 , T 1 , T 2 in FIG. 4, 0) are output sequentially.
一方係数メモリ110はアドレスカウンタ114
で示されるアドレスの内容がよみ出され、アドレ
スカウンタ114はアドレスカウンタ109と同
様にタイミング発生回路104の出力信号線11
3のタイミングで動作する。またアドレスカウン
タ114は(0,1,2)の3つの値を順次カウ
ントする。今仮に係数メモリの内容が(−1/4,
1,−1/2)であつたとするとケのT0,T,T2の
タイミングで順次この値が読み出される。従つて
パイプライン型乗算器107の乗数入力111に
はこの順序に従つて係数が入力される。この様子
を第10図キに示す。On the other hand, the coefficient memory 110 is an address counter 114.
The contents of the address indicated by are read out, and the address counter 114, like the address counter 109,
It works at timing 3. Further, the address counter 114 sequentially counts three values (0, 1, 2). Assuming that the contents of the coefficient memory are (-1/4, 1, -1/2), these values are sequentially read out at timings T0 , T, and T2 . Therefore, coefficients are input to the multiplier input 111 of the pipeline multiplier 107 in this order. This situation is shown in Figure 10G.
信号線106並びに111に現われた乗数並び
に被乗数は信号線115のクで示されるタイミン
グによつてパイプライン型乗算器107に入力さ
れ順次シフトされてゆく。パイプライン型乗算器
107の段数が4であれば、T0′で入力されたデ
ータの演算結果は3クロツクタイミング遅れた
T3′で入力信号線116に現われる。従つてこの
演算結果をクのタイミングで加算器118にとり
込み、エのタイミングでその値を出力線119,
120に出力すると共に、アキユームレータの値
をリセツトし、次の3サンプル分の乗算結果を順
次とり込むことによつて
サンプルタイムt2で
h-2=1/4×(−1/4)+0×1+0×1/2=−
1/16
t3で
h-1=1×(−1/4)+1/4×1+0×(−1/2
)=0
以下同様にh0=1,h1,=0,h2=−1/4
を得る。 The multipliers and multiplicands appearing on signal lines 106 and 111 are inputted to pipeline multiplier 107 and sequentially shifted at the timing indicated by the mark on signal line 115. If the number of stages of the pipeline multiplier 107 is 4, the operation result of the data input at T 0 ' will be delayed by 3 clock timings.
Appears on input signal line 116 at T 3 '. Therefore, the result of this calculation is taken into the adder 118 at the timing (h), and the value is sent to the output line 119, at the timing (d).
120, reset the value of the accumulator, and sequentially take in the multiplication results for the next three samples. At sample time t2 , h -2 = 1/4 x (-1/4) +0×1+0×1/2=-
At 1/16 t 3 , h -1 = 1 x (-1/4) + 1/4 x 1 + 0 x (-1/2
) = 0 Similarly, h 0 =1, h 1 , =0, h 2 =-1/4 are obtained.
すなわち受信信号系列
(c-1,c0,c1)=(−1/4,1,1/2)なる信
号
を、本発明になる等化器に入力することによりそ
の出力信号系列として
(h-2,h-1,h0,h1,h2)
=(−1/16,0,1,0,−1/4)
を得る。この出力信号系列は、入力信号系列に比
べるとh0の前後のサンプルの影響が軽減されてい
ることが解る。すなわち符号間干渉が軽減されて
いることが解る。 That is, by inputting the received signal sequence (c -1 , c 0 , c 1 ) = (-1/4, 1, 1/2) to the equalizer of the present invention, the output signal sequence is ( h -2 , h -1 , h 0 , h 1 , h 2 ) = (-1/16, 0, 1, 0, - 1/4) is obtained. It can be seen that in this output signal series, the influence of samples before and after h 0 is reduced compared to the input signal series. In other words, it can be seen that intersymbol interference is reduced.
以上述べたように、パイプライン型乗算器を用
いた本発明の等化器が伝送歪を軽減する動作をす
ることが明らかである。このパイプライン型乗算
器は前述のように、ひとつの乗算に要する時間は
比較的長いものであるが、複数個の乗算を同時に
連続的に行うことが可能であり、比較的遅い例え
ばMOSICにより集積化が実現でき、結果的には
高速の演算が行えることになる。以上のように本
発明は高速の演算が可能な構成をもち、かつ高集
積化が可能で消費電力も少なくできる工業的に有
利な等化器を提供するものである。 As described above, it is clear that the equalizer of the present invention using a pipelined multiplier operates to reduce transmission distortion. As mentioned above, this pipeline multiplier takes a relatively long time to perform one multiplication, but it is possible to perform multiple multiplications simultaneously and continuously, and is relatively slow. can be realized, and as a result, high-speed calculations can be performed. As described above, the present invention provides an industrially advantageous equalizer that has a configuration capable of high-speed calculation, can be highly integrated, and has low power consumption.
第1図はタツプ付遅延線を用いた等化器の構成
図、第2図は全デイジタル式の等化器の原理を示
す構成図、第3図は乗算器を1つ用いた等化器の
原理を示す構成図、第4図はフルアダーを説明す
る構成図、第5図はハーフアダーを説明する構成
図、第6図はパイプライン型乗算器の構成図、第
7図はパイプライン型乗算器の動作を説明する
図、第8図は本発明の等化器の一実施例を示すブ
ロツク図、第9図は等化器の原理を説明するため
の波形図、第10図は本実施例の等化器を説明す
るための要部波形図である。
101…A/D変換器、104…タイミング発
生回路、105…メモリ、107…パイプライン
型乗算器、108…スタツクポインタ、109…
アドレスカウンタ、110…係数メモリ、114
…アドレスカウンタ、118…加算器、121…
アツプカウンタ。
Fig. 1 is a block diagram of an equalizer using a tapped delay line, Fig. 2 is a block diagram showing the principle of an all-digital equalizer, and Fig. 3 is a block diagram of an equalizer using one multiplier. Fig. 4 is a block diagram showing the principle of full adder, Fig. 5 is a block diagram explaining half adder, Fig. 6 is a block diagram of pipeline multiplier, and Fig. 7 is pipeline multiplier. 8 is a block diagram showing an embodiment of the equalizer of the present invention, FIG. 9 is a waveform diagram explaining the principle of the equalizer, and FIG. 10 is a diagram showing the embodiment of the equalizer. FIG. 3 is a main part waveform diagram for explaining an example equalizer. 101...A/D converter, 104...timing generation circuit, 105...memory, 107...pipeline multiplier, 108...stack pointer, 109...
Address counter, 110...Coefficient memory, 114
...Address counter, 118...Adder, 121...
up counter.
Claims (1)
号に変換するA/D変換器と、前記A/D変換器
の出力をたくわえる第1のメモリーと、前記第1
のメモリーにたくわえられた受信信号の各サンプ
ルに乗ずるフイルタ係数をたくわえる第2のメモ
リーと、前記第1のメモリーからとり出した受信
信号サンプルに対し、前記第2のメモリにたくわ
えられているフイルタ係数を順次、乗じるパイプ
ライン型乗算器と、前記第1のメモリに対し、書
込み、読み出しのアドレスを与える第1のアドレ
スカウンタと、第2のメモリーに対し同様のアド
レスを与える第2のアドレスカウンタと、前記第
1のアドレスカウンタと逆のカウントを行うスタ
ツクポインタと、前記パイプライン型乗算器の出
力を順次累算するアキユームレータと、前記アキ
ユームレータからの桁上りあるいは桁下りをカウ
ントするアツプダウンカウンタとを有し、前記第
1のアドレスカウンタがカウントを終了する毎に
前記スタツクポインタからの値をロードすること
によつて前記第1のメモリーに対し次の読み出し
番地を与える構成を備えたことを特徴とする等化
器。1 an A/D converter that converts an analog received signal to be equalized into a digital signal; a first memory that stores the output of the A/D converter;
a second memory storing filter coefficients to be multiplied by each sample of the received signal stored in the memory; and a filter coefficient stored in the second memory for each received signal sample taken out from the first memory. a first address counter that provides write and read addresses to the first memory; and a second address counter that provides a similar address to the second memory. , a stack pointer that counts inversely to the first address counter, an accumulator that sequentially accumulates the output of the pipeline multiplier, and a count of carry or carry from the accumulator. an up-down counter, and each time the first address counter finishes counting, it loads the value from the stack pointer to give the next read address to the first memory. An equalizer characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56063792A JPS57178412A (en) | 1981-04-27 | 1981-04-27 | Equalizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56063792A JPS57178412A (en) | 1981-04-27 | 1981-04-27 | Equalizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57178412A JPS57178412A (en) | 1982-11-02 |
JPS6342968B2 true JPS6342968B2 (en) | 1988-08-26 |
Family
ID=13239578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56063792A Granted JPS57178412A (en) | 1981-04-27 | 1981-04-27 | Equalizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57178412A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6442623U (en) * | 1987-09-09 | 1989-03-14 |
-
1981
- 1981-04-27 JP JP56063792A patent/JPS57178412A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57178412A (en) | 1982-11-02 |
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