JPS6342524A - 論理回路ブロツク動作モ−ド設定方式 - Google Patents
論理回路ブロツク動作モ−ド設定方式Info
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- JPS6342524A JPS6342524A JP61186326A JP18632686A JPS6342524A JP S6342524 A JPS6342524 A JP S6342524A JP 61186326 A JP61186326 A JP 61186326A JP 18632686 A JP18632686 A JP 18632686A JP S6342524 A JPS6342524 A JP S6342524A
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- Japan
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- logic circuit
- parallel
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路ブロック動作モード設定方式に関し、
特に論理回路ブロックへの動作モード設定情報を直列転
送して設定する論理ブロック動作モード設定方式に関す
る。
特に論理回路ブロックへの動作モード設定情報を直列転
送して設定する論理ブロック動作モード設定方式に関す
る。
し従来の技術〕
従来、大規模集積回路（以下、Ｌ、ＳＩと記す）等の論
理回路ブロック動作モード設定方式では、ＬＳＩの入出
力端子数の制限から必要なモード数の状態を設定するだ
けの入力端子数が準備できない場合、外部に並列入力直
列出力変換回路（以下、Ｐ−８変換回路と記す）を設け
、この並列入力部に設定された動作モード設定情報を初
期設定時ＬＳ Ｉ ［１からのクロックに同期した直列
データに変換しＬＳＩへ入力するものがある。
理回路ブロック動作モード設定方式では、ＬＳＩの入出
力端子数の制限から必要なモード数の状態を設定するだ
けの入力端子数が準備できない場合、外部に並列入力直
列出力変換回路（以下、Ｐ−８変換回路と記す）を設け
、この並列入力部に設定された動作モード設定情報を初
期設定時ＬＳ Ｉ ［１からのクロックに同期した直列
データに変換しＬＳＩへ入力するものがある。
ＬＳＩ内部では、この直列情報を直列入力並列出力変換
回路（以下、Ｓ−Ｐ変換回路と記す）を用いて再度並列
データに変換することで、ＬＳＩ外部に設けたｐ−ｓ変
換回路の入力部と同じ状態を得ることができる。
回路（以下、Ｓ−Ｐ変換回路と記す）を用いて再度並列
データに変換することで、ＬＳＩ外部に設けたｐ−ｓ変
換回路の入力部と同じ状態を得ることができる。
これにより、ＬＳＩの自由度を多くとるため使用モード
数が多くなり設定すべき情報が増加した場合にも、ＬＳ
Ｉが準備しなければならない入出力端子数を極力減少さ
せることができる。
数が多くなり設定すべき情報が増加した場合にも、ＬＳ
Ｉが準備しなければならない入出力端子数を極力減少さ
せることができる。
（発明が解決しようとする問題点］
上述した従来の論理回路ブロック動作モード設定方式は
、データの設定を初期設定時にのみ行うようになってい
るので、ＬＳＩ内部でラッチレジスタに保持されている
動作モード設定情報が電源雑音等の外乱により破壊され
た場合、復旧が不可能となり再初期設定を行うまで動作
が保証されなくなるという欠点がある。
、データの設定を初期設定時にのみ行うようになってい
るので、ＬＳＩ内部でラッチレジスタに保持されている
動作モード設定情報が電源雑音等の外乱により破壊され
た場合、復旧が不可能となり再初期設定を行うまで動作
が保証されなくなるという欠点がある。
本発明の目的は、定期的に動作モード設定情報の再設定
ができる論理回路ブロック動作モード設定方式を提供す
ることにある。
ができる論理回路ブロック動作モード設定方式を提供す
ることにある。
し問題点含解決するための手段〕
本発明の論理回路ブロック動作モード設定方式は、所定
の周期を有する第１のタイミングパルスと該第１のタイ
ミングパルスのパルス間で所定の周期をもって発生する
第２のタイミングパルスとを発生するタイミングパルス
発生回路と、論理回路ブロックの外部に設けられ前記第
１のタイミングパルスに応じて並列データ入力手段から
のデータを書込み前記第２のタイミングパルスに応じて
書込んだ前記データを直列に出力する並列入力直列出力
変換回路と、前記論理回路ブロックの内部に設けられ前
記第２のタイミングパルスに応じて前記並列入力直列出
力変換回路からの前記データを書込み並列に出力する直
列入力並列出力変換回路と、前記論理回路ブロックの内
部に設けられ前記第１のタイミングパルスに応じて前記
直列入力並列出力変換回路からの並列出力を入力してそ
れ以前に保持しているデータを更新する保持回路とを含
んで構成される。
の周期を有する第１のタイミングパルスと該第１のタイ
ミングパルスのパルス間で所定の周期をもって発生する
第２のタイミングパルスとを発生するタイミングパルス
発生回路と、論理回路ブロックの外部に設けられ前記第
１のタイミングパルスに応じて並列データ入力手段から
のデータを書込み前記第２のタイミングパルスに応じて
書込んだ前記データを直列に出力する並列入力直列出力
変換回路と、前記論理回路ブロックの内部に設けられ前
記第２のタイミングパルスに応じて前記並列入力直列出
力変換回路からの前記データを書込み並列に出力する直
列入力並列出力変換回路と、前記論理回路ブロックの内
部に設けられ前記第１のタイミングパルスに応じて前記
直列入力並列出力変換回路からの並列出力を入力してそ
れ以前に保持しているデータを更新する保持回路とを含
んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、スイッチ群ｌは抵抗群２と組合さ
れ並列データ入力手段を構成しｐ−ｓ変換回路としての
シフトレジスタ３の並列入力端子Ａ、Ｂ〜Ｈに接続され
る。
れ並列データ入力手段を構成しｐ−ｓ変換回路としての
シフトレジスタ３の並列入力端子Ａ、Ｂ〜Ｈに接続され
る。
シフトレジスタ３の最終段出力端子Ｑ ｕは論理回路ブ
ロック８の内部に設けられたＳ−Ｐ変換回路としてのシ
フＩ・レジスタ４の入力端子Ｓｌに接続され、その並列
出力端子ＱＡ、Ｑｎ〜ＱＨはそれぞれ保持回路としての
ラッチレジスタ５の入力端子り。、ＤＩ〜Ｄ７に接続さ
れる。ただし、本実施例ではモード設定情報が８ビツト
横或の場合とする。
ロック８の内部に設けられたＳ−Ｐ変換回路としてのシ
フＩ・レジスタ４の入力端子Ｓｌに接続され、その並列
出力端子ＱＡ、Ｑｎ〜ＱＨはそれぞれ保持回路としての
ラッチレジスタ５の入力端子り。、ＤＩ〜Ｄ７に接続さ
れる。ただし、本実施例ではモード設定情報が８ビツト
横或の場合とする。
タイミングパルス発生回路６の第１のタイミングパルス
としてのクロックＣＬ、はラッチレジスタ５のラッチク
ロック入力端子ＣＬＫ及びシフトレジスタ３の並列デー
タロード制御入力端子ＬＤに入力され、タイミングｊ＜
ルス発生回路６の第２のタイミングパルスとしてのクロ
ックＣＬ２はシフ１〜レジスタ４のシフトクロック入力
端子ＣＬ Ｋと、インバータ７の入力端子に入力され、
インバータフの出力はシフトレジスタ３のシフ１−クロ
ック入力端子ＣＬＫに入力される。
としてのクロックＣＬ、はラッチレジスタ５のラッチク
ロック入力端子ＣＬＫ及びシフトレジスタ３の並列デー
タロード制御入力端子ＬＤに入力され、タイミングｊ＜
ルス発生回路６の第２のタイミングパルスとしてのクロ
ックＣＬ２はシフ１〜レジスタ４のシフトクロック入力
端子ＣＬ Ｋと、インバータ７の入力端子に入力され、
インバータフの出力はシフトレジスタ３のシフ１−クロ
ック入力端子ＣＬＫに入力される。
第２図は第１図の実施例の動作を説明するためのタイミ
ングパルス発生回路からのクロックのタイミング図であ
る。
ングパルス発生回路からのクロックのタイミング図であ
る。
次に、第１図の実施例の動作について第２図を参照して
説明する。
説明する。
第２図の時間し１において、タイミングパルス発生回路
６から出力されるクロックＣＬ１がシフトレジスタ３に
供給され、スイッチ群１と抵抗群２により設定されてい
る動作モード設定情報がシフトレジスタ３に並列入力さ
れる。
６から出力されるクロックＣＬ１がシフトレジスタ３に
供給され、スイッチ群１と抵抗群２により設定されてい
る動作モード設定情報がシフトレジスタ３に並列入力さ
れる。
動作モード設定情報は時間ｔ２〜Ｆ、３の間にタイミン
グパルス発生回路６から出力されるクロックＣＬ２によ
り論理回路ブロック８内のシフトレジスタ４へ直列に転
送される６時間ｔ３に動作モ−ド設定情報の転送か完了
した時、シフトレジスタ４の並列出力端子ＱＡ〜ＱＩ＋
にはシフトレジスタ３の並列入力端子Ａ〜Ｉ］に設定さ
れている動作モード設定情報と同一のデータが出力され
る９次に、時間ｔ、４において、タイミングパルス発生
回路６から出力されるクロックＣＬ、により、ラッチレ
ジスタ５の入力端子り。、Ｄｌ〜Ｄ７のレベルはシフト
レジスタ４の並列出力端子ＱＡ〜Ｑ８のレベルと同じ状
態を保持し、同時に出力端子Ｑｏ、Ｑ＋〜Ｑ７に出力さ
れる。
グパルス発生回路６から出力されるクロックＣＬ２によ
り論理回路ブロック８内のシフトレジスタ４へ直列に転
送される６時間ｔ３に動作モ−ド設定情報の転送か完了
した時、シフトレジスタ４の並列出力端子ＱＡ〜ＱＩ＋
にはシフトレジスタ３の並列入力端子Ａ〜Ｉ］に設定さ
れている動作モード設定情報と同一のデータが出力され
る９次に、時間ｔ、４において、タイミングパルス発生
回路６から出力されるクロックＣＬ、により、ラッチレ
ジスタ５の入力端子り。、Ｄｌ〜Ｄ７のレベルはシフト
レジスタ４の並列出力端子ＱＡ〜Ｑ８のレベルと同じ状
態を保持し、同時に出力端子Ｑｏ、Ｑ＋〜Ｑ７に出力さ
れる。
同時に、時間ｔ４にシフトレジスタ３はスイッチ群１と
抵抗群２で設定されている動作モード設定情報を再び並
列入力する。
抵抗群２で設定されている動作モード設定情報を再び並
列入力する。
時間ｔ５以降は上述した動作を繰返すことにより、ラッ
チレスタ５の状態は常に更新されるため、万−電源雑音
等の外乱によりラッチレジスタ５の内容が破壊された場
合でも、一定時間後口動的に動作モード設定情報が再び
設定される。
チレスタ５の状態は常に更新されるため、万−電源雑音
等の外乱によりラッチレジスタ５の内容が破壊された場
合でも、一定時間後口動的に動作モード設定情報が再び
設定される。
以上説明したように本発明の論理回路ブロック動作モー
ド設定方式は、タイミングパルス発生回路分追加して論
理回路ブロック内のラッチレジスタを定期的に再設定す
ることにより、電源雑音等の外乱に対する論理回路動作
の信頼性を向上することができるという効果がある。
ド設定方式は、タイミングパルス発生回路分追加して論
理回路ブロック内のラッチレジスタを定期的に再設定す
ることにより、電源雑音等の外乱に対する論理回路動作
の信頼性を向上することができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイミングパルス発
生回路からのクロックのタイミング図である。
図の実施例の動作を説明するためのタイミングパルス発
生回路からのクロックのタイミング図である。
Claims (1)
- 所定の周期を有する第１のタイミングパルスと該第１の
タイミングパルスのパルス間で所定の周期をもって発生
する第２のタイミングパルスとを発生するタイミングパ
ルス発生回路と、論理回路ブロックの外部に設けられ前
記第１のタイミングパルスに応じて並列データ入力手段
からのデータを書込み前記第２のタイミングパルスに応
じて書込んだ前記データを直列に出力する並列入力直列
出力変換回路と、前記論理回路ブロックの内部に設けら
れ前記第２のタイミングパルスに応じて前記並列入力直
列出力変換回路からの前記データを書込み並列に出力す
る直列入力並列出力変換回路と、前記論理回路ブロック
の内部に設けられ前記第１のタイミングパルスに応じて
前記直列入力並列出力変換回路からの並列出力を入力し
てそれ以前に保持しているデータを更新する保持回路と
を含むことを特徴とする論理回路ブロック動作モード設
定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186326A JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186326A JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6342524A true JPS6342524A (ja) | 1988-02-23 |
| JP2522254B2 JP2522254B2 (ja) | 1996-08-07 |
Family
ID=16186384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186326A Expired - Lifetime JP2522254B2 (ja) | 1986-08-08 | 1986-08-08 | 論理回路ブロック動作モ−ド設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522254B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245612A (ja) * | 1990-02-23 | 1991-11-01 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338880A (en) * | 1976-09-22 | 1978-04-10 | Iwasaki Electric Co Ltd | Operating mode program control system |
| JPS55110341A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Logic circuit |
| JPS60126739A (ja) * | 1983-12-14 | 1985-07-06 | Matsushita Electric Works Ltd | プログラマブルｉｃの誤動作防止回路 |
| JPS61109143A (ja) * | 1984-10-31 | 1986-05-27 | Toshiba Corp | 動作モ−ド設定方式 |
-
1986
- 1986-08-08 JP JP61186326A patent/JP2522254B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338880A (en) * | 1976-09-22 | 1978-04-10 | Iwasaki Electric Co Ltd | Operating mode program control system |
| JPS55110341A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Logic circuit |
| JPS60126739A (ja) * | 1983-12-14 | 1985-07-06 | Matsushita Electric Works Ltd | プログラマブルｉｃの誤動作防止回路 |
| JPS61109143A (ja) * | 1984-10-31 | 1986-05-27 | Toshiba Corp | 動作モ−ド設定方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245612A (ja) * | 1990-02-23 | 1991-11-01 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522254B2 (ja) | 1996-08-07 |
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