JPS6340361A - Complementary semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000000295 complement effect Effects 0.000 title claims description 7
- 108091006146 Channels Proteins 0.000 abstract description 24
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 11
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 9
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 7
- 239000012212 insulator Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Computer Hardware Design (AREA)
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多層ゲート電極構造を有する相補型半導体装
置に係り、特に、その相補型半導体装置のパターン配置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a complementary semiconductor device having a multilayer gate electrode structure, and particularly to pattern arrangement of the complementary semiconductor device.
（従来の技術）
従来、このような分野の技術としては、例えば、（１）
「超しＳ■ システム入門Ｊ Ｐ、１９〜２０ 培
風館、Ｃ：ミード、Ｌ、コンウェイ共著、菅野卓雄、榊
裕之 贅沢
（２）「超ＬＳＩ技術（２）回路設計：半導体研究ＸＶ
Ｐ、１１２〜１１４．西沢潤−編著、財団法人二半導体
研究振興会、・工業調査会発行
などに記載されている。(Conventional technology) Conventionally, as a technology in this field, for example, (1)
"Super S ■ System Introduction JP P, 19-20 Baifukan, C: Co-authored by Mead, L, Conway, Takuo Kanno, Hiroyuki Sakaki Luxury (2) "Very LSI Technology (2) Circuit Design: Semiconductor Research XV
P, 112-114. It is written by Jun Nishizawa, published by Nisemiconductor Research Promotion Foundation, and Kogyo Kenkyukai.
第２図はそのような従来の半導体装置の構成図であり、
第２図（ａ）はその等価回路を示しており、相補型ＭＯ
３（以下、Ｃ）ＩＯＳという）からなるＮＯＲ回路構成
となっている。第２図（ｂ）はその平面図であり、平面
レイアウトパターンを示している。第２図（ｃ）は第２
図（ｂ）のｃ−ｃ線概略断面図、第２図（ｄ）は第２図
（ｂ）のｄ−ｄ線概略断面図であこのＣＭＯＳ ＮＯＲ
回路はＰ型チャネルトランジスタＱ１と口、が縦続接続
され、Ｎ型チャネルトランジスタＱ３とＱオが並列接続
されている。トランジスタＱ。FIG. 2 is a block diagram of such a conventional semiconductor device.
Figure 2(a) shows the equivalent circuit, which is a complementary MO
It has a NOR circuit configuration consisting of 3 (hereinafter referred to as C)IOS). FIG. 2(b) is a plan view thereof, showing a planar layout pattern. Figure 2(c) shows the second
This CMOS NOR
In the circuit, a P-type channel transistor Q1 and a terminal are connected in cascade, and an N-type channel transistor Q3 and QO are connected in parallel. Transistor Q.
の制御電極２はトランジスタＱ、の制御電極と共通にな
っている。トランジスタＱ２の制御電極４はトランジス
タＱ＃の制御電極と共通になっている。パターン配置を
示すと、第２図（ｂ）に示されるように、トランジスタ
Ｑ、のドレイン拡散層ｌ、トランジスタＱ、のゲート電
極２、トランジスタＱ、のソースとトランジスタＱ２の
ドレインの共通拡散Ｎ３、トランジスタＱ２のゲート電
極４、トランジスタＱ２のソース５とトランジスタＱ、
及びＱ＃の共通ドレイン６を接続する配線（出力端子）
７及びトランジスタＱｓ、 Ｑｔの共通ソース８とから
構成される。また、トランジスタＱ、のゲート電極２と
トランジスタＱ＃のゲート電極４は並列に配置される。The control electrode 2 of the transistor Q is common to the control electrode of the transistor Q. The control electrode 4 of transistor Q2 is common to the control electrode of transistor Q#. As shown in FIG. 2(b), the pattern arrangement is as follows: drain diffusion layer l of transistor Q, gate electrode 2 of transistor Q, common diffusion N3 between the source of transistor Q and the drain of transistor Q2, Gate electrode 4 of transistor Q2, source 5 of transistor Q2 and transistor Q,
Wiring connecting the common drain 6 of Q# and Q# (output terminal)
7 and a common source 8 of transistors Qs and Qt. Furthermore, the gate electrode 2 of transistor Q and the gate electrode 4 of transistor Q# are arranged in parallel.
なお、図中、１０１はシリコン基板、１０２は分離用酸
化膜、１０３は絶縁膜、１０４は保護膜である。In the figure, 101 is a silicon substrate, 102 is an oxide film for isolation, 103 is an insulating film, and 104 is a protective film.
この図においては省略したが、Ｐウェル型ＣＭＯ３の場
合には、上述のトランジスタＱ５、Ｑ９はＰ型つェル内
に構成されていることは言うまでもない。Although omitted in this figure, it goes without saying that in the case of the P-well type CMO3, the above-mentioned transistors Q5 and Q9 are configured in the P-type well.
（発明が解決しようとする問題点）
上記したように、従来装置においては、トランジスタＱ
＋のソース兼トランジスタＱ：のドレインを成す電気配
線部分の拡散層３の要する面積が必要であると共に、第
２図（ｄ）に示されるように、トランジスタＱ３とＱ＃
の間にあるチャネルストッパ８（分離絶縁物９を含む）
の面積が必要である欠点を有していた。特に、ＬＳＩの
高密度化に伴い、微細パターン回路が要求されている現
状においてはこのスペースの低減が課題であった。(Problems to be Solved by the Invention) As mentioned above, in the conventional device, the transistor Q
In addition, as shown in FIG.
Channel stopper 8 (including separation insulator 9) located between
It had the disadvantage that it required a large area. Particularly in the current situation where fine pattern circuits are required as LSIs become more densely packed, reducing this space has been an issue.
本発明は、上記したトランジスタロ、のソース兼トラン
ジスタＱ２のドレインの要する部分を無くすと共に、チ
ャネルストッパ（分離絶縁物を含む）苓無くし、パター
ン面積を低減し得る相補型半導体装置を提供することを
目的とする。It is an object of the present invention to provide a complementary semiconductor device that can eliminate the necessary portion of the source and drain of the transistor Q2 described above, eliminate the channel stopper (including the isolation insulator), and reduce the pattern area. purpose.
（問題点を解決するための手段）
本発明は、ＣＭＯＳ ＮＯＲ回路において、Ｐ型チャネ
ル側においては第１のトランジスタの制御電極と第２の
トランジスタの制御電極に電流の流れ方向に被り （オ
ーバラップ）を設けると共に、Ｎ型チャネル側において
は、第１のトランジスタの制御電極と第２のトランジス
タの制御電極に、電流の流れ方向とは直角方向に被り（
オーバラップ）を設けるようにしたものである。(Means for Solving the Problems) The present invention provides a CMOS NOR circuit in which, on the P-type channel side, the control electrode of the first transistor and the control electrode of the second transistor overlap in the direction of current flow. ), and on the N-type channel side, overlapping the control electrode of the first transistor and the control electrode of the second transistor in a direction perpendicular to the current flow direction (
overlap).
（作用）
本発明によれば、Ｐ型チャネル側においては第１のトラ
ンジスタの制御電極と第２のトランジスタの制御電極に
電流の流れ方向に被り（オーバラップ）を設けると共に
、Ｎ型チャネル側においては、第１のトランジスタの制
ｉｔ極と第２のトランジスタの制御電極に、電流の流れ
方向とは直角方向に被り（オーバラップ）を設けること
により、従来のトランジスタＱ、、 Ｑ、の共通拡散層
３と、トランジスタＱ、、 Ｑオのチャネル区分領域、
即ち、チャネルストッパ及び分離絶縁物をなくすことで
きるので、Ｃ？ｌＯ３ＮＯＲ回路パターンの面積の縮小
化を図ることができる。(Function) According to the present invention, on the P-type channel side, the control electrode of the first transistor and the control electrode of the second transistor are provided with an overlap in the current flow direction, and on the N-type channel side, the control electrode of the first transistor and the control electrode of the second transistor are overlapped. By providing an overlap between the control electrode of the first transistor and the control electrode of the second transistor in a direction perpendicular to the current flow direction, the common diffusion of the conventional transistors Q, Q, is achieved. layer 3 and channel segmentation regions of transistors Q, Qo,
That is, since the channel stopper and isolation insulator can be eliminated, C? The area of the lO3NOR circuit pattern can be reduced.
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すＣＭＯＳ ＮＯＲ回路
を有する半導体装置の構成図である。つまり、第１図（
ａ）はその等価回路図、第１図（ｂ）はその平面図であ
り、平面レイアウトパターンを示している。第１図（ｃ
）は第１図（ｂ）のｃ−ｃ線概略断面図、第１図（ｄ）
は第１図（ｂ）のｄ−ｄ線概略断面図である。FIG. 1 is a block diagram of a semiconductor device having a CMOS NOR circuit showing one embodiment of the present invention. In other words, Figure 1 (
1(a) is its equivalent circuit diagram, and FIG. 1(b) is its plan view, showing the planar layout pattern. Figure 1 (c
) is a schematic cross-sectional view taken along the line c-c in Fig. 1(b), and Fig. 1(d)
is a schematic sectional view taken along line dd in FIG. 1(b).
これらの図において、１１はＰ型チャネルＰＩＯＳトラ
ンジスタの第１のトランジスタＱ、のドレイン拡散層、
１２はトランジスタＱｌ＋ のゲート電極、１４はＰ型
チャネルＭＯ５トランジスタの第２のトランジスタＱ１
□のゲート電極、１５はトランジスタＱ１□のソース拡
散層、１６はＮ型チャネルトランジスタの第１のトラン
ジスタＱＩ３及び第２のトランジスタ［１＋ａの共通ド
レイン、１７はトランジスタし２のソース拡散層１５と
トランジスタＱ１３及びトランジスタＱ１４の共通ドレ
イン１６を接続する配線（出力端子）及び１８はトラン
ジスタＱＩ３とトランジスタＱ１４の共通ソースである
。In these figures, 11 is the drain diffusion layer of the first transistor Q of the P-type channel PIOS transistor;
12 is the gate electrode of the transistor Ql+, 14 is the second transistor Q1 which is a P-type channel MO5 transistor.
The gate electrode of □, 15 is the source diffusion layer of transistor Q1□, 16 is the common drain of the first transistor QI3 of N-type channel transistor and the second transistor [1+a, 17 is the source diffusion layer 15 of transistor 2 and the transistor The wiring (output terminal) and 18 connecting the common drain 16 of Q13 and transistor Q14 are the common sources of transistor QI3 and transistor Q14.
本発明においては、第１図（ｃ）に示されるように、ト
ランジスタＱｌｌとＱ、□の間には従来の第２図（ｃ）
に示される電気配線部分である共通拡散層３を持たない
ので、その分面積を縮小できる。また、第１図（ｄ）に
示されるように、トランジスタ［１＋ｓとＱ１４の区分
領域である、第２図（ｄ）に示されるチャネルストッパ
８ （分離絶縁膜９を含む）を持たないので、その分面
積を縮小できる。In the present invention, as shown in FIG. 1(c), between the transistors Qll and Q, □, as shown in FIG.
Since it does not have the common diffusion layer 3 which is the electrical wiring part shown in FIG. 1, the area can be reduced accordingly. Furthermore, as shown in FIG. 1(d), since it does not have the channel stopper 8 (including the isolation insulating film 9) shown in FIG. The area can be reduced accordingly.
この点を従来のものと対比しながら、詳細に説明する。This point will be explained in detail while comparing it with the conventional one.
従来のものは、縦続接続部においては、第３図に示すよ
うに、ゲート電極長に対して拡散層２２がゲート電極２
１下に入り込む横方向拡散Δｌにより、実質のゲート電
極長Ｌｅｆ ｆが短くなっていた。その量は１ゲート電
極当たり２倍のΔβであった。それに対して、本発明に
おいては、第４図に示されるように、第１の制御電極２
３に対して第２の制御電極２４が被りを生じるようにし
たので、従来のように無駄な拡散層を取り除くことで、
１倍のΔｌに横方向拡散が減少し、実質のゲート電極長
を長くとれる利点を有する。このことは、微細パターン
の時のショートチャネル効果を、同じゲート電極長の時
に緩和することが可能であることを意味し、より微細な
パターンを作れる利点を有する。In the conventional case, as shown in FIG.
The actual gate electrode length Lef f was shortened due to the lateral diffusion Δl penetrating under the gate electrode 1 . The amount was twice Δβ per gate electrode. In contrast, in the present invention, as shown in FIG.
Since the second control electrode 24 is made to overlap with respect to 3, by removing the unnecessary diffusion layer as in the conventional case,
This has the advantage that lateral diffusion is reduced to 1 times Δl, and the actual gate electrode length can be increased. This means that the short channel effect when using a fine pattern can be alleviated when the gate electrode length is the same, and has the advantage that a finer pattern can be created.
また、従来のものは、並列接続部においては、第５図に
示すように、ゲート電極幅に対して、チャネルストッパ
層がゲート電極下に入り込む横方向拡散ΔＷにより、実
質のゲート電極幅Ｗｅｆｆが狭くなってしまう、その量
はゲート電極光たり２倍 ゛のΔＷであった。そ
れに対して、本発明によれば、第６図に示されるように
、第１の制御電極２５に対して第２の制′ａ電極２６が
被りを生じるようにしたので、従来のように無駄なチャ
ネルストッパ層及び分離絶縁膜を取り除くことができ、
１倍のΔＷにチャネルストップ層の横方向拡散が減少し
、実質的なゲート電極幅を広くとれる利点を有する。In addition, in the conventional case, as shown in FIG. 5, the actual gate electrode width Weff is reduced due to the lateral diffusion ΔW in which the channel stopper layer penetrates under the gate electrode with respect to the gate electrode width. The amount of narrowing was ΔW, twice that of the gate electrode light. In contrast, according to the present invention, the second control electrode 26 overlaps the first control electrode 25, as shown in FIG. The channel stopper layer and isolation insulating film can be removed.
This has the advantage that the lateral diffusion of the channel stop layer is reduced by 1 times ΔW, and the substantial gate electrode width can be increased.
このことは、微細パターンのときのナローチャネル効果
を、同じゲート電極幅の時に、緩和することが可能であ
ることを意味し、より微細なパターンを作れる利点を存
する。This means that the narrow channel effect caused by a fine pattern can be alleviated when the gate electrode width is the same, and there is an advantage that a finer pattern can be created.
次に、本発明の半導体装置の動作について第７図を参照
しながら説明する。Next, the operation of the semiconductor device of the present invention will be explained with reference to FIG.
第７図（ａ）は本発明の半導体装置の概略断面図であり
、ここでは説明の都合上、パターンの電位状態を説明し
易いように変形されており、それに対応したシリコン基
板内の電位状態が第７図（ｂ）〜（ｅ）に示されている
。なお、第７図（ａ）において、３１は縦続接続部の第
１のＭＯＳ ）ランジスクの制御電極、３２は縦続接
続部の第２のＭＯＳ トランジスタの制御電極、３３は
並列接続部の第１のＭＯＳ トランジスタの制御電極、
３４は縦続接続部の第２のＭＯＳ トランジスタの制
御電極である。FIG. 7(a) is a schematic cross-sectional view of the semiconductor device of the present invention, and here, for convenience of explanation, the potential state of the pattern is modified to make it easier to explain, and the corresponding potential state within the silicon substrate is shown. are shown in FIGS. 7(b) to (e). In FIG. 7(a), 31 is the control electrode of the first MOS transistor in the cascade connection, 32 is the control electrode of the second MOS transistor in the cascade connection, and 33 is the control electrode of the first MOS transistor in the parallel connection. Control electrode of MOS transistor,
34 is a control electrode of the second MOS transistor of the cascade connection.
そして、第７図（ｂ）はＩＮ、、 ＩＮ、共ニＶ、、電
位、第７図（ｃ）はＩＮ、はＧＮＤ、 Ｉ）ｈはＶＯ
ＩＤ電位、第７図（ｄ） テはＩＮ、はｖ０電位、ＩＮ
、はＧＮＤ、第７図（ｅ）ではＩＮ、、 ＩＮｚ共にＧ
ＮＤテある。ナオ、コノ例においてはＰウェル型のＣＭ
Ｏ３で、ＶＤＤに＋■、ＧＮＤ端子にｏｖ、ｐウェルも
０■を印加しである。And, Fig. 7(b) shows IN, , IN, both V, potential, Fig. 7(c) shows IN, GND, and I) h is VO.
ID potential, Fig. 7(d) Te is IN, is v0 potential, IN
, is GND, and in Fig. 7(e), IN, , INz are both GND.
There is NDte. In the case of Nao and Kono, P-well type CM
At O3, +■ is applied to VDD, OV is applied to the GND terminal, and 0■ is applied to the p well.
そこで、第７図（ｂ）においては、ＩＮ＋、ＩＮｚ共に
Ｖ、電位なので、ＰチャネルのＭＯＳ ｌ−ランジス
タはＩＮ＋、 ＩＮｚ共に非導通状態である。Ｎチャネ
ルのＭＯＳ ｌ−ランジスタの方はＩＮ＋、 ＩＮｚ
共に導通状態である。よって、出力端子ＯｕｔにはＧＮ
Ｄレベルが出力されている。Therefore, in FIG. 7(b), since IN+ and INz are both at V potential, the P-channel MOS l- transistor is in a non-conductive state. For N channel MOS l- transistor, IN+, INz
Both are in a conductive state. Therefore, GN is connected to the output terminal Out.
D level is being output.
第７図（ｃ）では、ＩＮ、がＧＮＤ、 ＩＮｚがＶＩＩ
Ｏ電位であり、ＰチャネルＭＯＳ トランジスタの方で
は、ＩＮ、の下にチャネルが形成されるが、ＩＮ、の下
では非導通状態であり、結局、Ｖ ＤＤ端子と出力端子
０ｕｔＯ間は非導通状態である。ＮチャネルＭＯｓトラ
ンジスタの方ではＩＮ、の下は非導通状態であるが、Ｉ
Ｎ、の方にはチャネルが形成されている。Ｎチャネルの
方はＩＮ、とＩＮ、が並列接続されているので、ＧＮＤ
端子と出力端子Ｏｕｔとの間は導通状態になっている。In Fig. 7(c), IN is GND and INz is VII.
In the P-channel MOS transistor, a channel is formed under IN, but it is in a non-conducting state under IN, and as a result, there is a non-conducting state between the V DD terminal and the output terminal 0utO. It is. In the N-channel MOS transistor, the lower part of IN is in a non-conducting state, but the lower part of I
A channel is formed on the N side. For the N channel, IN and IN are connected in parallel, so GND
The terminal and the output terminal Out are in a conductive state.
よって、出力端子ＯｕｔにはＧＮＤレベルが出力される
。Therefore, the GND level is output to the output terminal Out.
第７図（ｄ）では、第７図（ｃ）でのＩＮ、とＩＮ２を
逆転した形と等価になり、結局出力端子ＯｕｔにはＧＮ
Ｄ レベルが出力される。In Fig. 7(d), it is equivalent to the form in which IN and IN2 in Fig. 7(c) are reversed, and as a result, the output terminal Out is connected to GN.
D level is output.
第７図（ｅ）においては、ＩＮ＋とＩＮｚが共にＧＮＤ
である。ＰチャネルＭＯ３トランジスタの方では、ＩＮ
＋ 、 ＩＮｚの両方のゲート下でチャネルが形成され
る。よって、ＶＤＤ端子と出力端子Ｏｕｔは導通状態に
なっている。ＮチャネルＭＯＳトランジスタの方ではＩ
Ｎ、 、 ＩＮ、の両方のゲート下で非導通状態になっ
ているので、ＧＮＤ端子と出力端子Ｏｕｔ間では非導通
状態である。よって、出力端子にはＶＩＩＯが出力され
る。In Fig. 7(e), both IN+ and INz are connected to GND.
It is. For the P-channel MO3 transistor, IN
A channel is formed under both gates of + and INz. Therefore, the VDD terminal and the output terminal Out are in a conductive state. For N-channel MOS transistors, I
Since it is in a non-conducting state under both gates of N, , and IN, it is in a non-conducting state between the GND terminal and the output terminal Out. Therefore, VIIO is output to the output terminal.
以上説明したように、ゲット電極どうしに被りを持たせ
てトランジスタを構成しても、ゲート下の電位状態がそ
のゲートの電位に支配されるため、動作上の不都合は生
じない。As explained above, even if a transistor is configured with the get electrodes overlapping each other, no operational problems occur because the potential state under the gate is dominated by the potential of the gate.
ゲートの被り部分では、シリコン基板に近い側のゲート
電位に支配され、上側のかぶり電極の電圧による影響は
下の電極に電界が終端されるために、シリコン基板には
影響を与えない。The overlapping portion of the gate is dominated by the gate potential on the side closer to the silicon substrate, and the influence of the voltage on the upper overlapping electrode does not affect the silicon substrate because the electric field is terminated at the lower electrode.
以上のような動作説明から、本発明のゲート被り量はＭ
ＯＳ トランジスタの縦続接続部では第８図に示すよ
うに、種々に形成することができる。From the above explanation of the operation, the amount of gate overlap of the present invention is M
The cascade connection of OS transistors can be formed in various ways, as shown in FIG.
例えば、第８図（ａ）に示されるように、第１のゲート
４１と第２のゲート４２とは僅かにオーパラ。For example, as shown in FIG. 8(a), the first gate 41 and the second gate 42 are slightly in contrast.
プする状態から、第８図（ｂ）に示されるように、第１
のゲート４１を第２のゲート４３が乗りこえない範囲で
あるならば、被り量は任意でよい。As shown in FIG. 8(b), the first
The amount of overlapping may be arbitrary as long as the second gate 43 does not cross over the gate 41.
また、本発明のゲート被り量はＭＯＳ トランジスタ
の並列接続部でも第９図に示すように、種々に形成する
ことができる。Further, the amount of gate overlap according to the present invention can be formed in various ways even in the parallel connection portion of MOS transistors, as shown in FIG.
例えば、第９図（ａ）に示されるように、第１のゲート
４５と第２のゲート４６とは僅かにオーバラップする状
態から、第９図（ｂ）に示されるように、第１のゲート
４５を第２のゲート４７が乗りこえない範囲であるなら
ば、被り量は任意でよい。For example, as shown in FIG. 9(a), the first gate 45 and the second gate 46 slightly overlap, and as shown in FIG. 9(b), the first gate 45 and the second gate 46 overlap slightly. The amount of overlap may be arbitrary as long as the second gate 47 does not cross over the gate 45.
更に、本発明は多層ゲートの電極材料に支配されること
なく構成できる。そこで、２層多結晶シリコンゲート及
び多結晶シリコンゲートとアルミゲートの例について説
明する。Furthermore, the present invention can be constructed without being controlled by the electrode material of the multilayer gate. Therefore, examples of a two-layer polycrystalline silicon gate, a polycrystalline silicon gate, and an aluminum gate will be described.
第１０図は２Ｎ多結晶シリコンゲ一ト電掻形成工程図で
ある。FIG. 10 is a process diagram for forming a 2N polycrystalline silicon gate electrode.
まず、第１０図（ａ）に示されるように、シリコン基板
５０上に第１のゲート酸化膜５１を形成する。First, as shown in FIG. 10(a), a first gate oxide film 51 is formed on a silicon substrate 50.
次に、第１０図（ｂ）に示されるように、第１の多結晶
シリコンゲート電極５２を形成する。Next, as shown in FIG. 10(b), a first polycrystalline silicon gate electrode 52 is formed.
次に、第１Ｏ図（ｃ）に示されるように、ゲート電極５
２上に第２のゲート酸化膜５３を形成する。Next, as shown in FIG. 1O(c), the gate electrode 5
A second gate oxide film 53 is formed on the second gate oxide film 2.
次に、第１θ図（ｄ）に示されるように、ゲート電極５
２に被りを有するように、第２の多結晶シリコンゲート
電極５４を形成する。この場合、ゲート電極５２とゲー
ト電極５４間には、第２のゲート酸化膜５３が存在し、
第１と第２のゲート電極を絶縁している。Next, as shown in FIG. 1θ, the gate electrode 5
A second polycrystalline silicon gate electrode 54 is formed so as to overlap the second polycrystalline silicon gate electrode 54. In this case, a second gate oxide film 53 exists between the gate electrode 52 and the gate electrode 54,
The first and second gate electrodes are insulated.
最後に、ソース・ドレイン拡散１ｉ５５を形成する。Finally, source/drain diffusions 1i55 are formed.
第１１図は第１のゲート電極に多結晶シリコンを第２の
ゲート電極にアルミ膜を使用したゲート電極形成工程説
明図である。FIG. 11 is an explanatory diagram of a gate electrode forming process in which polycrystalline silicon is used for the first gate electrode and aluminum film is used for the second gate electrode.
まず、第１１図（ａ）に示されるように、シリコン基板
６０上に第１のゲート酸化膜６１を形成する。First, as shown in FIG. 11(a), a first gate oxide film 61 is formed on a silicon substrate 60.
次に、第１１図（ｂ）に示されるように、第１の多結晶
シリコンゲート電極６２を形成する。Next, as shown in FIG. 11(b), a first polycrystalline silicon gate electrode 62 is formed.
次に、第１１図（ｃ）に示されるように、ソース・ドレ
イン拡散層６３を形成する。Next, as shown in FIG. 11(c), source/drain diffusion layers 63 are formed.
次に、第１１図（ｄ）に示されるように、第２のゲート
酸化膜６４を形成する。Next, as shown in FIG. 11(d), a second gate oxide film 64 is formed.
その後、第１１図（ｅ）に示されるように、アルミゲー
ト電極６５を形成する。Thereafter, as shown in FIG. 11(e), an aluminum gate electrode 65 is formed.
このように、第１０図で示した２層の多結晶シリコンゲ
ート電極との製造工程で異なるところは、先に、ソース
・ドレイン拡散を行った後に、アルミゲート用のゲート
酸化膜を形成する点である。The difference in the manufacturing process from the two-layer polycrystalline silicon gate electrode shown in FIG. 10 is that the gate oxide film for the aluminum gate is formed after source/drain diffusion. It is.
以上説明したように、本発明はゲート電極材料を適当に
選択して使用しても構成が可能である。As explained above, the present invention can be constructed by appropriately selecting and using gate electrode materials.
また、以上の説明は２人カゲートについて説明したが、
３人力以上のゲートでも本発明を適用することが可能で
ある。Also, the above explanation was about a two-person Kagate, but
The present invention can also be applied to gates that require three or more manpower.
３人力の場合のバクーン構成例を従来のこの種のものと
対比しながら説明する。An example of a Bakun configuration in the case of three-man power will be explained while comparing it with a conventional one of this kind.
第１２図は従来の３人力ＮＯＲゲートの構成図である。FIG. 12 is a block diagram of a conventional three-man powered NOR gate.
即ち、第１２図（ａ）はその平面図であり、第１２図（
ｂ）は第１２図（ａ）のｂ−ｂ線概略断面図、つまり、
そのＭＯＳ トランジスタの縦続接続部分の概略断面
図、第１２図（ｃ）は第１２図（ａ）のｃ−ｃ線概略断
面図、つまり、その？’ｌＯ５トランジスタの並列接続
部分の概略断面図である。なお、図中、ＱＺｊ ＋０２
□＋ ＱＺｊ は縦続接続部のＭＯＳ トランジスタ
、７１はトランジスタＱ２１ のドレインの拡散層、７
２はトランジスタ（ｈ＋ のソース兼トランジスタＱ０
のドレインの拡散層、７３はトランジスタｆｂ３のソー
ス兼トランジスタＱ２□のドレインの拡散層、７４はト
ランジスタＱ２□のソースである。That is, FIG. 12(a) is a plan view thereof, and FIG.
b) is a schematic sectional view taken along line bb in FIG. 12(a), that is,
A schematic cross-sectional view of the cascade-connected portion of the MOS transistors, FIG. 12(c) is a schematic cross-sectional view along the line CC of FIG. 12(a), that is, the ? 1 is a schematic cross-sectional view of a parallel connection portion of 1O5 transistors; FIG. In addition, in the figure, QZj +02
□+ QZj is a MOS transistor in the cascade connection, 71 is the drain diffusion layer of the transistor Q21, 7
2 is a transistor (h+ source and transistor Q0
73 is the source of the transistor fb3 and the drain of the transistor Q2□, and 74 is the source of the transistor Q2□.
また、Ｑ３１ ＋ Ｑｓｚ ＋ Ｑａｚは並列接続部の
問Ｓ トランジスタ、７５はトランジスタＱｓ＋ 、
Ｑ３□、Ｑ、３の共通ドレインの拡散層、７６はトラン
ジスタＱ３１゜Ｑ３Ｚ ＋ Ｑｆｆ！の共通ソース、７
７はドレインの拡散層７５とソース７Ｇを接続する配線
（出力端子）であり、８１、８２はチャネルストッパ、
８３．８４は絶縁物である。Moreover, Q31 + Qsz + Qaz is the QS transistor of the parallel connection part, 75 is the transistor Qs+,
The common drain diffusion layer of Q3□, Q, 3, 76 is the transistor Q31゜Q3Z + Qff! common source, 7
7 is a wiring (output terminal) connecting the drain diffusion layer 75 and the source 7G; 81 and 82 are channel stoppers;
83.84 is an insulator.
一方、第１３図は本発明の他の実施例を示す３人力ＮＯ
Ｒゲートの構成図である。即ち、第１３図（ａ）はその
平面図、第１３図（ｂ）は第１３図（ａ）のｂ−ｂ線概
略断面図、つまり、そのＭＯＳ ｌ−ランジスタの縦続
接続部分の概略断面図、第１３図（ｃ）は第１３図（ａ
）のＣ−Ｃ線概略断面図、つまり、そのＭＯＳ ｌ−
ランジスタの並列接続部分の概略断面図である。On the other hand, FIG. 13 shows another embodiment of the present invention.
It is a block diagram of R gate. That is, FIG. 13(a) is a plan view thereof, and FIG. 13(b) is a schematic sectional view taken along the line bb of FIG. , Fig. 13(c) is the same as Fig. 13(a)
), that is, its MOS l-
FIG. 3 is a schematic cross-sectional view of a parallel-connected portion of transistors.
なお、図中、９１はＱ＃Ｉ ＋ Ｑａ２＋ Ｑａ３は縦
続接続部のＭＯＳ トランジスタ、９１はトランジス
タＱ４２のドレインの拡散層、９２はトランジスタＱ４
３のソースであり、Ｑｓ＋ ＋ Ｑｓｚ ＋ Ｑｓｓは
並列接続部の？ＩＯ３トランジスタ、９３はトランジス
タＱｓ＋ 、Ｑｓ□＋ＱＳ３の共通ドレイン、９４はト
ランジスタＱＳＩ ＋ ［］ｓｚ ＋ＱＳ２の共通ソー
ス、９５はソース９２と共通ドレイン９３を接続する配
線である。In the figure, 91 is Q#I + Qa2+ Qa3 is a MOS transistor in the cascade connection, 91 is the drain diffusion layer of transistor Q42, and 92 is transistor Q4.
3 source, and Qs+ + Qsz + Qss is the parallel connection part? IO3 transistor, 93 is a common drain of transistors Qs+, Qs□+QS3, 94 is a common source of transistors QSI + []sz +QS2, and 95 is a wiring connecting source 92 and common drain 93.
これらの図から明らかなように、従来のものにおいては
、Ｐ型チャネル側では、第１２図（ｂ）に示されるｌＮ
＋、 ｌ１ｌｈ 、ＩＬ間のそれぞれ無駄な拡散層（縦
続接続部分の拡散層’Ｉ ７２．７３をなくすことがで
きると共に、Ｎ型チャネル側では第１２図（ｃ）に示す
無駄なチャネルストッパ８１．８２ 及び分離絶縁物
８３．８４をなくすことができ、ＬＳＩパターンを大幅
に縮小することができる。As is clear from these figures, in the conventional system, on the P-type channel side, lN as shown in FIG. 12(b)
+, l1lh, and IL (diffusion layers 'I72, 73 in the cascade connection part) can be eliminated, and the unnecessary channel stopper 81.73 shown in FIG. 12(c) can be eliminated on the N-type channel side. 82 and isolation insulators 83 and 84 can be eliminated, and the LSI pattern can be significantly reduced.
また、ＭＯＳ トランジスタの縦続接続部分では第１
の多結晶シリコンをＩＮ、、 ＩＮ３の電極に、第２の
多結晶シリコンをＩＮｔの電極に用い、ＭＯＳ トラン
ジスタの並列接続部分では第１の多結晶シリコンをＩＮ
ｔ 、 ＩＮ！電極に゛、第２の多結晶シリコンをＩＮ
、の電極に使用している。この例の並列部分では、Ｉ）
ｈの上をＩＮ＋が這う形で電極配線している。In addition, in the cascade connection part of MOS transistors, the first
The first polycrystalline silicon is used as the IN, IN3 electrode, the second polycrystalline silicon is used as the INt electrode, and the first polycrystalline silicon is used as the INt electrode in the parallel connection part of the MOS transistor.
t, IN! Insert the second polycrystalline silicon into the electrode.
, is used for electrodes. In the parallel part of this example, I)
The electrode wiring is done in such a way that IN+ runs over h.
また、上記の説明はＣＭＯＳ ＮＯＲ回路にて行ったが
ＮＡＮＤ回路ではＮチャネルとＰチャネルを逆転すれば
よいので容易に構成することができることは言うまでも
ない。Further, although the above explanation has been made using a CMOS NOR circuit, it goes without saying that a NAND circuit can be easily configured by simply reversing the N channel and P channel.
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。Note that the present invention is not limited to the above embodiments,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
（発明の効果）
以上、詳細に説明したように、本発明によれば、以下の
ような効果を奏することができる。(Effects of the Invention) As described above in detail, according to the present invention, the following effects can be achieved.
（１） Ｃ）ＩＯ５ＮＯＲ回路において、Ｐ型チャネル
側では無駄な拡散Ｎ（縦続接続部分の拡散層）をなくす
ことができると共に、Ｎ型チャネル側では無駄なチャネ
ルストッパ（ＭＯＳトランジスタの並列部分を区切るた
めのチャネルストッパ）をなくすことができ、ＬＳＩパ
ターンの大幅な縮小を図ることができる。(1) C) In the IO5NOR circuit, it is possible to eliminate unnecessary diffusion N (diffusion layer in the cascade connection part) on the P-type channel side, and use a useless channel stopper (separating the parallel parts of MOS transistors) on the N-type channel side. Therefore, the LSI pattern can be significantly reduced.
（２） ＭＯＳ トランジスタの縦続接続部においては
、無駄な拡散層がないため、横方向拡散による実質ゲー
ト長の短縮を半減させることができ、また、ＭＯＳ ト
ランジスタの並列接続部においては、無駄なチャネルス
トッパがないため、チャネルストッパの横方向拡散によ
る実質ゲート幅の短縮を半減させることができることに
なり、微細パターンの製造を容易に行うことができる。(2) In the cascade connection of MOS transistors, there is no wasted diffusion layer, so the shortening of the effective gate length due to lateral diffusion can be halved, and in the parallel connection of MOS transistors, there is no wasted channel. Since there is no stopper, the reduction in the actual gate width due to lateral diffusion of the channel stopper can be halved, making it possible to easily manufacture fine patterns.
第１図は本発明の一実施例を示すＣＭＯＳ ＮＯＲ回路
を有する半導体装置の構成図、第２図は従来の半導体装
置の構成図、第３図は従来の半導体装置の第１の問題点
説明図、第４図は本発明の半導体装置の第１の利点説明
図、第５図は従来の半導体装置の第２の問題点説明図、
第６図は本発明の半導体装置の第２の利点説明図、第７
図は本発明の半導体装置の動作説明図、第８図は第１の
被り状態の説明図、第９図は第２の被り状態の説明図、
第１０図は２層多結晶シリコンゲート電極形成工程図、
第１１図は第１のゲート電極に多結晶シリコンを第２の
ゲート電極にアルミ膜を使用したゲート電極形成工程図
、第１２図は従来の３人力ＮＯＲゲートの構成図、第１
３図は本発明の他の実施例を示す３人力ＮＯＲゲートの
構成図である。
１１・・・Ｐ型チャネルＭｏＳトランジスタＱ１１のド
レイン拡散層、１２・・・トランジスタＱｌ＋ のゲー
ト電極、１４・・・Ｐ型チャネル？ＩＯＳ トランジ
スタｆｌ＋ｚのゲート電極、１５・・・トランジスタ！
＋＋ｚのソース拡散層、１６・・・Ｎ型チャネルトラン
ジスタＱＩ３及びトランジスタ（１＋ａの共通ドレイン
、１７・・・トランジスタＱＩ２のソース拡散層１５と
トランジスタ（１１３及びトランジスタＱ目の共通ドレ
イン１６を結線する配線、１８・・・トランジスタＱ１
３とトランジスタＱ１４の共通ソース。Fig. 1 is a block diagram of a semiconductor device having a CMOS NOR circuit showing an embodiment of the present invention, Fig. 2 is a block diagram of a conventional semiconductor device, and Fig. 3 is an explanation of the first problem of the conventional semiconductor device. 4 is a diagram illustrating the first advantage of the semiconductor device of the present invention, and FIG. 5 is a diagram illustrating the second problem of the conventional semiconductor device.
FIG. 6 is a diagram explaining the second advantage of the semiconductor device of the present invention, and FIG.
8 is an explanatory diagram of the operation of the semiconductor device of the present invention, FIG. 8 is an explanatory diagram of the first overlapping state, FIG. 9 is an explanatory diagram of the second overlapping state,
Figure 10 is a process diagram for forming a two-layer polycrystalline silicon gate electrode.
Fig. 11 is a process diagram for forming a gate electrode using polycrystalline silicon for the first gate electrode and aluminum film for the second gate electrode.
FIG. 3 is a configuration diagram of a three-man powered NOR gate showing another embodiment of the present invention. 11...Drain diffusion layer of P-type channel MoS transistor Q11, 12...Gate electrode of transistor Ql+, 14...P-type channel? IOS gate electrode of transistor fl+z, 15...transistor!
++z source diffusion layer, 16...N-type channel transistor QI3 and the common drain of the transistor (1+a), 17... Wiring connecting the source diffusion layer 15 of the transistor QI2 and the transistor (113 and the common drain 16 of the Q-th transistor) , 18...transistor Q1
3 and the common source of transistor Q14.
Claims (1)
縦続接続部と第２の同一極性の複数のＭＯＳトランジス
タからなる並列接続部とを具備し、多層ゲート電極構造
を有する相補型半導体装置において、 （ａ）前記縦続接続部における複数のＭＯＳトランジス
タのうち隣り合う二つのＭＯＳトランジスタの制御電極
が電流の流れる方向においてチャネル領域上で被りを有
し、 （ｂ）前記並列接続部における複数のＭＯＳトランジス
タのうち隣り合う二つのＭＯＳトランジスタの制御電極
が電流の流れる方向と直角の方向においてチャネル領域
上で被りを有することを特徴とする相補型半導体装置。[Scope of Claims] Complementary type having a multilayer gate electrode structure, comprising a first cascade connection section consisting of a plurality of MOS transistors of the same polarity and a second parallel connection section consisting of a plurality of MOS transistors of the same polarity. In the semiconductor device, (a) control electrodes of two adjacent MOS transistors among the plurality of MOS transistors in the cascade connection overlap the channel region in the direction of current flow; and (b) in the parallel connection. A complementary semiconductor device characterized in that control electrodes of two adjacent MOS transistors among a plurality of MOS transistors overlap on a channel region in a direction perpendicular to a direction in which current flows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182672A JPS6340361A (en) | 1986-08-05 | 1986-08-05 | Complementary semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182672A JPS6340361A (en) | 1986-08-05 | 1986-08-05 | Complementary semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340361A true JPS6340361A (en) | 1988-02-20 |
Family
ID=16122415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182672A Pending JPS6340361A (en) | 1986-08-05 | 1986-08-05 | Complementary semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340361A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531934A (en) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | Technology for manufacturing logic elements using multiple gate layers |
| EP2922063B1 (en) * | 2014-03-21 | 2021-05-05 | STMicroelectronics (Rousset) SAS | Integrated structure comprising neighbouring transistors |
-
1986
- 1986-08-05 JP JP61182672A patent/JPS6340361A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531934A (en) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | Technology for manufacturing logic elements using multiple gate layers |
| EP2922063B1 (en) * | 2014-03-21 | 2021-05-05 | STMicroelectronics (Rousset) SAS | Integrated structure comprising neighbouring transistors |
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