JPS6340360A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体装置に係り、特に、多層ゲート電極構
造を有する半導体NOR回路のパターン配置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device, and particularly to pattern arrangement of a semiconductor NOR circuit having a multilayer gate electrode structure.
(従来の技術)
従来、このような分野の技術としては、例えば、文献名
[超LSIシステム入門J P、19〜20培風館、
C・ミード、L・コンウェイ共著、菅野卓雄・榊 裕之
監訳に記載されたものがあった。(Prior Art) Conventionally, as a technology in such a field, for example, the literature title [Introduction to VLSI System JP, 19-20 Baifukan;
Co-authored by C. Mead and L. Conway, translated and supervised by Takuo Kanno and Hiroyuki Sakaki.
以下、その構成を図を用いて説明する。The configuration will be explained below using figures.
第2図は係る従来の半導体装置の構成図であり、第2図
(a)はその等価回路図で、NOR回路構成となってい
る。第21m(b)はその平面図であり、平面レイアウ
トパターンを示している。第2図(c)は第2図(b)
のc−c線概略断面図である。FIG. 2 is a block diagram of such a conventional semiconductor device, and FIG. 2(a) is its equivalent circuit diagram, which has a NOR circuit configuration. No. 21m(b) is a plan view thereof, showing a planar layout pattern. Figure 2(c) is Figure 2(b)
FIG. 2 is a schematic cross-sectional view taken along line CC of
このNOR回路は負荷MO5l−ランジスタQI、第1
の駆動MO5)ランジスタの制御電極Qz、第2の駆動
MOS )ランジスタの制御電極Q、から構成されて
いる。そのパターン配置は、第2図(b)に示されるよ
うに、トランジスタQ、のドレインの拡散層1、トラン
ジスタQ1のゲート電極2、トランジスタQ。This NOR circuit consists of load MO5l - transistor QI, first
drive MO5) control electrode Qz of the transistor; and second drive MOS) control electrode Q of the transistor. The pattern arrangement is as shown in FIG. 2(b): the drain diffusion layer 1 of the transistor Q, the gate electrode 2 of the transistor Q1, and the transistor Q.
のソース兼トランジスタQt、 Q3の共通ドレイン3
、トランジスタQ2のゲート電極4、トランジスタQ。Source and transistor Qt, common drain 3 of Q3
, gate electrode 4 of transistor Q2, transistor Q.
のゲート電極6、トランジスタQ、、 Q3の共通ソー
ス7からなり、ゲート電極4とゲート電極6は並列に配
置されている。また、トランジスタQ2とQ。The gate electrode 4 and the gate electrode 6 are arranged in parallel. Also, transistors Q2 and Q.
の間は、第2図(c)に示されるように、シリコン基板
10のトランジスタQ2のゲート電極4とトランジスタ
。3のゲート電極6間はチャネルストッパ8及び絶縁物
9で区切られている。As shown in FIG. 2(c), between the gate electrode 4 of the transistor Q2 on the silicon substrate 10 and the transistor. The gate electrodes 6 of No. 3 are separated by a channel stopper 8 and an insulator 9.
(発明が解決しようとする問題点)
このように、従来装置においては、前記したチャネルス
トッパ(分離絶縁物9含む)8部分の面積が必要であり
、特に、、LSIの高密度化に伴い、微細パターン回路
が要求されている現状においてはその面積の低減化が課
題であった。(Problems to be Solved by the Invention) As described above, in the conventional device, the area of the channel stopper (including the isolation insulator 9) 8 portion is required, and in particular, as the density of LSI increases, In the current situation where fine pattern circuits are required, reducing the area thereof has been an issue.
本発明は、上記したチャネルストッパ(分離絶縁物を含
む)の部分をなくし、パターン面積の低減化を図り得る
NOR回路を構成する多層ゲート電極構造を持つ半導体
装置を提供することを目的とする。An object of the present invention is to provide a semiconductor device having a multilayer gate electrode structure constituting a NOR circuit that can eliminate the above-mentioned channel stopper (including the isolation insulator) and reduce the pattern area.
(問題点を解決するための手段)
本発明は、上記問題点を解決するために、負荷?lOS
)ランジスタと、複数の駆動MOSトランジスタと
を設け、N011回路を構成する多層ゲート電極構造を
持つ半導体装置において、複数の駆動問Sトランジスタ
のうち隣り合う少なくとも二つのトランジスタの制御電
極が電流の流れる方向の直角方向においてチャネル領域
上で被り(オーバラップ)を有するように構成したもの
である。(Means for Solving the Problems) In order to solve the above problems, the present invention solves the problems described above. lOS
) In a semiconductor device having a multilayer gate electrode structure that includes a transistor and a plurality of drive MOS transistors and constitutes an N011 circuit, the control electrodes of at least two adjacent transistors among the plurality of drive MOS transistors are arranged in the direction in which current flows. The structure is such that there is an overlap over the channel region in the direction perpendicular to the channel region.
(作用)
本発明によれば、N012回路を構成する多層ゲート電
極構造を持つ半導体装置において、複数の駆動MO5)
ランジスタのうち隣り合う少なくとも二つのトランジス
タのlI御電極が電流の流れる方向の直角方向において
チャネル領域上で被り(オーバラップ)を有するように
したので、上記二つの駆動MOSトランジスタのチャネ
ル区切領域、つまり、チャネルストッパ及び絶縁物をな
くすことで、回路パターン面積の縮小化を図ることがで
きる。(Function) According to the present invention, in a semiconductor device having a multilayer gate electrode structure constituting an N012 circuit, a plurality of drive MO5)
Since the lI control electrodes of at least two adjacent transistors among the transistors overlap on the channel region in the direction perpendicular to the direction of current flow, the channel separation region of the two driving MOS transistors, that is, By eliminating the channel stopper and the insulator, the circuit pattern area can be reduced.
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明に係るNOR回路を構成する多層ゲート
電極構造を持つ半導体装置の構成図であり、第1図(a
)はその等価回路図、第1図(b)はその平面図、第1
図(c)は第1図(b)のc−c線断面図である。FIG. 1 is a block diagram of a semiconductor device having a multilayer gate electrode structure constituting a NOR circuit according to the present invention, and FIG.
) is its equivalent circuit diagram, FIG. 1(b) is its top view, and
FIG. 1(c) is a sectional view taken along the line c--c of FIG. 1(b).
図中、11は負荷MOS )ランジスタQl+のドレイ
ン拡散層、12はトランジスタロ、のゲート電極・13
はトランジスタQl+のソース拡散層(出力)・14は
第1の駆動MO5)ランジスタロ、□の制御電極、15
は第2の駆動MOS l−ランジスタQ11の制御電
極、16はトランジスタQ+z+Q++の共通ソース拡
散層、17はシリコン基板、18は分離用酸化膜である
。In the figure, 11 is the drain diffusion layer of the load MOS transistor Ql+, 12 is the gate electrode of the transistor Ql+, and 13 is the gate electrode of the transistor Ql+.
is the source diffusion layer (output) of the transistor Ql+, 14 is the first drive MO5) transistor, □ is the control electrode, 15
16 is a common source diffusion layer of transistors Q+z+Q++, 17 is a silicon substrate, and 18 is an isolation oxide film.
この実施例においては、第1図(c)に示されるように
、トランジスタQIZとQllの間には上記した第2図
(c)に示されるように、区切領域であるチャネルスト
ッパ(分離絶縁物9を含む)8を持たないので、その分
面積を縮小できる。In this embodiment, as shown in FIG. 1(c), between the transistors QIZ and Qll, there is a channel stopper (separating insulator) which is a partitioning region, as shown in FIG. 2(c) described above. Since it does not have 8 (including 9), the area can be reduced accordingly.
この点について、従来例と対比しながら詳細に説明する
。This point will be explained in detail in comparison with the conventional example.
従来のものは、第3図に示されるように、ゲート電極幅
に対して、チャネルストッパ層がゲート電極下に入り込
む横方向拡散ΔWにより、実質のゲート電極幅Weff
が狭くなってしまう。その量はゲート電極当たり2倍の
ΔWである。それに対して、本発明によれば、第4図に
示されるように、第1の制御電極23に対して第2の制
御電極24が被りを生じるようにしたので、従来のよう
に無駄なチャネルストッパ層及び絶縁物を取り除くこと
ができ、また、1倍のΔWにチャふルストンブの横方向
拡散が減少し、実質的なゲート電極幅を広くとれる利点
を有する。In the conventional method, as shown in FIG. 3, the actual gate electrode width Weff is reduced due to lateral diffusion ΔW in which the channel stopper layer penetrates under the gate electrode.
becomes narrower. The amount is twice ΔW per gate electrode. In contrast, according to the present invention, as shown in FIG. 4, the second control electrode 24 overlaps the first control electrode 23. This has the advantage that the stopper layer and the insulator can be removed, the lateral diffusion of chaffle bombs is reduced by 1 times ΔW, and the substantial gate electrode width can be increased.
このことは、微細パターンのときのナローチャネル効果
を、同じゲート電極幅の時に、緩和することが可能であ
ることを意味し、よ/:J微細なパターンを作ることが
できる利点を存する。This means that the narrow channel effect when using a fine pattern can be alleviated when the gate electrode width is the same, and there is an advantage that a fine pattern can be created.
次に、この半導体装置の動作について、第5図を参照し
ながら説明する。Next, the operation of this semiconductor device will be explained with reference to FIG.
第5図は本発明の半導体装置の動作説明図であり、第5
図(a)はその概略断面図、第5図(b)〜(e)は第
5図(a)に対応したシリコン基板内の電位状態を示し
ている。なお、第5図(a)においては説明の都合上、
負荷MO5l−ランジスタ〔i図〕と駆動MOSトラン
ジスタ(IN+ + INz) Ciii図〕分けて
示されており、31は負荷トランジスタのべ−スミ極、
32は第1の駆動トランジスタの制御電極、33は第2
の駆動トランジスタの制御電極を示している。FIG. 5 is an explanatory diagram of the operation of the semiconductor device of the present invention, and FIG.
FIG. 5(a) is a schematic cross-sectional view thereof, and FIGS. 5(b) to 5(e) show potential states within the silicon substrate corresponding to FIG. 5(a). In addition, in FIG. 5(a), for convenience of explanation,
The load MO5l-transistor [Figure I] and the drive MOS transistor (IN+ + INz) Figure Ciii] are shown separately, and 31 is the base pole of the load transistor,
32 is the control electrode of the first drive transistor, 33 is the second drive transistor.
The control electrode of the drive transistor is shown.
ここで、第5図(b)においてはIN、、 IN、共に
OFF状態、第5図(c)においてはIN、はON、
IN。Here, in FIG. 5(b), both IN and IN are in the OFF state, and in FIG. 5(c), IN is in the ON state,
IN.
はOFF状態、第5図(d)においてはIN、はOFF
。is OFF state, IN in Fig. 5(d), is OFF state
.
IN、はON状態、第5図(e)ではIN、、IN、は
共にON状態である。なお、この例のトランジスタはN
型チャネルで印加電圧はVDDに+■、GNI)端子に
O■を印加し、負荷MOSトランジスタQl+のゲート
にはV、を印加し、常に導通状態にある。IN is in the ON state, and in FIG. 5(e), IN, , IN are both in the ON state. Note that the transistor in this example is N
The voltage applied to the type channel is +■ to VDD, O■ to the GNI) terminal, and V is applied to the gate of the load MOS transistor Ql+, so that it is always in a conductive state.
第5図(b)では、INI、 INg共にopFなので
、INI 、 INgのゲートの下の電位はGN[ルベ
ルよりも電位的に低い状態になっており、出力端子は、
GND端子と非導通の状態になっている。その結果、出
力端子には(VDD VアーΔVT )の電圧が生じ
ている。ここに、VTはMOS トランジスタのゲー
ト閾値電圧、ΔvTはMOS )ランジスタのバック
バイアス効果による電圧変化分である。In Fig. 5(b), since both INI and INg are opF, the potential under the gates of INI and INg is lower than GN[Level], and the output terminal is
It is out of conduction with the GND terminal. As a result, a voltage of (VDD V - ΔVT ) is generated at the output terminal. Here, VT is the gate threshold voltage of the MOS transistor, and ΔvT is the voltage change due to the back bias effect of the MOS transistor.
第5図(c)では、INIがONで、INtがOFFで
あり、INI の下にチャネルが形成される。INtは
、GNDとの間で非導通状態の電位状態になっている。In FIG. 5(c), INI is ON, INt is OFF, and a channel is formed below INI. INt is in a non-conductive potential state with GND.
その結果、出力端子には負荷MOSトランジスタのON
抵抗と、IN、のトランジスタのON抵抗の抵抗分圧比
により決まる電圧が出力されている。As a result, the output terminal has the ON state of the load MOS transistor.
A voltage determined by the resistance voltage division ratio between the resistor and the ON resistance of the transistor IN is output.
第5図(d)ではINIがOFF、 INzがONなの
で、IN、の下は非導通状態、IN、の下にチャネルが
形成されている。その結果、出力端子には負荷MOSト
ランジスタのON抵抗と、IN、のトランジスタのON
抵抗の抵抗分圧比により決まる電圧が出力されている。In FIG. 5(d), since INI is OFF and INz is ON, the area under IN is non-conductive, and a channel is formed under IN. As a result, the output terminal has the ON resistance of the load MOS transistor and the ON resistance of the transistor IN.
A voltage determined by the resistance voltage division ratio of the resistors is output.
第5図(e)、では、IN、 、 INK共にONなの
でINK。In Figure 5(e), IN, , and INK are all ON, so INK.
IN、の下に共にチャネルが形成されている。この時の
出力電圧は負荷MOS トランジスタのON抵抗及び
INI、 INKのそれぞれのトランジスタのON抵抗
の並列接続のON抵抗の抵抗分圧比により決まる電圧が
出力される。A channel is formed under both IN and IN. The output voltage at this time is determined by the resistance voltage division ratio of the ON resistance of the load MOS transistor and the ON resistance of the INI and INK transistors connected in parallel.
以上説明したように、ゲート電極どうしに被りを持たせ
てトランジスタを構成しても、ゲート下の電位状態がそ
のゲートの電位に支配されるため、動作上の不都合は生
じない。As described above, even if a transistor is configured with gate electrodes overlapping each other, no operational problems occur because the potential state under the gate is dominated by the potential of the gate.
ゲートの被り部分では、シリコン基板に近い側のゲート
電位に支配され、上側の被り電極の電圧による影響は下
の電極に電界が終端するために、シリコン基板には影響
を与えない。The overlapping portion of the gate is dominated by the gate potential on the side closer to the silicon substrate, and the influence of the voltage of the upper overlapping electrode has no effect on the silicon substrate because the electric field terminates at the lower electrode.
そして、本発明のゲート被り量は、第6図に示されるよ
うに、種々に形成することができる。The amount of gate coverage of the present invention can be varied in various ways, as shown in FIG.
例えば、第6図(a)に示されるように、第1ののゲー
ト41と第2のゲート42とは僅かにオーバラツブする
状態から、第6図(b)に示されるように、第1のゲー
ト41を第2のゲート43が乗りこえない範囲であるな
らば、被り量は任意でよい。For example, as shown in FIG. 6(a), the first gate 41 and the second gate 42 slightly overlap, and as shown in FIG. 6(b), the first gate 41 and the second gate 42 overlap slightly. The amount of overlap may be arbitrary as long as the second gate 43 does not cross over the gate 41.
また、本発明は多層ゲートの電極材料に支配されること
なく構成できる。Further, the present invention can be constructed without being controlled by the electrode material of the multilayer gate.
ここで、2層多結晶シリコンゲート及び多結晶シリコン
ゲートとアルミゲートの例について説明する。Here, an example of a two-layer polycrystalline silicon gate and a polycrystalline silicon gate and an aluminum gate will be described.
第7図は2層多結晶シリコンゲート電掻形成工程説明図
である。FIG. 7 is an explanatory diagram of the step of forming a two-layer polycrystalline silicon gate by electric scraping.
まず、第7図(a)に示されるように、シリコン基板5
0上に第1のゲート酸化膜51を形成する。First, as shown in FIG. 7(a), a silicon substrate 5
A first gate oxide film 51 is formed on 0.
次に、第7図(b)に示されるように、第1の多結晶シ
リコンゲート電極52を形成する。Next, as shown in FIG. 7(b), a first polycrystalline silicon gate electrode 52 is formed.
次に、第7図(c)に示されるように、ゲート電極52
上に第2のゲート酸化膜53を形成する。Next, as shown in FIG. 7(c), the gate electrode 52
A second gate oxide film 53 is formed thereon.
次に、第7図(d)に示されるように、ゲート電極52
に被りを有するように第2の多結晶シリコンゲート電極
54を形成する。この場合、ゲート電極52とゲート電
極54間には第2のゲート酸化膜53が存在し、第1と
第2のゲート電極を絶縁している。Next, as shown in FIG. 7(d), the gate electrode 52
A second polycrystalline silicon gate electrode 54 is formed so as to overlap. In this case, a second gate oxide film 53 exists between the gate electrode 52 and the gate electrode 54, insulating the first and second gate electrodes.
最後に、ソース・ドレイン拡散層55を形成する。Finally, source/drain diffusion layers 55 are formed.
第8図は第1のゲートに多結晶シリコンを第2のゲート
にアルミ膜を使用したゲート電極形成工程説明図である
。FIG. 8 is an explanatory view of the process of forming a gate electrode using polycrystalline silicon for the first gate and aluminum film for the second gate.
まず、第8図(a)に示されるように、シリコン基板6
0上に第1のゲート酸化膜61を形成する。First, as shown in FIG. 8(a), a silicon substrate 6
A first gate oxide film 61 is formed on 0.
次に、第8図(b)に示されるように、第1の多結晶シ
リコンゲート電極62を形成する。Next, as shown in FIG. 8(b), a first polycrystalline silicon gate electrode 62 is formed.
次に、第8図(c)に示されるように、ソース・ドレイ
ン拡散Jii63を形成する。Next, as shown in FIG. 8(c), source/drain diffusion Jii63 is formed.
次に、第8図(d)に示されるように、第2のゲート酸
化膜64を形成する・
その後、第8図(e)に示されるように、アルミゲート
電極65を形成する。Next, as shown in FIG. 8(d), a second gate oxide film 64 is formed. Then, as shown in FIG. 8(e), an aluminum gate electrode 65 is formed.
このように、第8図で示した2層の多結晶シリコンゲー
ト電極との製造工程で異なるところは、先に、ソース・
ドレイン拡散を行った後に、アルミゲート用のゲート膜
酸化膜を形成する点である。In this way, the difference in the manufacturing process from the two-layer polycrystalline silicon gate electrode shown in FIG.
The point is that the gate oxide film for the aluminum gate is formed after drain diffusion.
以上詳細に説明したように、本発明はゲート電極材料を
適当に選択して使用しても構成が可能である。As described above in detail, the present invention can be constructed by appropriately selecting and using gate electrode materials.
また、以上の説明は2人力のNORゲートについて説明
したが、本発明は3人力以上のNORゲートにも適用可
能である。In addition, although the above description has been made regarding a NOR gate powered by two people, the present invention is also applicable to a NOR gate powered by three or more people.
3人力の場合のパターン構成例を従来のこの種のものと
対比しながら説明する。An example of a pattern configuration in the case of three-man power will be explained while comparing it with a conventional one of this type.
第9図は従来の3人力のNORゲートの構成図である。FIG. 9 is a block diagram of a conventional three-man powered NOR gate.
即ち、第9図(a)はその平面図であり、平面レイアウ
トパターンを示している。第9図(b)は第9図(a)
のb−b線断面図である。なお、図中、+ltoは負荷
MOSトランジスタ、To+は第1の駆動MO5)ラン
ジスタ、C1zzは第2の駆動MO5トランジスタ、f
lziは第3の駆動MOSトランジスタであり、71は
トランジスタQ2゜のドレインの拡散層、72はトラン
ジスタQ2゜のゲート電極、73はトランジスタ[lz
oのソース及びトランジスタQ2.。That is, FIG. 9(a) is a plan view thereof, showing a planar layout pattern. Figure 9(b) is Figure 9(a)
FIG. 2 is a sectional view taken along line bb. In the figure, +lto is the load MOS transistor, To+ is the first drive MO5) transistor, C1zz is the second drive MO5 transistor, f
lzi is the third driving MOS transistor, 71 is the drain diffusion layer of the transistor Q2°, 72 is the gate electrode of the transistor Q2°, and 73 is the transistor [lz
o source and transistor Q2. .
Q!□1口2ユの共通ドレイン、及び74はトランジス
タQZI + Q!! + +lz:+の共通ソースで
あり、トランジスタQ!l + Qtt + Q23の
ゲート電極は並列に配置される。また、76、78はチ
ャネルストッパ、77゜79は絶縁物である。Q! □The common drain of 1 port and 2 units, and 74 are transistors QZI + Q! ! + +lz: common source of + and transistor Q! The gate electrodes of l + Qtt + Q23 are arranged in parallel. Further, 76 and 78 are channel stoppers, and 77° and 79 are insulators.
一方、第10図は本発明に係る3人力のNORゲートの
構成図である。つまり、第10図(a)はその平面図で
あり、平面レイアウトパターンを示しており、第10図
(b)は第10図(a)のb−b線断面図である。なお
、図中、Q3゜は負荷MOSトランジスタ、Q31は第
1の駆動MOS )ランジスタ、Q、は第2の駆動M
O5)ランジスタ、Q33は第3の駆動MOSトランジ
スタ、81はトランジスタQ、。のドレインの拡散層、
82はトランジスタQ、。のゲート電極、83はトラン
ジスタQ、。のソース及びトランジスタQ31 + 0
32 + 022の共通ドレイン、84はトランジスタ
(h+ + 031 + Qssの共通ソースである。On the other hand, FIG. 10 is a block diagram of a three-man powered NOR gate according to the present invention. That is, FIG. 10(a) is a plan view thereof and shows a planar layout pattern, and FIG. 10(b) is a sectional view taken along the line bb--b of FIG. 10(a). In the figure, Q3゜ is a load MOS transistor, Q31 is a first drive MOS) transistor, and Q is a second drive MOS transistor.
O5) transistor; Q33 is the third drive MOS transistor; 81 is the transistor Q; the drain diffusion layer of
82 is a transistor Q. 83 is a transistor Q. source and transistor Q31 + 0
32 + 022 common drain, 84 is the common source of the transistor (h+ + 031 + Qss).
これらの図から明らかなように、従来のものにおいては
、それぞれチャネルストッパ76、78及び絶縁物77
、79 (第9図(b)参照〕が形成され、その分スペ
ースを要するのに対して、本発明の実施例においては、
第10図に示されるように、INI 。As is clear from these figures, in the conventional type, the channel stoppers 76 and 78 and the insulator 77 are
, 79 (see FIG. 9(b)), which requires space, whereas in the embodiment of the present invention,
As shown in FIG. 10, INI.
IN、 、 IN2はコンパクトに配置できるとともに
、INI 、 lNffの電極は第1の多結晶シリコン
ゲートで構成し、それらの電極間に被りを有するように
したIN、の電極は第2の多結晶シリコンゲートで構成
される。また、ここでは、IN、の上をIN、が這う形
で電極配線している。IN, , IN2 can be arranged compactly, and the electrodes of INI and lNff are made of the first polycrystalline silicon gate, and the electrode of IN, which has an overlap between these electrodes, is made of the second polycrystalline silicon gate. Consists of gates. Further, here, the electrode wiring is arranged in such a manner that IN crawls over IN.
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。Note that the present invention is not limited to the above embodiments,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
(発明の効果)
以上、詳細に説明したように、本発明によれば、以下の
ような効果を奏することができる。(Effects of the Invention) As described above in detail, according to the present invention, the following effects can be achieved.
(1) NOR回路において、無駄なチャネルストッパ
、つまり、駆動MOS )ランジスタの並列接続部分を
区切るためのチャネルストッパ及び絶縁物をなくすこと
ができ、LSIパターンの縮小化を図ることができる。(1) In the NOR circuit, it is possible to eliminate unnecessary channel stoppers, that is, channel stoppers and insulators for separating parallel connection portions of drive MOS transistors, and it is possible to reduce the size of the LSI pattern.
(2)更に、無駄なチャネルストッパがないため、チャ
ネルストッパの横方向拡散による実質ゲート幅が短縮す
るのを防止でき、微細パターンの製造を容易に行うこと
ができる。(2) Furthermore, since there is no unnecessary channel stopper, it is possible to prevent the actual gate width from being shortened due to lateral diffusion of the channel stopper, and it is possible to easily manufacture fine patterns.
第1図は本発明に係るNOR回路を構成する多層ゲート
電極構造を持つ半導体装置の構成図、第2図は従来の半
導体装置の構成図、第3図は従来の半導体装置の問題点
説明図、第4図は本発明の半導体装置の利点説明図、第
5図は本発明の半導体装置の動作説明図、第6図は本発
明の半導体装置の被り状態の説明図、第7図は2層多結
晶シリコンゲート電極形成工程図、第8図は第1ゲート
電極に多結晶シリコン、第2ゲート電極にA2を用いる
電極形成工程図、第9図は従来の3人力NORゲートの
構成図、第10図は本発明の他の実施例を示す3人力N
ORゲートの構成図である。
Ql+・・・負荷MO3トランジスタ、11・・・トラ
ンジスタロ、Iのドレイン拡散層、12・・・トランジ
スタQ。
のゲート電極、13・・・トランジスタQl+のソース
拡散層(出力)、Q12・・・第1の駆動MOS )
ランジスタ、14・・・トランジスタLzの制御電極、
15・・・トランジスタQ12の制御電極、16・・・
トランジスタQ1□。
Qlffの共通ソース拡散層、17・・・シリコン基板
。Fig. 1 is a block diagram of a semiconductor device having a multilayer gate electrode structure constituting a NOR circuit according to the present invention, Fig. 2 is a block diagram of a conventional semiconductor device, and Fig. 3 is a diagram explaining problems of the conventional semiconductor device. , FIG. 4 is an explanatory diagram of the advantages of the semiconductor device of the present invention, FIG. 5 is an explanatory diagram of the operation of the semiconductor device of the present invention, FIG. 6 is an explanatory diagram of the overlapping state of the semiconductor device of the present invention, and FIG. Figure 8 is a process diagram for forming a layered polycrystalline silicon gate electrode; Figure 8 is a diagram showing a process diagram for forming an electrode using polycrystalline silicon for the first gate electrode and A2 for the second gate electrode; Figure 9 is a diagram showing the configuration of a conventional three-man-powered NOR gate; FIG. 10 shows another embodiment of the present invention.
It is a block diagram of an OR gate. Ql+...Load MO3 transistor, 11...Drain diffusion layer of transistor I, 12...Transistor Q. gate electrode, 13... source diffusion layer (output) of transistor Ql+, Q12... first drive MOS)
Transistor, 14... Control electrode of transistor Lz,
15... Control electrode of transistor Q12, 16...
Transistor Q1□. Qlff common source diffusion layer, 17... silicon substrate.
Claims (1)
スタとを設け、NOR回路を構成する多層ゲート電極構
造を持つ半導体装置において、前記複数の駆動MOSト
ランジスタのうち隣り合う少なくとも二つのトランジス
タの制御電極が電流の流れる方向と直角方向においてチ
ャネル領域上で被りを有することを特徴とする半導体装
置。In a semiconductor device including a load MOS transistor and a plurality of drive MOS transistors and having a multilayer gate electrode structure constituting a NOR circuit, current flows through control electrodes of at least two adjacent transistors among the plurality of drive MOS transistors. A semiconductor device characterized by having an overlap over a channel region in a direction perpendicular to the direction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61182671A JPS6340360A (en) | 1986-08-05 | 1986-08-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61182671A JPS6340360A (en) | 1986-08-05 | 1986-08-05 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6340360A true JPS6340360A (en) | 1988-02-20 |
Family
ID=16122398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61182671A Pending JPS6340360A (en) | 1986-08-05 | 1986-08-05 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6340360A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005531934A (en) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | Technology for manufacturing logic elements using multiple gate layers |
-
1986
- 1986-08-05 JP JP61182671A patent/JPS6340360A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005531934A (en) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | Technology for manufacturing logic elements using multiple gate layers |
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