JPS6339254A - Fault detecting device for digital exchange - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
ディジタル交換機の加入者集線装置における時分割集線
スイッチ（ＬＴＳＷ）のドライバ回路の障害を一過性と
連続性と分け、連続性障害のみを通知するディジタル交
換機の障害検出装置である。[Detailed Description of the Invention] [Summary] A digital exchange that separates failures in the driver circuit of a time-sharing concentrator switch (LTSW) in a subscriber concentrator of a digital exchange into temporary and continuous failures and notifies only continuous failures. This is a failure detection device.
本発明はディジタル交換機の障害検出装置に関し、特に
、時分割集線スイッチ（ＬＴＳＷ）のドライバ回路に発
生する連続性障害を通知するディジタル交換機の障害検
出装置に関する。The present invention relates to a failure detection device for a digital exchange, and more particularly to a failure detection device for a digital exchange that notifies a continuity failure occurring in a driver circuit of a time division concentrator switch (LTSW).
一般にディジタル交換機の通話路（ＳＰ）サブシステム
は、加入者トラヒックを集束する集線段（局内および遠
隔の集線装置や加入者回路）、トラヒックを目的方路へ
分配する分配段（時分割ネットワーク）のほか、回線系
装置、信号装置と交換台装置とからなる。In general, the speech path (SP) subsystem of a digital switch consists of a concentration stage (local and remote concentrators and subscriber circuits) that converges subscriber traffic, and a distribution stage (time division network) that distributes the traffic to destination routes. It also consists of line equipment, signaling equipment, and switching board equipment.
第６図は従来の二重化されたディジタル交換機の一形式
のＳＰサブシステムにおける加入者回路（ＳＬＣ）
１と時分割集線スイッチ（ＬＴＳＷ） ２との接続の詳
細を示すものである。二重化されたＬＴＳＷ ２には、
二重化されていない１５個のＳＬＣＩが接続されている
。ＬＴＳＷ ２には図示しないＯ系（以後＃Ｏと記す）
の集線段制御装置（ＬＰＲ）に接続する入力端子２１、
次の＃０のＬＰＲに接続する出力端子２２．１系（以後
Ｉｌｌと記す）のＬＰＩ？に接続する入力端子２３、次
の＃１のＬＰＨに接続する出力端子２４が設けられてお
り、通常は＃０かＩｌｌかのどちらかの系がアクト信号
により作動しており、作動している系がアクト系、非作
動状態の系がスタンバイ系と呼ばれている。Figure 6 shows the subscriber circuit (SLC) in the SP subsystem of a type of conventional duplex digital exchange.
1 and a time division concentrator switch (LTSW) 2 are shown in detail. In the redundant LTSW 2,
Fifteen non-duplicated SLCIs are connected. O system not shown in LTSW 2 (hereinafter referred to as #O)
an input terminal 21 connected to the line concentrator controller (LPR) of
LPI of output terminal 22.1 system (hereinafter referred to as Ill) connected to the next #0 LPR? An input terminal 23 is connected to the LPH of the next #1, and an output terminal 24 is connected to the next #1 LPH. Normally, either the #0 or Ill system is activated by the act signal and is activated. The system is called the active system, and the system in the inactive state is called the standby system.
端子２１と端子２２はそれぞれドライバ回路３０を介し
て往復通話メモリ（ＤＳＭ／ＵＳＭ） ２５に接続して
おり、端子２３と端子２４もそれぞれドライバ回路３０
を介して往復通話メモリ（ＤＳＭ／ＵＳＭ） ２５に接
続している。The terminals 21 and 22 are each connected to a round trip memory (DSM/USM) 25 via a driver circuit 30, and the terminals 23 and 24 are also connected to a driver circuit 30.
It is connected to the round trip memory (DSM/USM) 25 via the.
ＩＩＯがアクト系の時には端子２１にアクト信号が入力
され、＃ｌがアクト系の時には端子２３にアクト信号が
入力されるようになっている。２６はアクト系のＬＴＳ
Ｗ ２を、ＳＬＣＩの何番目の基板５ＬＣＰＣＢＸ （
Ｘは１〜１５の整数）と接続するかの信号を出力するタ
イミング信号発生用デコーダである。そして、ＬＴＳＷ
２のＤＳＭ／ＵＳＭ２５およびタイミング信号発生用
デコーダ２６の信号出口部にもそれぞれドライバ回路３
０が設けられており、端子２１．２２または端子２３゜
２４にローレベルの信号が入力された方のＬＴＳＷ ２
がＳＬＣＩに接続されることになっている。１０は５Ｌ
ＣＩ側に設けられたドライバ回路である。When IIO is of the act type, an act signal is input to the terminal 21, and when #l is of the act type, an act signal is input to the terminal 23. 26 is an act type LTS
W 2, which board of SLCI 5LCPCBX (
X is an integer from 1 to 15). And LTSW
A driver circuit 3 is also provided at the signal output section of the DSM/USM 25 and the timing signal generation decoder 26, respectively.
0 is provided, and a low level signal is input to the terminals 21, 22 or 23, 24 of the LTSW 2.
is to be connected to the SLCI. 10 is 5L
This is a driver circuit provided on the CI side.
以上のように構成されたディジタル交換機では、ＬＴＳ
Ｗ ２のドライバ回路で障害が検出された場合、スキャ
ン信号ＳＣＮを使用して障害を通知していたが、この場
合、例えばノイズ等の何らかの要因によって障害が誤検
出されてしまい、障害に対する不要の処置がとられてし
まうという問題点がある。In the digital exchange configured as described above, LTS
When a fault is detected in the W2 driver circuit, the scan signal SCN is used to notify the fault, but in this case, the fault may be erroneously detected due to some factor such as noise, and unnecessary The problem is that no action is taken.
この場合、ＬＴＳＷ ２が二重化されていれば被害は少
ないが、ＬＴＳＷ ２が一重化の場合は障害の誤検出に
よる被害は大きい。In this case, if the LTSW 2 is duplicated, there will be little damage, but if the LTSW 2 is single, the damage caused by erroneous failure detection will be great.
本発明の目的は前記従来のディジタル交換機のＬＴＳＷ
のドライバ回路において障害が誤検出される問題点を解
消し、ＬＴＳ−のドライバ回路においてノイズ等による
一過性の障害を検出した場合は障害通知をせず、実際の
障害の場合だけ障害を通知するようにすることができる
優れたディジタル交換機の障害検出装置を提供すること
にある。The object of the present invention is to
This solves the problem of incorrectly detecting faults in the LTS driver circuit, and does not notify a fault when a temporary fault due to noise etc. is detected in the LTS driver circuit, but only in the case of an actual fault. An object of the present invention is to provide an excellent fault detection device for a digital exchange that can be used to detect faults in digital exchanges.
前記目的を達成する本発明のディジタル交換機の集線装
置の原理ブロック図が第１図に示される。A block diagram of the principle of a line concentrator for a digital exchange according to the present invention that achieves the above object is shown in FIG.
第１図において、３０はＬＴＳ−のドライバ回路であり
、このドライバ回路３０にはドライバ回路３０の障害状
態時に出力が切り換わる障害検出回路４０が接続してい
る。この障害検出回路４０には障害識別回路５０が接続
しており、前記障害検出回路４０からの障害信号が連続
性の時だけ信号を出力する。そして、障害識別回路５０
には障害通知回路６０が接続しており、障害識別回路５
０からの真の障害信号をスキャン信号により通知する。In FIG. 1, 30 is an LTS- driver circuit, and a failure detection circuit 40 whose output is switched when the driver circuit 30 is in a failure state is connected to this driver circuit 30. A fault identification circuit 50 is connected to this fault detection circuit 40, and outputs a signal only when the fault signal from the fault detection circuit 40 is continuous. And the fault identification circuit 50
A fault notification circuit 60 is connected to the fault identification circuit 5.
A true fault signal from 0 is notified by a scan signal.
本発明のディジタル交換機の障害検出装置によれば、Ｌ
ＴＳ−のドライバ回路における障害の発生が障害検出回
路によって検出され、その信号が障害識別回路に入力さ
れる。障害識別回路では障害検出信号が一過性のものか
連続性のものかが判定され、障害検出信号が連続性の時
だけドライバ回路に障害が発生したものとして真の障害
信号を障害通知回路に送る。障害通知回路は障害識別回
路からの真の障害信号をスキャン信号に乗せて後段の装
置にドライバ理路で障害が発生したことを通知する。According to the fault detection device for a digital exchange of the present invention, L
The occurrence of a fault in the driver circuit of the TS- is detected by the fault detection circuit, and the signal thereof is input to the fault identification circuit. The fault identification circuit determines whether the fault detection signal is transient or continuous, and only when the fault detection signal is continuous, it is assumed that a fault has occurred in the driver circuit and the true fault signal is sent to the fault notification circuit. send. The fault notification circuit adds the true fault signal from the fault identification circuit to the scan signal and notifies subsequent devices that a fault has occurred in the driver logic.
以下図面を用いて本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明のディジタル交換機の障害検出装置の一
実施例の構成を示すものである。ＬＴＳＷ ２のデータ
信号回路に設けられたドライバ回路３０の入力端子３１
と出力端子３２には、障害検出回路４０としての排他的
ＯＲ回路４１の２つの入力がそれぞれ接続されている。FIG. 2 shows the configuration of an embodiment of a fault detection device for a digital exchange according to the present invention. Input terminal 31 of driver circuit 30 provided in data signal circuit of LTSW 2
Two inputs of an exclusive OR circuit 41 as a fault detection circuit 40 are connected to the output terminal 32 and the output terminal 32, respectively.
排他的ＯＲ回路４１の出力は、ドライバ回路３０の入力
と出力とが同一であればローレベルであるが、ドライバ
回路３０に障害が発生してその入力と出力とが異なる場
合は、その出力はハイレベルになる。The output of the exclusive OR circuit 41 is at a low level if the input and output of the driver circuit 30 are the same, but if a fault occurs in the driver circuit 30 and its input and output are different, the output is low. Become a high level.
排他的ＯＲ回路４１の出力は障害識別回路５０にある２
つのＤ型フリップフロップ（以後Ｆ／Ｆという）５２お
よび５３のデータ入力端子りにそれぞれ接続されており
、一方、このＤ型Ｆ／Ｆ５２．５３のクロックパルス人
力Ｃｐには、第３図（ａ）に示すクロ・ツク信号ＣＬＫ
の周期を２倍に逓倍するＴ型Ｆ／Ｆ５１の口出力および
Ｎ口出力（第３図（Ｃ１，（ｄ）に実線口、八で示す）
がそれぞれ入力されるようになっている。そして、これ
らＤ型Ｆ／Ｆ５２．５３の口出力はそれぞれＮＡＮＤ回
路５４の２つの入力に接続されており、ＮＡＮＤ回路５
４の出力は障害通知回路６０の３ステートバフフア６１
の制御端子６２に接続されている。The output of exclusive OR circuit 41 is 2 in fault identification circuit 50.
3 (a). ) The clock signal CLK shown in
Output and N output of T-type F/F 51 that doubles the period of
are entered respectively. The outputs of these D-type F/Fs 52 and 53 are respectively connected to two inputs of a NAND circuit 54.
The output of 4 is the 3-state buffer 61 of the failure notification circuit 60.
is connected to the control terminal 62 of.
以上のように構成されたディジタル交換機の障害検出装
置では、例えば時刻ｔ１に始まり、時刻ｔ２に終了する
クロックパルス１周期程度の一過性の障害がドライバ回
路３０に発生すると、第３図（ｂ）に実線イで示すよう
にこの間だけ排他的ＯＲ回路４１の出力がハイレベルに
なる。このハイレベルの信号が２つのＦ／Ｆ５２，５３
のＤ端子に入力されると、Ｆ／Ｆ５２の出力は第３図（
ｅｌに実線二で示すように所定期間でけハイレベルに変
化するが、Ｆ／Ｆ５３の出力は第３図（ｆ）に実線ホで
示すように変化しない。In the fault detection device for a digital exchange configured as described above, if a temporary fault of about one cycle of clock pulses that starts at time t1 and ends at time t2 occurs in the driver circuit 30, the fault detection device shown in FIG. ), the output of the exclusive OR circuit 41 becomes high level only during this period, as shown by the solid line A. This high level signal is transmitted to two F/Fs 52 and 53.
When input to the D terminal of the F/F 52, the output of the F/F 52 is as shown in Fig.
Although el changes to a high level for a predetermined period of time as shown by the solid line 2, the output of the F/F 53 does not change as shown by the solid line E in FIG. 3(f).
これは、時刻ｔ１から時刻ｔ２の間に、Ｆ／Ｆ５２のＣ
ｐ端子にはアンプエツジのパルスが入力されるが、Ｆ／
Ｆ５３のＣｐ端子にはアップエツジのパルスが入力され
ないからである。そして、Ｃｐ端子にアップエツジのパ
ルスが入力されたＦ／Ｆ５３の出力は次のアップエツジ
のパルスがＣｐ端子に入力されるまでハイレベルに保持
される。This means that the C of F/F 52 between time t1 and time t2
The amplifier edge pulse is input to the p terminal, but the F/
This is because no up-edge pulse is input to the Cp terminal of F53. The output of the F/F 53 to which the up-edge pulse is input to the Cp terminal is held at a high level until the next up-edge pulse is input to the Cp terminal.
このように、ドライバ回路３０に発生する障害が一過性
のものである時は、Ｆ／Ｆ５２と５３の出力が両方同時
にハイレベルになることがないので、ＮＡＮＤ回路５４
の出力は第３図（ｇ）に実線へで示すようにハイレベル
のままである。よって、障害通知回路６０の３ステート
バツフア６１はスキャン信号ＳＣＮをそのまま伝達する
ので、ドライバ回路３０の一過性の障害が誤って後段に
伝えられることがない。In this way, when the fault that occurs in the driver circuit 30 is temporary, the outputs of the F/Fs 52 and 53 will not both become high level at the same time, so the NAND circuit 54
The output remains at a high level as shown by the solid line in FIG. 3(g). Therefore, since the three-state buffer 61 of the fault notification circuit 60 transmits the scan signal SCN as is, a temporary fault in the driver circuit 30 will not be erroneously transmitted to the subsequent stage.
一方、例えば時刻ｔ１にドライバ回路３０に発生した障
害が連続的な真の障害の時は、第３図（ｂ）に鎖線トで
示すように排他的ＯＲ回路４１の出力は時刻ｔ１以後ハ
イレベルになったままである。この時は、アップエツジ
のパルスがＣｐ端子に先に入力されるＦ／Ｆ５２の出力
が第３図（ｅ）に鎖線チで示すようにハイレベルになり
、続いてアップエツジのパルスがＣｐ端子に入力される
Ｆ／Ｆ５３の出力が第３図（ｆ）に鎖線りで示すように
ハイレベルになる。この結果、Ｆ／Ｆ５２，５３の出力
が同時にローレベルとなった時点からＮＡＮＤ回路５４
の出力がローレベルになり、この信号が３ステートバツ
フア６１に伝えられる。On the other hand, for example, if the fault that occurs in the driver circuit 30 at time t1 is a continuous true fault, the output of the exclusive OR circuit 41 will be at a high level after time t1, as shown by the chain line G in FIG. 3(b). It remains as it is. At this time, the output of the F/F 52, in which the up-edge pulse is input to the Cp terminal first, becomes high level as shown by the chain line H in FIG. 3(e), and then the up-edge pulse is input to the Cp terminal. The output of the F/F 53 becomes high level as shown by the chain line in FIG. 3(f). As a result, from the time when the outputs of F/Fs 52 and 53 become low level at the same time, the NAND circuit 54
The output becomes low level, and this signal is transmitted to the 3-state buffer 61.
このようにして、ドライバ回路３０に連続性の障害が発
生した時は、通知回路６０の３ステートバツフア６１の
制御端子６２がローレベルになると、３ステートバツフ
ア６１によりスキャン信号ＳＣＮが後段に伝えられなく
なるので、障害の発生が検知される。In this way, when a continuity failure occurs in the driver circuit 30, when the control terminal 62 of the 3-state buffer 61 of the notification circuit 60 becomes low level, the 3-state buffer 61 transfers the scan signal SCN to the subsequent stage. Since the information cannot be transmitted, the occurrence of a failure can be detected.
第４図は本発明のディジタル交換機の障害検出装置の別
の実施例を示すものであるが、第２図の実施例とは障害
識別回路５０の構成が異なっているだけであるので、残
りの同じ部品には同じ番号を付してその説明を省略する
。FIG. 4 shows another embodiment of the fault detection device for a digital exchange according to the present invention, but the only difference from the embodiment shown in FIG. 2 is the configuration of the fault identification circuit 50. Identical parts will be given the same numbers and their explanations will be omitted.
第４図において、障害識別回路５０はＡＮＤ回路５５、
インバータ５６、カウンタ５７及びＲ３型Ｆ／Ｆ５８と
から構成されている。ＡＮＤ回路５５の一方の入力端子
には排他的ＯＲ回路４１の出力が接続され、他方の端子
にはクロック信号ＣＬＫが入力されるようになっている
。カウンタのカウント入力端子Ｃには前記ＡＮＤ回路５
５の出力が接続され、リセット端子Ｒには前記排他的Ｏ
Ｒ回路４１の出力をインバータ５６で反転したものが入
力されるようになっている。このインバータ５６の出力
はまたＲ３型Ｆ／Ｆ５８のリセット端子Ｒにも入力され
るようになっている。また、Ｒ３型Ｆ／Ｆ５８のセット
端子Ｓには前記カウンタの所定の出力端子、例えばカウ
ント入力端子Ｃに１０個のパルスが入力された時に出力
がでるキャリアウド端子ＣＯが接続されている。In FIG. 4, the fault identification circuit 50 includes an AND circuit 55,
It is composed of an inverter 56, a counter 57, and an R3 type F/F 58. The output of the exclusive OR circuit 41 is connected to one input terminal of the AND circuit 55, and the clock signal CLK is input to the other terminal. The AND circuit 5 is connected to the count input terminal C of the counter.
5 is connected, and the reset terminal R is connected to the exclusive O
The output of the R circuit 41 is inverted by an inverter 56 and is input. The output of this inverter 56 is also input to the reset terminal R of the R3 type F/F 58. Further, the set terminal S of the R3 type F/F 58 is connected to a predetermined output terminal of the counter, for example, a carrier terminal CO which outputs an output when 10 pulses are input to the count input terminal C.
そして、このＲ３型Ｆ／ＦのＮＱ端子が３ステートバツ
フア６１の制御端子６２に接続されている。The NQ terminal of this R3 type F/F is connected to the control terminal 62 of the 3-state buffer 61.
次に、以上のように構成された障害識別回路５０に排他
的ＯＲ回路４１から第５図（ｂ）に示す一過性障害信号
が入力された場合と、第５図（ｄ）に示す連続性障害信
号とが入力された場合について説明する。Next, a case where the transient fault signal shown in FIG. 5(b) is inputted from the exclusive OR circuit 41 to the fault identification circuit 50 configured as described above, and a case where the transient fault signal shown in FIG. A case in which a sexual disorder signal is input will be explained.
まず、一過性障害信号がＡＮＤ回路５５に入力された場
合は、ＡＮＤ回路５５の一方の入力端子が一時的にハイ
レベルになり、その間だけ他方の端子に入力されるクロ
ック信号ＣＬＫが第５図（Ｃ１に示すように出力される
。排他的ＯＲ回路４１の出力がハイレベルの時は、この
間カウンタ５７のリセット端子Ｒもハイレベルになり、
カウント可能状態になっているので、前記ＡＮＤ回路５
５からの出力はカウンタ５７にカウントされる。なお、
排他的ＯＲ回路４１からの出力がローレベルになると、
ローレベルになり、カウンタ５７のリセット端子Ｒがロ
ーレベルになるので、それまでカウントしたクロック信
号ＣＬＫの値がクリアされる。First, when a transient fault signal is input to the AND circuit 55, one input terminal of the AND circuit 55 temporarily becomes high level, and only during that time, the clock signal CLK input to the other terminal becomes the fifth When the output of the exclusive OR circuit 41 is at a high level, the reset terminal R of the counter 57 is also at a high level during this period.
Since the count is enabled, the AND circuit 5
The output from 5 is counted by a counter 57. In addition,
When the output from the exclusive OR circuit 41 becomes low level,
Since the reset terminal R of the counter 57 becomes low level, the value of the clock signal CLK counted up to that point is cleared.
ところが、ドライバ回路３０に発生した障害が一過性の
場合は、ＡＮＤ回路５５から出力されるパルス数が少な
いので、カウンタ５７のキャリアウド端子ＣＯからは信
号が出力されない。この結果、Ｒ３型Ｆ／Ｆ５８のセッ
ト端子Ｓはローレベルのままであるので、そのＮＧ小出
力ハイレベルに保持される。However, if the fault occurring in the driver circuit 30 is temporary, the number of pulses output from the AND circuit 55 is small, so no signal is output from the carrier terminal CO of the counter 57. As a result, the set terminal S of the R3 type F/F 58 remains at a low level, so that the NG small output is held at a high level.
即ち、Ｒ３型Ｆ／Ｆではセット端子Ｓがローレベルのま
まの時に、リセット端子Ｒの入力が一過性障害信号によ
り変化してもそのＮＱ比出力ハイレベルのまま不変であ
る。よって、障害通知回路６ｏはスキャン信号ＳＣＮを
後段にそのまま伝え、障害は通知されない。That is, in the R3 type F/F, when the set terminal S remains at a low level, even if the input to the reset terminal R changes due to a transient failure signal, its NQ ratio output remains unchanged at a high level. Therefore, the fault notification circuit 6o directly transmits the scan signal SCN to the subsequent stage, and no fault is notified.
一方、連続性障害信号がＡＮＤ回路５５に入力された場
合は、ＡＮＤ回路５５の一方の入力端子がその後ずつと
ハイレベルになり、この後に他方の端子に入力されるク
ロック信号ＣＬＫは第５図（ｅｌに示すようにそのまま
出力される。排他的ＯＲ回路４１の出力がハイレベルに
なるとこの間カウンタ５７のリセット端子Ｒもハイレベ
ルになり、カウント可能状態になっているので、前記Ａ
ＮＤ回路５５からの出力はカウンタ５７にカウントされ
る。On the other hand, when the continuity fault signal is input to the AND circuit 55, one input terminal of the AND circuit 55 becomes high level one after another, and the clock signal CLK input to the other terminal after this is as shown in FIG. (It is output as is as shown in el. When the output of the exclusive OR circuit 41 becomes high level, the reset terminal R of the counter 57 also becomes high level during this time, and the count is enabled.
The output from the ND circuit 55 is counted by a counter 57.
このようにドライバ回路３０に発生した障害が連続性の
場合は、ＡＮＤ回路５５から出力されるパルスが次々に
カウントされるので、カウント数が１０になった時点で
カウンタ５７のキャリアウド端子ＣＯから第５図（ｆ）
に示す信号が出力される。この結果、Ｒ３型Ｆ／Ｆ５Ｂ
のセット端子Ｓがハイレベルの変化するので、そのＮＱ
比出力第５図（幻に示すようにローレベルに変化する。If the fault occurring in the driver circuit 30 is continuous as described above, the pulses output from the AND circuit 55 are counted one after another, so that when the count reaches 10, the signal is output from the carrier terminal CO of the counter 57. Figure 5(f)
The signal shown in is output. As a result, R3 type F/F5B
Since the set terminal S changes to high level, its NQ
Specific output (changes to low level as shown in Figure 5).
よって、障害通知回路６０の３ステートバツフア６１の
制御端子６２がローレベルになり、スキャン信号ＳＣＮ
が後段に伝えられな、くなるので、障害の発生が検知さ
れる。Therefore, the control terminal 62 of the three-state buffer 61 of the failure notification circuit 60 becomes low level, and the scan signal SCN
The occurrence of a failure is detected because it is not transmitted to the subsequent stage.
なお、この実施例ではカウンタ５７のキャリアウド端子
ＣＯをＲ５型Ｆ／Ｆ５８のセット端子Ｓに接続している
が、Ｒ３型Ｆ／Ｆ５８のセット端子Ｓに接続するカウン
タ５７の端子は任意に選択でき、その選択によってカウ
ンタ５７にいくつクロック信号ＳＣＮが入力された時を
障害発生とするかが設定できる。In this embodiment, the carrier terminal CO of the counter 57 is connected to the set terminal S of the R5 type F/F 58, but the terminal of the counter 57 connected to the set terminal S of the R3 type F/F 58 can be selected arbitrarily. Depending on the selection, it is possible to set how many clock signals SCN are input to the counter 57 when a failure occurs.
以上説明したように本発明のディジタル交換機の障害検
出装置によれば、時分割集線切換回路のドライバ回路に
発生した障害が一過性のものか、連続性のものかを判定
することができ、障害が連続性の時だけこれを通知する
することができるので、ノイズ等による一過性の障害の
誤検出が防止でき、障害に対する不要な処置をとらずに
済むという効果がある。As explained above, according to the fault detection device for a digital exchange of the present invention, it is possible to determine whether a fault occurring in the driver circuit of a time-division concentrator switching circuit is temporary or continuous. Since this can be notified only when the fault is continuous, it is possible to prevent false detection of temporary faults due to noise, etc., and there is an effect that unnecessary measures for the fault can be avoided.
第１図は本発明のディジタル交換機の障害検出装置の原
理ブロック図、第６図は従来のディジタル交換機の障害
検出装置が設けられる集線装置の構成を示す回路図、第
２図は本発明のディジタル交換機の障害検出装置の一実
施例の構成を示す回路図、第３図は第２図の各部位の信
号波形を示す波形図、第４図は本発明のディジタル交換
機の障害検出装置の他の実施例の構成を示す回路図、第
５図は第４図の各部位の信号波形を示す波形図である。
１・・・加入者回路、２・・・時分割集線スイッチ、３
０・・・ドライバ回路、４０・・・障害検出回路、４１
・・・排他的ＯＲ回路、５０・・・障害識別回路、５１
．５２，５３．５８・・・フリップフロップ、５４・・
・ＮＡＮＤ回路、５６・・・インバータ、５７・・・カ
ウンタ、６０・・・障害通知回路。FIG. 1 is a principle block diagram of a failure detection device for a digital exchange according to the present invention, FIG. 6 is a circuit diagram showing the configuration of a line concentrator in which a conventional failure detection device for a digital exchange is installed, and FIG. FIG. 3 is a waveform diagram showing the signal waveforms of each part of FIG. 2, and FIG. 4 is a circuit diagram showing the configuration of an embodiment of a fault detection device for a digital switch according to the present invention. FIG. 5 is a circuit diagram showing the configuration of the embodiment. FIG. 5 is a waveform diagram showing signal waveforms at each part in FIG. 4. 1... Subscriber circuit, 2... Time division concentrator switch, 3
0... Driver circuit, 40... Fault detection circuit, 41
. . . Exclusive OR circuit, 50 . . . Fault identification circuit, 51
．． 52, 53.58...Flip-flop, 54...
- NAND circuit, 56... Inverter, 57... Counter, 60... Fault notification circuit.
Claims (1)
ジタル交換機の時分割集線切換回路（２）のドライバ回
路（３０）の障害検出装置であって、前記ドライバ回路
（３０）の障害状態時に出力が切り換わる障害検出回路
（４０）と、 この障害検出回路（４０）からの障害信号が一過性か連
続性かを判定する障害識別回路（５０）と、障害が連続
性の時にこれをスキャン信号を用いて通知する障害通知
回路（６０）、 とからなるディジタル交換機の障害検出装置。[Scope of Claims] A failure detection device for a driver circuit (30) of a time division concentrator switching circuit (2) of a digital exchange that handles a predetermined number of subscriber circuits to which telephones are connected, the driver circuit (30) a fault detection circuit (40) whose output switches when a fault condition occurs; a fault identification circuit (50) which determines whether the fault signal from this fault detection circuit (40) is transient or continuous; A fault detection device for a digital exchange, comprising: a fault notification circuit (60) that notifies this using a scan signal when the fault occurs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18278186A JPS6339254A (en) | 1986-08-05 | 1986-08-05 | Fault detecting device for digital exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18278186A JPS6339254A (en) | 1986-08-05 | 1986-08-05 | Fault detecting device for digital exchange |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339254A true JPS6339254A (en) | 1988-02-19 |
Family
ID=16124307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18278186A Pending JPS6339254A (en) | 1986-08-05 | 1986-08-05 | Fault detecting device for digital exchange |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339254A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329551A (en) * | 1989-06-27 | 1991-02-07 | Fujitsu Ltd | Test processing system for communication equipment |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134550A (en) * | 1983-12-22 | 1985-07-17 | Nec Corp | Fault detecting system of time division multiplex highway |
-
1986
- 1986-08-05 JP JP18278186A patent/JPS6339254A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134550A (en) * | 1983-12-22 | 1985-07-17 | Nec Corp | Fault detecting system of time division multiplex highway |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329551A (en) * | 1989-06-27 | 1991-02-07 | Fujitsu Ltd | Test processing system for communication equipment |
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