JPS633515A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
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- JPS633515A JPS633515A JP61147305A JP14730586A JPS633515A JP S633515 A JPS633515 A JP S633515A JP 61147305 A JP61147305 A JP 61147305A JP 14730586 A JP14730586 A JP 14730586A JP S633515 A JPS633515 A JP S633515A
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- Japan
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- 230000001934 delay Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 14
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルテレビなどに用いられる、基準信
号に同期したディジタルデータを発生するディジタル位
相同期回路に関するものである。
号に同期したディジタルデータを発生するディジタル位
相同期回路に関するものである。
従来の技術
近年信号処理のディジタル化が盛んに行われ、ディジタ
ルテレビなどでは基準信号に同期したディジタル信号を
発生する回路が必要となり、ディジタル位相同期回路に
対する要望が高まっている。
ルテレビなどでは基準信号に同期したディジタル信号を
発生する回路が必要となり、ディジタル位相同期回路に
対する要望が高まっている。
以下図面を参照しながら従来のディジタル位相同期回路
について説明する。第３図は従来のディジタル位相同期
回路の構成を示したブロック図であり、第４図は可変周
波数発振器の出力波形を示した波形図、第５図はＲＯＭ
（続出し専用メモリ）の入出力特性を示した特性図で
ある。
について説明する。第３図は従来のディジタル位相同期
回路の構成を示したブロック図であり、第４図は可変周
波数発振器の出力波形を示した波形図、第５図はＲＯＭ
（続出し専用メモリ）の入出力特性を示した特性図で
ある。
第３図に於て入力端子３０に入力された基準パルス信号
はローパスフィルタ３１で高域成分が除去されて正弦波
となり乗算器３２でＲＯＭ３９の出力が乗じられる。乗
算器３２の出力はローパスフィルタ３３で濾波され、ロ
ーパスフィルタ３１の出力とＲＯＭ２Ｓの出力の位相差
を示す信号となり、加算回路３５、加算回路３６、遅延
回路３８からなる可変周波数発振器３４を制御する。こ
こで可変周波数発振器３４の動作について第４図を用い
て説明する。加算回路３６は加算回路３５の出力を遅延
回路３８（Ｚ−’は単位遅延を表し、具体回路としては
例えばＤフリップフロップを用いる。）の出力に加算す
る。従ってその出力はクロック毎に加算回路３６の入力
分だけ増加する。加算回路３６の入力をθ、クロック周
期をＴとした時、加算回路３６の出力の時間変化を示し
た図が第４図である。第４図で横軸は時間を表し縦軸は
加算回路３６の出力即ち、可変周波数発振器３４の出力
位相をしめす。第４図から判る様に加算回路の出力は時
間Ｔ毎にθづつ増加し加算回路３６がオーバーフローす
ると零にもどる動作を繰り返す。従って可変周波数発振
器３４の出力は階段状の漏波となりその周波数はθ即ち
加算回路３６の入力に比例する。加算回路３５で可変周
波数発振器３４の入力に入力端子３７から入力した一定
の値を加算しておけば、その−定値に応じた周波数を中
心として発振周波数を制御できる。
はローパスフィルタ３１で高域成分が除去されて正弦波
となり乗算器３２でＲＯＭ３９の出力が乗じられる。乗
算器３２の出力はローパスフィルタ３３で濾波され、ロ
ーパスフィルタ３１の出力とＲＯＭ２Ｓの出力の位相差
を示す信号となり、加算回路３５、加算回路３６、遅延
回路３８からなる可変周波数発振器３４を制御する。こ
こで可変周波数発振器３４の動作について第４図を用い
て説明する。加算回路３６は加算回路３５の出力を遅延
回路３８（Ｚ−’は単位遅延を表し、具体回路としては
例えばＤフリップフロップを用いる。）の出力に加算す
る。従ってその出力はクロック毎に加算回路３６の入力
分だけ増加する。加算回路３６の入力をθ、クロック周
期をＴとした時、加算回路３６の出力の時間変化を示し
た図が第４図である。第４図で横軸は時間を表し縦軸は
加算回路３６の出力即ち、可変周波数発振器３４の出力
位相をしめす。第４図から判る様に加算回路の出力は時
間Ｔ毎にθづつ増加し加算回路３６がオーバーフローす
ると零にもどる動作を繰り返す。従って可変周波数発振
器３４の出力は階段状の漏波となりその周波数はθ即ち
加算回路３６の入力に比例する。加算回路３５で可変周
波数発振器３４の入力に入力端子３７から入力した一定
の値を加算しておけば、その−定値に応じた周波数を中
心として発振周波数を制御できる。
以上の様にして得られた発振出力は上で述べた様に漏波
であり、ローパスフィルタ３１の出力に得られた基準の
正弦波と直接乗算して位相比較できないので、第５図に
示す様な正弦波状の人出力持性を持つＲＯＭ３９（正弦
波の入出力特性をテーブルとしで書き込んでおく）で正
弦波に変換し乗算回路３２に帰還して入力端子３０に入
力された基準パルス信号に同期した出力信号を得る。こ
の出力は出力端子４０に出力される。
であり、ローパスフィルタ３１の出力に得られた基準の
正弦波と直接乗算して位相比較できないので、第５図に
示す様な正弦波状の人出力持性を持つＲＯＭ３９（正弦
波の入出力特性をテーブルとしで書き込んでおく）で正
弦波に変換し乗算回路３２に帰還して入力端子３０に入
力された基準パルス信号に同期した出力信号を得る。こ
の出力は出力端子４０に出力される。
この様な例は例えば、ディジタル信号処理の応用（電子
通信学会）ｐ ｐ １５９〜１６０に示されている。
通信学会）ｐ ｐ １５９〜１６０に示されている。
発明が解決しようとする問題点
しかしながら上記のような構成のディジタル位相同期回
路では、基準パルスをローパスフィルタで正弦波に変換
して位相比較するので基準パルスのエツジに出力を同期
させるのが難しい。さらにローパスフィルタ３３の出力
にはローパスフィルタ３１の出力とＲＯＭ３９の出力の
和の周波数成分がある程度除去されずに残り、その成分
によって可変周波数発振器３４の出力位相が変動し、時
間的な位相誤差が生じる。また位相比較器として用いる
乗算器はディジタル回路としては規模が大きくなる欠点
があった。
路では、基準パルスをローパスフィルタで正弦波に変換
して位相比較するので基準パルスのエツジに出力を同期
させるのが難しい。さらにローパスフィルタ３３の出力
にはローパスフィルタ３１の出力とＲＯＭ３９の出力の
和の周波数成分がある程度除去されずに残り、その成分
によって可変周波数発振器３４の出力位相が変動し、時
間的な位相誤差が生じる。また位相比較器として用いる
乗算器はディジタル回路としては規模が大きくなる欠点
があった。
本発明は上記問題点を鑑み、乗算器を用いないで位相比
較することによって基準パルスのエツジに正確に同期し
た位相誤差のない出力信号を発生するディジタル位相同
期回路を提供するものである。
較することによって基準パルスのエツジに正確に同期し
た位相誤差のない出力信号を発生するディジタル位相同
期回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために本発明のディジタル位相同
期回路は、入力データを基準パルスのエツジでランチす
るＤフリップフロンプ回路と、その出力データから一定
値を減じる減算回路と、前記減算回路の出力データを濾
波するローパスフィルタと、その出力データに応じた周
波数で発振する可変周波数発振器を具備し、前記可変周
波数発振器の出力データを前記Ｄフリップフロップ回路
の入力データとして与えるように構成されるものである
。
期回路は、入力データを基準パルスのエツジでランチす
るＤフリップフロンプ回路と、その出力データから一定
値を減じる減算回路と、前記減算回路の出力データを濾
波するローパスフィルタと、その出力データに応じた周
波数で発振する可変周波数発振器を具備し、前記可変周
波数発振器の出力データを前記Ｄフリップフロップ回路
の入力データとして与えるように構成されるものである
。
作用
本発明は上記の構成により、基準パルスのエツジに正確
に同期した位相誤差のない出力信号を発生するディジタ
ル位相同期回路を実現できる。
に同期した位相誤差のない出力信号を発生するディジタ
ル位相同期回路を実現できる。
実施例
本発明の一実施例のディジタル位相同期回路について図
面を参照しながら説明する。第１図は本発明のディジタ
ル位相同期回路の構成を示したブロック図であり、第２
図（ａ）と＋ｂ＋は可変周波数発振器の出力と基準パル
スを示した図である。第１図に於て入力端子１に基準パ
ルスが入力され、Ｄフリップフロップ２は可変周波数発
振器３４の出力データを基準パルスの立ち上りまたは立
ち下がりのエツジでラッチする。本実施例では立ち上り
でラッチするものとして説明する。Ｄフリップフロップ
２の出力は減算回路３で入力端子１１から入力された一
定値が減算されローパスフィルタ４を通って加算回路３
５と３６、遅延回路３８からなる可変周波数発振器３４
を制御する。可変周波数発振器３４は従来の実施例で述
べたものと同じであるので説明は省略する。同一箇所に
は同一番号を付した。
面を参照しながら説明する。第１図は本発明のディジタ
ル位相同期回路の構成を示したブロック図であり、第２
図（ａ）と＋ｂ＋は可変周波数発振器の出力と基準パル
スを示した図である。第１図に於て入力端子１に基準パ
ルスが入力され、Ｄフリップフロップ２は可変周波数発
振器３４の出力データを基準パルスの立ち上りまたは立
ち下がりのエツジでラッチする。本実施例では立ち上り
でラッチするものとして説明する。Ｄフリップフロップ
２の出力は減算回路３で入力端子１１から入力された一
定値が減算されローパスフィルタ４を通って加算回路３
５と３６、遅延回路３８からなる可変周波数発振器３４
を制御する。可変周波数発振器３４は従来の実施例で述
べたものと同じであるので説明は省略する。同一箇所に
は同一番号を付した。
ローパスフィルタ４は係数回路８と９、加算回路５と６
と１０、遅延回路７で構成される比例項をもつ１次のデ
ィジタルフィルタである。ローパスフィルタ４の入力は
係数回路８でＡ倍され、また加算回路５で遅延回路７の
出力と加算される。加算回路５の出力は遅延回路７と加
算回路６に送られ、加算回路６では加算回路５の出力と
遅延回路７の出力が加算される。加算回路６の出力は係
数回路９で８倍され、その出力は加算回路１０で係数回
路８の出力と加算されてローパスフィルタ４の出力とし
て出力される。このローパスフィルタ４の伝達関数Ｈ（
Ｚ）はつぎの（１）式で表される。
と１０、遅延回路７で構成される比例項をもつ１次のデ
ィジタルフィルタである。ローパスフィルタ４の入力は
係数回路８でＡ倍され、また加算回路５で遅延回路７の
出力と加算される。加算回路５の出力は遅延回路７と加
算回路６に送られ、加算回路６では加算回路５の出力と
遅延回路７の出力が加算される。加算回路６の出力は係
数回路９で８倍され、その出力は加算回路１０で係数回
路８の出力と加算されてローパスフィルタ４の出力とし
て出力される。このローパスフィルタ４の伝達関数Ｈ（
Ｚ）はつぎの（１）式で表される。
係数ＡとＢは要求される位相同期回路（Ｐ Ｌ Ｌ）の
応答に従って設定する。
応答に従って設定する。
ローパスフィルタ４の出力で制御された可変周波数発振
器３４の出力はＲＯＭ３９で正弦波に変換されて出力端
子１７に出力される一方でＤフリップフロップ２のデー
タ入力に送られる。尚出力が漏波でよい場合はＲＯＭは
不要である。本実施例ではＤフリップフロップ２と減算
回路３が位相比較器の働きをしており、これについて第
２図を参照しながらつぎに説明する。
器３４の出力はＲＯＭ３９で正弦波に変換されて出力端
子１７に出力される一方でＤフリップフロップ２のデー
タ入力に送られる。尚出力が漏波でよい場合はＲＯＭは
不要である。本実施例ではＤフリップフロップ２と減算
回路３が位相比較器の働きをしており、これについて第
２図を参照しながらつぎに説明する。
第２図（ａ）は可変周波数発振器３４の出力を示してお
り、（ｂｌは入力端子１に入力された基準パルスを示し
ている。可変周波数発振器３４は従来例で説明した様に
段階状の漏波を発生するが、この図では模式的に直線で
示した。第２図（ａ）でＤは加算器３６がオーバーフロ
ーする値を表している。この図から判る様に、可変周波
数発振器３４の出力を例えば（ｂ）に示した基準パルス
の最初のエツジでラッチすればＤフリップフロップ２の
出力にはθ１が得られ、基準パルスの次のエツジでラッ
チすればθ２が得られる。つまりＤフリップフロップ２
の出力には基準パルスと可変周波数発振器３４の出力と
の位相差に比例した信号が得られる。従ってこのＤフリ
ップフロップ２の出力から減算器３で入力端子１１から
入力した定数を引くことにより、基準パルスのエツジに
任意の位相で同期した発振出力を得ることができる。
り、（ｂｌは入力端子１に入力された基準パルスを示し
ている。可変周波数発振器３４は従来例で説明した様に
段階状の漏波を発生するが、この図では模式的に直線で
示した。第２図（ａ）でＤは加算器３６がオーバーフロ
ーする値を表している。この図から判る様に、可変周波
数発振器３４の出力を例えば（ｂ）に示した基準パルス
の最初のエツジでラッチすればＤフリップフロップ２の
出力にはθ１が得られ、基準パルスの次のエツジでラッ
チすればθ２が得られる。つまりＤフリップフロップ２
の出力には基準パルスと可変周波数発振器３４の出力と
の位相差に比例した信号が得られる。従ってこのＤフリ
ップフロップ２の出力から減算器３で入力端子１１から
入力した定数を引くことにより、基準パルスのエツジに
任意の位相で同期した発振出力を得ることができる。
発明の効果
以上の様に本発明は、可変周波数発振器の出力を入力の
基準パルスのエツジでラッチしたデータを位相誤差の情
報として用いるので、基準パルスのエツジに正確に同期
した位相誤差のない出力信号を発生するディジタル位相
同期回路を実現できる。また本発明では位相比較器に乗
算器を用いないので回路規模の小さいディジタル位相同
期回路を実現できる。
基準パルスのエツジでラッチしたデータを位相誤差の情
報として用いるので、基準パルスのエツジに正確に同期
した位相誤差のない出力信号を発生するディジタル位相
同期回路を実現できる。また本発明では位相比較器に乗
算器を用いないので回路規模の小さいディジタル位相同
期回路を実現できる。
第１図は本発明の一実施例に於けるディジタル位相同期
回路の構成を示したブロック図、第２図（ａｌは可変周
波数発振器の出力波形を模式的に示した模式図、第２図
（ｂ）は基準パルスを示した波形図、第３図は従来のデ
ィジタル位相同期回路の構成を示したブロック図、第４
図は可変周波数発振器の出力波形を示した波形図、第５
図はＲＯＭ（読出し専門メモリ）の入出力特性を示した
特性図である。 ２・・・・・・Ｄフリップフロップ、３・・・・・・減
算回路、４・・・・・・ローパスフィルタ、３２・・・
・・・乗ｉｏ路、３３・・・・・・ローパスフィルタ、
３４・・・・・・可変周波数発振器、３９・・・・・・
ＲＯＭ。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
回路の構成を示したブロック図、第２図（ａｌは可変周
波数発振器の出力波形を模式的に示した模式図、第２図
（ｂ）は基準パルスを示した波形図、第３図は従来のデ
ィジタル位相同期回路の構成を示したブロック図、第４
図は可変周波数発振器の出力波形を示した波形図、第５
図はＲＯＭ（読出し専門メモリ）の入出力特性を示した
特性図である。 ２・・・・・・Ｄフリップフロップ、３・・・・・・減
算回路、４・・・・・・ローパスフィルタ、３２・・・
・・・乗ｉｏ路、３３・・・・・・ローパスフィルタ、
３４・・・・・・可変周波数発振器、３９・・・・・・
ＲＯＭ。 代理人の氏名 弁理士 中尾敏男 ほか１名第２図
Claims (3)
- （１）入力データを基準パルスのエッジでラッチするＤ
フリップフロップ回路と、その出力データから一定値を
減じる減算回路と、前記減算回路の出力データを濾波す
るローパスフィルタと、その出力データに応じた周波数
で発振する可変周波数発振器を具備し、前記可変周波数
発振器の出力データを前記Ｄフリップフロップ回路の入
力データとして与えるように構成したディジタル位相同
期回路。 - （２）ローパスフィルタは、入力データを定数倍する第
１の係数回路と、データを単位遅延時間遅延させる第１
の遅延回路と、前記入力データと前記第１の遅延回路の
出力データを加算し、その出力データを前記第１の遅延
回路の入力データとして与える第１の加算回路と、前記
第１の遅延回路の出力データと前記第１の加算回路の出
力データを加算する第２の加算回路と、前記第２の加算
回路の出力データを定数倍する第２の係数回路と、前記
第１の係数回路の出力データと前記第２の係数回路の出
力データを加算する第３の加算回路から構成されること
を特徴とする特許請求の範囲第（１）項記載のディジタ
ル位相同期回路。 - （３）可変周波数発振器は入力データに一定値を加算す
る第４の加算回路と、データを単位遅延時間遅延させる
第２の遅延回路と、前記第４の加算回路の出力データと
前記第２の遅延回路の出力データを加算し、その出力デ
ータを前記第２の遅延回路の入力データとして与える第
５の加算回路から構成されることを特徴とする特許請求
の範囲第（１）項記載のディジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147305A JPS633515A (ja) | 1986-06-24 | 1986-06-24 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147305A JPS633515A (ja) | 1986-06-24 | 1986-06-24 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633515A true JPS633515A (ja) | 1988-01-08 |
Family
ID=15427190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147305A Pending JPS633515A (ja) | 1986-06-24 | 1986-06-24 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274126B2 (en) * | 2000-06-14 | 2007-09-25 | Black & Decker Inc. | Motor armature having distributed windings for reducing arcing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547497A (en) * | 1978-09-30 | 1980-04-03 | Tokyo Shibaura Electric Co | Sodium penetration device |
| JPS5619135A (en) * | 1979-07-25 | 1981-02-23 | Toshiba Corp | Input system of kanji address |
| JPS5738031A (en) * | 1980-08-18 | 1982-03-02 | Furuno Electric Co Ltd | Phase controlling circuit |
| JPS6074702A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | デイジタル電圧制御発振器 |
-
1986
- 1986-06-24 JP JP61147305A patent/JPS633515A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6074702A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | デイジタル電圧制御発振器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274126B2 (en) * | 2000-06-14 | 2007-09-25 | Black & Decker Inc. | Motor armature having distributed windings for reducing arcing |
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