JPS633228Y2

JPS633228Y2 -

Info

Publication number: JPS633228Y2
Application number: JP4087782U
Authority: JP
Priority date: 1982-03-23
Filing date: 1982-03-23
Publication date: 1988-01-27
Also published as: JPS58144923U

Description

【考案の詳細な説明】本考案は、低速から超高速までの広範囲にわた
つて安定な動作の可能な、ノーマリ・オン形ガリ
ウム砒素電界効果トランジスタ（GaAs FET）
を用いたセツトリセツト形フリツプフロツプに関
するものである。

近年、1GHzを越す超高速のクロツクレートで
動作し、しかも従来のシリコン・バイポーラ・ト
ランジスタを用いる場合に比べ消費電力も小さく
て済む論理回路素子として、GaAs FETを用い
た論理回路ICが注目されている。中でもゲート
バイアス電圧がゼロの時に最大ドレイン電流が流
れ、負のゲートバイアス電圧をかけるに従つてド
レイン電流が減少していくいわゆるノーマリ・オ
ン形のGaAs FETは、大きなgmが得られるこ
と、論理振幅が大きくとれること、製造が比較的
容易、等の特長があり超高速ICに適している。

第１図は、このようなノーマリ・オン形GaAs
FETを用いた論理回路として従来より知られて
いる。セツトリセツト形フリツプフロツプの構成
例を示す回路図である。図において１００は正論
理NOR回路であり、互いに並列に接続された２
つのGaAs FET１０１，１０２から成る。全く
同様に、１０３は並列につながれた２つのGaAs
FET１０４，１０５で構成される正論理NOR回
路である。FET１０１のゲート端子１０６にセ
ツトパルス（Ｓ）を加え、FET１０４のゲート
端子１０７にリセツトパルス（Ｒ）を加えるよう
にすれば、NOR回路１００の出力点、すなわち
FET１０１，１０２の各ドレインの接続点１０
８からフリツプフロツプの逆相出力（）が得ら
れ、同様にFET１０４，１０５の各ドレインの
接続点１０９から正相出力（Ｑ）が得られる。１
１０，１１１はそれぞれNOR回路１００，１０
３の負荷抵抗であり、正電源（＋V₁）にそれぞ
れの一端が接続されている。なお、集積回路の場
合、線形抵抗１１０，１１１よりも占有面積が小
さくかつ所要電源電圧も低くて済む、第２図に示
すような能動負荷を用いることが多い。１１２及
び１１３は、一方のNOR回路の出力を他方の
NOR回路の入力点に適正な直流レベルで加える
ようにする為のレベルシフト素子である。この素
子は集積回路の場合、数個直列に接続したGaAs
シヨトキ・ダイオードを用いるのが一般的だが、
デイスクリート素子で第１図の回路を構成する場
合はもつと別のレベルシフト素子（たとえばツエ
ナーダイオード）を用いることもできる。１１
４，１１５は、レベルシフトが正常に行なわれる
のに必要な電流を負電源（−V₂）から供給する
為の抵抗である。なおこれらの抵抗のかわりに、
第２図の回路を電流源素子として使うこともでき
る。

第１図に示したような、ノーマリ・オン形
GaAs FETも用いたフリツプフロツプによれば、
クロツク周波数1GHz以上の超高速で動作させる
ことが可能である。しかしこのような高周波領域
になると、FET自体の入出力容量、FETに接続
される素子や配線の寄生容量・インダクタンス等
の為にFETの実効利得が低下するので、低速動
作時と同じ条件で駆動すると良好な出力波形を得
るのが困難となる。第３図、第４図によりその様
子を簡単に説明する。

第３図に実線３００で示した曲線は第１図のフ
リツプフロツプの小信号開放ループ利得、すなわ
ちセツト入力端子１０６→FET１０１のドレイ
ン出力→FET１０５の出力→FET１０２の出力
までの開放利得（又はリセツト入力端子１０７→
FET１０４のドレイン出力→FET１０２の出力
→FET１０５の出力までの開放利得）の周波数
特性を示したものである。動作周波数が比較的低
い場合（₁、たとえば数百ＭHz）は大きな利得
G₁を有するが、動作周波数が高くなると（₂、
たとえば1GHz以上）利得は低下してくる（G₂）。
なお実際のフリツプフロツプは比較的大信号の非
線形動作を行なうのでその利得特性は必ずしもこ
のように単純ではないが、ここでは簡単のため
に、動作範囲内で線形利得と考える。

第４図は、このような開放ループ利得をもつフ
リツプフロツプに、一定振幅のセツトパルス４０
０リセツトパルス４０１を加えた時の出力波形
（）を示す図である。セツトパルス、リセツト
パルス間の間隔（Ｔ）が短かい時（すなわち動作
周波数が高い時）は、ループ利得が小さい（第３
図G₂に相当）のでフリツプフロツプの出力振幅
も小さい（４図Ａ）が、セツト・リセツト間隔が
長くなると（第４図T′）ループ利得が上つて
（第３図G₁に相当）出力パルス振幅も大きくなる
（第４図A′）。従つてこのフリツプフロツプをク
ロツク周波数１／Ｔ（Hz）でランダム動作させた
時の出力アイは、種々の長さの出力パルス波形が
重なり合うので（第４図４０３で示した斜線の部
分）、第４図４０２で示したように小さなものと
なつてしまう。

高速での出力波形を良好に（出力アイを大き
く）するには、入力セツト・リセツトパルスの振
幅を低速動作時よりも大きくして、FETの高域
での利得減少を補なつてやる必要がある。しかし
FET自体の動作限界に近い高速でそのような大
振幅のセツト・リセツトパルスを供給すること自
体が困難であるし、またたとえ大振幅セツト・リ
セツトパルスが発生できたとしても、その振幅が
FETのピンチオフ電圧を越えるような場合には
FETのオフ時の出力インピーダンスが大きくな
るので、かえつて出力波形が劣化する場合もあ
る。

このように、ノーマリ・オン形GaAs FETを
用いたセツト・リセツト形フリツプフロツプは、
従来のシリコン・バイポーラ・トランジスタを用
いた回路と比較すればより高速領域で動作しうる
が、このような素子を用いても、高速になるに従
つて出力波形が著しく劣化するのは避け難かつ
た。

本考案の目的は従来の超高速セツト・リセツト
形フリツプフロツプのもつ上記の如き欠点を改善
すべくなされたものである。

すなわち本考案によれば、第１図のような従来
の回路にわずかの素子を付加するだけで、低速か
ら超高速に至るまでの広範囲にわたつて良好な出
力波形応答を得ることができる。

以下、図面に従つて本考案を詳細に説明する。

第５図は本考案のセツト・リセツト形フリツプ
フロツプの一実施例を示す回路図である。同図に
おいて５００は、互いのソース電極同士及び互い
のドレイン電極同士が並列に接続された２個のノ
ーマリ・オン形GaAs FET５０１，５０２から
成る第１の２入力NOR回路であり、一方のGaAs
FET→５０１ゲート電極５０３をセツトパルス
入力端子とし、互いに接続されたドレイン電極５
０４を出力端子（出力）としている。全く同様
に、５０５は、互いのソース電極同士及び互いの
ドレイン電極同士が並列に接続された２個のノー
マリ・オン形GaAs FET５０６，５０７から成
る第２の２入力NOR回路であり、一方のGaAs
FET５０６のゲート電極５０８をリセツトパル
ス入力端子とし、互いに接続されたドレイン電極
５０９を出力端子（Ｑ出力）とする第２の２入力
NOR回路である。５１０は、第１の２入力NOR
回路５００の出力端子５０４と、セツトパルス入
力端子５０３との間に接続された第１の帰還抵抗
回路であり、この実施例では帰還抵抗５１１と直
流遮断用コンデンサ５１２とから構成される。同
様に５１３は、第２の２入力NOR回路５０５の
出力端子５０９と、リセツトパルス入力端子５０
８との間に接続された第２の帰還抵抗回路であ
り、この実施例では帰還抵抗５１４とコンデンサ
５１５とから構成される。

５１６及び５１７はそれぞれ第１図１１０及び
１１１の素子と同じく、各２入力NOR回路の負
荷抵抗であり、５１８及び５１９は第１図の１１
２及び１１３と同じレベルシフト素子、５２０及
び５２１は第１図の１１４及び１１５と同様、レ
ベルシフト素子に動作電流を供給するための抵抗
である。

第５図の回路は第１図の従来の回路に２つの帰
還抵抗回路５１０，５１３を付加しただけの簡単
な構成であるが、帰還抵抗５１１及び５１４の値
を選んで負帰還量が適切に定めることにより、フ
リツプフロツプ回路の開放ループ利得を、第３図
の破線３０１で示したように広帯域にわたつて一
定とすることができる。なお開放ループ利得とし
てはセツトパルス入力端子５０３から出力５０
４に至るものと、リセツトパルス入力端子５０８
からＱ出力５０９に至るものとの２通りあるが、
４つのFETに特性の良く揃つたものを用い、そ
れぞれ対となつた負荷抵抗（５１６と５１７）、
レベルシフト素子（５１８と５１９）、レベルシ
フト素子用抵抗（５２０と５２１）帰還抵抗（５
１１と５１４）、コンデンサ（５１２と５１５）
に値の等しいものを用いれば、どちらの開放ルー
プ利得もほとんど等しいと考えてよい。

開放ループ利得が第３図３０１の曲線のように
平担な場合のフリツプフロツプ出力波形を、第６
図に示す。同図において、セツトパルス６００と
リセツトパルス６０１間の間隔が短かい時（間隔
Ｔ、第３図の動作周波数₂に相当）も、長い時
（間隔T′、第３図の動作周波数₁に相等）も、ル
ープ利得はほとんど変らず、G₂に近い値となる。
従つてこの時の出力パルス６０２の振幅はセツ
ト・リセツトパルス間隔によらずほぼ一定の大き
さ(A)になる。６０３はこのフリツプフロツプをク
ロツク周波数１／Ｔでランダム動作させた時の出
力アイを示す。Ｔより長い種々の出力パルス幅に
対しても出力振幅の変動がほとんどないので、
FETの動作限界に近い超高速においても大きな
アイが得られる。

クロツク周波数が１／Ｔより低い場合にももち
ろん出力振幅は一定なので、同一振幅のセツトパ
ルス、リセツトパルスに対し、低速から超高速ま
での広い動作領域にわたり、本フリツプフロツプ
は一定振幅で歪の少ない、安定した出力波形を発
生させることができる。

第５図の実施例においてはそれぞれの帰還路に
コンデンサ５１２，５１５が入つているため、直
流近傍では負帰還が働かなくなり、出力振幅も一
定ではなくなる。第７図は本考案の他の実施例で
あり、第５図の帰還抵抗回路５１０，５１３から
コンデンサを省いて直流領域まで帰還をかけるこ
とにより、フリツプフロツプの動作領域を直流か
ら超高速まで広げるようにしたものである。集積
回路においては大容量のコンデンサが作りにくい
ので、本実施例は集積化に適した構成である。し
かし本実施例の場合、帰還抵抗回路７００，７０
１を介してFET７０２，７０３のドレインとゲ
ート間が直流的につながるので、第５図のの実施
例のように負帰還量とFET７０２，７０３のゲ
ートバイアス電圧を独立に決めることが不可能と
なる。従つてこの場合たとえば第７図７０４，７
０５の抵抗によつて、各ゲートバイアスを適切に
バイアスすると共に、所望の帰還量が得られるよ
うに抵抗７００と７０４の比（抵抗７０１と７０
５の比）を決める必要がある。またこのフリツプ
フロツプ回路の入力信号源（セツトパルス及びリ
セツトパルスの発生源）がフリツプフロツプ回路
と直結される場合には、当然その出力直流レベル
をも考慮してバイアス抵抗値を決定する。

以上説明したように本考案によれば、低速から
超高速までの広範囲にわたり、一定振幅で歪の少
ない出力波形を発生するセツトリセツト形フリツ
プフロツプが得られるので、実用上の効果が大き
い。

【図面の簡単な説明】

第１図は従来のセツトリセツト形フリツプフロ
ツプ回路の構成例を示す回路図、第２図は能動負
荷又は電流源素子を示す図、第３図はフリツプフ
ロツプ回路の開放ループ利得を説明する図、第４
図は従来のセツトリセツト形フリツプフロツプの
入出力波形を示す図、第５図は本考案の１実施例
を示す回路図、第６図は本考案のセツトリセツト
形フリツプフロツプの入出力波形を示す図、第７
図は本考案の他の実施例を示す回路図である。図において１０１，１０２，１０４，１０５は
ノーマリ・オン形GaAs FET、１００，１０３
は２入力NOR回路、１０６はセツトパルス入力
端子、１０７はリセツトパルス入力端子、１０８
は逆相出力端子、１０９は正相出力端子、１１
０，１１１は負荷抵抗、１１２，１１３はレベル
シフト素子、１１４，１１５は抵抗、３００は従
来のセツトリセツトフリツプフロツプの開放ルー
プ利得、３０１は本考案のセツトリセツトフリツ
プフロツプの開放ループ利得、４００はセツトパ
ルス、４０１はリセツトパルス、４０２は出力ア
イ、４０３は出力パルス波形の重なり合い、５０
０，５０５は２入力NORゲート、５０１，５０
２，５０６，５０７はノーマリ・オン形GaAs
FET、５０３はセツトパルス入力端子、５０４，
５０９は出力端子、５０８はリセツトパルス入力
端子、５１０，５１３は帰還抵抗回路、５１１，
５１４は帰還抵抗、５１２，５１５はコンデン
サ、５１６，５１７は負荷抵抗、５１８、５１９
はレベルシフト素子、５２０、５２１は抵抗６０
０はセツトパルス、６０１はリセツトパルス、６
０２は出力パルス、６０３は出力アイ、７００，
７０１は帰還抵抗回路、７０２，７０３はFET、
７０４，７０５は抵抗をそれぞれ示す。

Claims

【実用新案登録請求の範囲】

互いのソース電極同士及び互いのドレイン電極
同士が並列に接続された２個のノーマリ・オン形
ガリウム砒素電界効果トランジスタ（GaAs
FET）から成り、一方のGaAs FETのゲート電
極をセツトパルス入力端子とし互いに接続された
ドレイン電極を出力端子（出力）とする第１の
２入力NOR回路と、互いのソース電極同士及び
互いのドレイン電極同士が並列に接続された２個
のノーマリ・オン形GaAs FETから成り、一方
のGaAs FETのゲート電極をリセツトパルス入
力端子とし、互いに接続されたドレイン電極を出
力端子（Ｑ出力）とする第２の２入力NOR回路
と、前記第１の２入力NOR回路の出力端子と前
記第２の２入力NOR回路の他方のGAas FETの
ゲート端子との間に接続された第１のレベルシフ
ト回路と、前記第２の２入力NOR回路の出力端
子と前記第１のNOR回路の他方のGaAs FETの
ゲート電極との間に接続された第２のレベルシフ
ト回路と、前記第１の２入力NOR回路の出力端
子と前記セツトパルス入力端子との間に接続され
た第１の帰還抵抗回路と、前記第２の２入力
NOR回路の出力端子と前記リセツトパルス入力
端子との間に接続された第２の帰還抵抗回路とを
具備して成るセツトリセツト形フリツプフロツプ
回路。