JPS63307431A - Thin film semiconductor display device - Google Patents
Thin film semiconductor display deviceInfo
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- JPS63307431A JPS63307431A JP62143136A JP14313687A JPS63307431A JP S63307431 A JPS63307431 A JP S63307431A JP 62143136 A JP62143136 A JP 62143136A JP 14313687 A JP14313687 A JP 14313687A JP S63307431 A JPS63307431 A JP S63307431A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜半導体表示装置に係り、特に、液晶などを
用いたアクティブマトリクス方式の表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film semiconductor display device, and particularly to an active matrix type display device using liquid crystal or the like.
近年、液晶を表示に用いるディスプレイなどでは、各画
素の液晶を駆動するために、各画素ごとに薄膜トランジ
スタ（Ｔｈｉｎ ＦｉｌＩＩＴｒａｎｓｉｓｔｏｒ ：
略してＴＦＴ｝を形成するアクティブマトリクス（八ｃ
ｔｉｖｅ Ｍａｔｒｉｘ ： Ｉ３ Ｌ／てＡＭＸ）方
式が用いられている。°このディスプレイ用基板として
は、普通、ガ′ラス基板が使用されるため、ディスプレ
イを製作するためのプロセス温度が約６４０℃以下に制
限される。このため、とりわけ、ＴＰＴの能動層を多結
晶シリコン（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ５ｉｌ
ｉｃｏｎ ：略駿てＰｏ１ｙ −Ｓ ｉ ）中に形成す
る場合、減圧ＣＶＤ（ＬＰＧＶＤ ）法などによるＰｏ
１ｙ−８ｉの堆積温度も制約されてしまう。この制約の
下に膜の堆積温度を最高プロセス温度近くまで上げるこ
とにより。In recent years, in displays that use liquid crystal for display, thin film transistors (Thin Fil II Transistors) are used for each pixel to drive the liquid crystal of each pixel.
An active matrix (8c) forming a TFT for short
tive Matrix: I3L/TEAMX) method is used. Since a glass substrate is normally used as the display substrate, the process temperature for manufacturing the display is limited to about 640° C. or less. For this reason, in particular, the active layer of the TPT is made of polycrystalline silicon (Polycrystalline 5il).
icon: When formed in Po1y-S i ), Po is formed by low pressure CVD (LPGVD)
The deposition temperature of 1y-8i is also restricted. By increasing the film deposition temperature to near the maximum process temperature under this constraint.
Ｐｏ１ｙ −Ｓ ｉの結晶性を上げ、Ｐｏ１ｙ −Ｓ
ｉの粒径を大きくり、ＴＦＴのキャリア移動度を上げる
試みがなされている。この例としては１口径エレクトロ
ニクス １９８４．９．１０ Ｐ２１１ （堆積温度
６００℃）、第３３回応物学会予稿集（１９８６年春）
Ｐ５４４ （堆積温度６１０℃） ＪａｐａｎＤｉｓｐ
ｌａｙ Ｔｅｃｈ Ｄｉｇｅｓｔ、 （１９８６）
３ 、５（堆積温度６３０℃）などに記載がある。これ
らのＰｏ１ｙＳｉ膜を堆積温度から判断すると（Ｊ。Increasing the crystallinity of Po1y-S i,
Attempts have been made to increase the carrier mobility of TFTs by increasing the particle size of i. Examples of this are 1 caliber electronics 1984.9.10 P211 (deposition temperature 600°C), Proceedings of the 33rd Society of Applied Physics Society (Spring 1986)
P544 (Deposition temperature 610℃) JapanDisp
lay Tech Digest, (1986)
3, 5 (deposition temperature 630°C), etc. Judging from the deposition temperature of these Po1ySi films (J.
Ｅｌｅｃｔｒｏｃｈｅｓ、 Ｓｏｃ、 １２７．６８６
（１９８０） 。Electroches, Soc, 127.686
(1980).
１３１．６７６ （１９８４）参照）″いずれも（１１
０）が主たる配向となっていることがわかる。131.676 (1984))'' (11
0) is the main orientation.
従来のＡＭＸ方式の表示装置では、キャリアの移動度が
まだまだ十分でないために、いくつかの問題があった。Conventional AMX display devices have had several problems because carrier mobility is still insufficient.
第一の問題点は２表示部と同一基板上に形成した周辺駆
動回路のアドレス時間に長い時間を要していた点である
。このため１表示部の画素数をあまり増加させることが
できず、画質は必ずしも満足なものではなかった。第二
の問題点は、表示部のＴＰＴの寸法をあまり縮少できな
いため、開口率が」；らずにこのことからも画質は十分
なものではなかった点である。The first problem is that it takes a long time to address the peripheral drive circuit formed on the same substrate as the two display sections. For this reason, the number of pixels in one display section could not be increased significantly, and the image quality was not necessarily satisfactory. The second problem is that since the dimensions of the TPT of the display section cannot be reduced very much, the aperture ratio is low and, for this reason, the image quality is not sufficient.
本発明の目的は、高性能・高画質の薄膜半導体表示装置
を提供することにある。An object of the present invention is to provide a thin film semiconductor display device with high performance and high image quality.
上記目的を達成するために、本発明では、薄膜半導体表
示装置において、（Ｉ Ｌ １｝を主たる配向とする多
結晶シリコン膜を能動層とする半導体装置を用いて、周
辺駆動回路部の能動素子２表示部の能動素子の少くとも
一方を構成することを特徴とした。In order to achieve the above object, the present invention uses a semiconductor device in which a polycrystalline silicon film whose main orientation is (I L 1) as an active layer in a thin film semiconductor display device. The present invention is characterized in that it constitutes at least one of the active elements of the two display sections.
（作用〕
初めに、（１１１｝を土たる配向とするｐｏｌｙ −８
ｉＴＦＴが他の配向のｐｏｌｙ−８ｉＴＦＴに比ベキャ
リアの移動度が大きい理由を述べる。第２図はｐｏｌｙ
−Ｓ ｉの粒界近くにできる空乏層とバンド構造の様
子を示す、第２図（ａ）は（１１１）配向のｐｏｌｙ
−Ｓ ｉを、第２図（ｂ）は他ノ配向ノｐｏｌｙ −Ｓ
ｉを示す、単結晶シリコンと酸化膜との界面における
表面電荷密度は（１００） 、 （１１０）。(Effect) First, poly -8 with (111} as the earthen orientation
The reason why iTFT has higher carrier mobility than poly-8iTFT with other orientation will be explained. Figure 2 shows poly
Figure 2 (a) shows the depletion layer and band structure formed near the grain boundaries of -Si.
-S i, and FIG. 2(b) shows another orientation of poly -S
The surface charge density at the interface between single crystal silicon and oxide film, which indicates i, is (100) and (110).
（１１１）の結晶方位類に増加することが知られている
（Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ、 ８ 、３１ （１
９６６）参照）、この電荷密度の考え方は、 ｐｏｌｙ
−Ｓ ｉ表面とゲート酸化膜との界面だけでなく 、
ｐｏｌｙ −Ｓ ｉ中の酸素が結晶粒界に偏析するこ
とから、結晶粒界についてもあてはまる。従って、基板
と垂直方向（第２図では上下方向）では、粒界付近にで
きる空乏層は（１０ｏ）配向、（１１０）配向。It is known that the (111) crystal orientation increases (Appl, Phys, Lett, 8, 31 (1
966)), this concept of charge density is based on poly
-In addition to the interface between the Si surface and the gate oxide film,
This also applies to grain boundaries since oxygen in poly-Si segregates at grain boundaries. Therefore, in the direction perpendicular to the substrate (vertical direction in FIG. 2), the depletion layers formed near the grain boundaries are (10o) oriented and (110) oriented.
、（１１１）配向０順１相対的に広くな６・反対に・キ
ャリアの走行方向（第２図では左右方向）では、粒界付
近にできる空乏層は（１００）配向、（１１０）配向、
（１１１）配向の順で相対的に狭くなる。, (111) orientation 0 Order 1 Relatively wide 6 On the contrary - In the carrier travel direction (left and right direction in Figure 2), the depletion layer formed near the grain boundary has (100) orientation, (110) orientation,
It becomes relatively narrower in the order of (111) orientation.
従って、粒界に生じる電位障壁は、キャリアの走行方向
では、（１００）配向、（１１０）配向。Therefore, potential barriers generated at grain boundaries are (100) oriented and (110) oriented in the carrier traveling direction.
（１１１）配向の順で相対的に低くなる。Ｐｏ１ｙ −
Ｓｉのキャリアの移動度は粒界付近に生じる電位障壁の
高さで決まる。よって、（１１１｝を主たる配向とする
ρｏｌｙ−５ｉＴＦＴは、相対的に、他の配向のｐｏｌ
ｙ −Ｓ ｉ Ｔ Ｆ Ｔよりキャリアの移動度が大き
くなることがわかる。(111) orientation becomes relatively low. Po1y-
The mobility of carriers in Si is determined by the height of potential barriers generated near grain boundaries. Therefore, the ρoly-5i TFT with (111} as the main orientation is relatively
It can be seen that the carrier mobility is greater than y-S i T F T .
このようにキャリアの移動度が大きい（１１１｝を主た
る配向とするｐｏｌｙ −Ｓ ｉ Ｔ Ｆ Ｔを用いて
。In this way, poly-S i T F T having a main orientation of (111} with high carrier mobility is used.
例えば１表示部と同一基板上に、周辺駆動回路を形成す
ると、表示部の画素数を増やせる。For example, if a peripheral drive circuit is formed on the same substrate as one display section, the number of pixels in the display section can be increased.
また、（１１１，｝を主たる配向とするｐｏｌｙ −８
ｉＴＦＴを、例えば表示部のアクティブマトリクスに用
いることにより、開口率を上げられる。In addition, poly-8 whose main orientation is (111,}
By using iTFT, for example, in the active matrix of a display section, the aperture ratio can be increased.
この例のように、本発明によれば、薄膜半導体装置の高
性能化、高画質化を達成できる。As in this example, according to the present invention, it is possible to achieve higher performance and higher image quality of a thin film semiconductor device.
具体的には以下の実施例の中で述べる。More specifically, this will be described in the examples below.
［実施例〕
液晶表示装Ｔ１（ＬＣＤ）等の薄膜半導体表示装置の基
本的な構成を第６図に示す。[Example] FIG. 6 shows the basic configuration of a thin film semiconductor display device such as a liquid crystal display T1 (LCD).
マイクロプロセッサ−（図示せず）等の外部からの信号
は、コントロール回路１０４に入力される。表示情報を
記憶するメモリ１０５やキャラクタ・ジェネレータ（図
示せず）等からの表示データ（文字データ）は、コント
ロール回路１０４によって管理制御され、走査側駆動回
路１０３、データ側駆動回路１０２を通して、表示部１
０１に表示される。Signals from an external source such as a microprocessor (not shown) are input to control circuit 104 . Display data (character data) from a memory 105 that stores display information, a character generator (not shown), etc. is managed and controlled by a control circuit 104, and is sent to the display section through a scanning side drive circuit 103 and a data side drive circuit 102. 1
01 is displayed.
（実施例１）
このようにキャリアの移動度が大きい（１１１｝を主た
る配向とするｐｏｌｙ−５ｉＴＦＴを用いて周辺駆動回
路を形成すると、表示部５の画素数を増やせる点につい
て述べる。表示装置の駆動回路は、第１図に示すように
、一般に、走査回路８と信号回路に分けられ、信号回路
はマルチプレクサ９、分割マトリクススイッチ１０、基
板４に外付けする高速シフトレジスタ１１から成る０表
示部の画素は能動素子たるＴＦＴ２０と、表示媒質たる
液晶および画素電極からなるキャパシタ１９とからなり
、図示するようにマトリクス状に配列されている。表示
部５の画素数は、主として、信号回路のマルチプレクサ
９と分割マトリクススイッチ１０の特性で決る。信号側
から見た１つの画素当りの書込み時間Ｔａ−は。(Example 1) We will describe the point that the number of pixels in the display section 5 can be increased by forming a peripheral drive circuit using a poly-5i TFT with a main orientation of (111}, which has high carrier mobility. The drive circuit is generally divided into a scanning circuit 8 and a signal circuit, as shown in FIG. The pixels are composed of a TFT 20 as an active element, a liquid crystal as a display medium, and a capacitor 19 made of a pixel electrode, and are arranged in a matrix as shown in the figure.The number of pixels in the display section 5 is mainly determined by the multiplexer of the signal circuit. 9 and the characteristics of the divided matrix switch 10.The writing time Ta- per pixel as seen from the signal side is.
’ｒａｉ＝□ ・・・■
ｒＸＮ
とあられせる。ここで、ｆｐはフレーム周波数（通常６
０Ｈｚ） 、Ｎは信号側のライン数である。'rai=□ ・・・■ rXN Hail. Here, fp is the frame frequency (usually 6
0Hz), N is the number of lines on the signal side.
Ｔａｄは信号回路のＴＰＴ特性で決り１通常、約１０μ
ｓｅｃである。ここで（１１１｝を主たる配向とするｐ
ｏｌｙ −Ｓ ｉ Ｔ Ｆ Ｔを用いて回路を形成する
と、キャリア移動度が太きくＯＮ特性が優れているため
、Ｔａ−を１μｓｅｃ以下に減少させることが可能とな
る。従って、信号側のライン数Ｎを１ケタ以上増加させ
ることが可能である。走査回路８に関しては信号回路は
ど条件はきびしくないが、クロック周波数ｆｃＰが回路
特性のめやすとなりｆｃＰ＝ｆＦｘＭ
・・・■とあられせる。ここで、Ｍは走査ライン数であ
る。Tad is determined by the TPT characteristics of the signal circuit 1 Usually about 10μ
sec. Here, p with (111} as the main orientation
When a circuit is formed using oly-SiTFT, the carrier mobility is large and the ON characteristics are excellent, so that Ta- can be reduced to 1 μsec or less. Therefore, it is possible to increase the number of lines N on the signal side by one order of magnitude or more. Regarding the scanning circuit 8, the conditions for the signal circuit are not severe, but the clock frequency fcP is a guideline for the circuit characteristics, and fcP = fFxM.
...■ and hail. Here, M is the number of scanning lines.
ｆｃ−は、通常、約１０ＫＨｚであるが、（１１１｝を
主たる配向とするｐｏｌｙ −Ｓ ｉ Ｔ Ｆ Ｔを用
いれば、ｆｃｐをＭＨｚオーダまで上げることが可能で
ある。fc- is normally about 10 KHz, but if poly-S i TFT with (111} as the main orientation is used, fcp can be increased to the MHz order.
従って、走査側のライン数を２ケタ以上増加させること
ができる。以上から１表示部の画素ＭＸＮは、従来法に
比べ、３ケタ以上増加させることが可能である。 ２
（実施例２）
次に、（１１１｝を主たる配向とするｐｏｌｙ −３ｉ
ＴＦＴを表示部のアクティブマトリクスに用いることに
より、開口率を上げられる点について述べる。開口率は
、表示部において、透明電極による液晶の駆動可能領域
を示し１表示装置の画質の１つの目やすである。開口率
をある値以上に上げられない理由は、ＴＰＴとＡＱ電極
が各画素上に存在するからである。ＴＰＴのゲート幅Ｗ
とゲート長りは、普通、それぞれ５０μｍ、１０μｍな
る値である。プロセス加工最小寸法が約１０μｍである
ことからしの値が決り、次に、十分なでいる。（１１１
）配向ｐｏｌｙ−３ｉＴＦＴを各画素に用いれば、プロ
セス加工寸法が現状のままで、ゲート幅を２０μｍ以下
まで縮少できる。ゲート幅が減少することは、ゲート領
域のみならず、ソースとドレイン領域の面積も減少する
ことになる。Therefore, the number of lines on the scanning side can be increased by two or more digits. From the above, the number of pixels MXN in one display section can be increased by three or more digits compared to the conventional method. 2 (Example 2) Next, poly-3i with (111} as the main orientation
The following describes how the aperture ratio can be increased by using TFTs in the active matrix of the display section. The aperture ratio indicates the area in which the liquid crystal can be driven by the transparent electrode in the display section, and is one measure of the image quality of a display device. The reason why the aperture ratio cannot be increased above a certain value is that TPT and AQ electrodes are present on each pixel. TPT gate width W
and gate length are usually 50 μm and 10 μm, respectively. The mustard value is determined by the fact that the minimum process dimension is about 10 .mu.m, and then sufficient. (111
) If oriented poly-3i TFTs are used in each pixel, the gate width can be reduced to 20 μm or less while the process dimensions remain the same. Reducing the gate width means reducing not only the area of the gate region but also the area of the source and drain regions.
従って、関口率を従来の約６５％から約７５％まで増加
させることができる。これに伴い、表示部の画質が向上
する。なお、ＴＰＴの寸法縮少は歩留り向上にもつなが
る。Therefore, the Sekiguchi ratio can be increased from about 65% to about 75%. Accordingly, the image quality of the display section improves. Note that reducing the size of TPT also leads to improved yield.
（実施例３）
本実施例では、（１１１｝を主たる配向とするｐｏｌｙ
−８ｉＴＦＴの構造と製造方法について述べ（１１１｝
を主たる配向とするｐｏｌｙ −Ｓ ｉ Ｔ Ｆ ’ｒ
の断面構造を示す。基板４は歪温度約６４０℃のガラス
板である。基板４を５５０℃に保ち、ヘリウムで２０％
に希釈したモノシランガスを原料として減圧ＣＶＤ法に
より膜１２を堆積させる。膜厚は１５００人である。次
にＮ２中、６００℃の条件で２４時間の熱処理を行う。(Example 3) In this example, polyester with (111} as the main orientation)
-Describe the structure and manufacturing method of 8iTFT (111}
poly -S i T F 'r with the main orientation
The cross-sectional structure of is shown. The substrate 4 is a glass plate with a strain temperature of about 640°C. Keep the substrate 4 at 550℃ and add 20% helium.
The film 12 is deposited by low pressure CVD using monosilane gas diluted as raw material. The film thickness is 1500 people. Next, heat treatment is performed for 24 hours at 600° C. in N2.
熱処理後、（１１１）配向のｐｏｌｙ−８ｉ膜１２が形
成される。ホト・工ツチング工程後、常圧ＣＶＤ法によ
り５ｉＯｚゲート絶膜５を１５００人堆積させる０次に
ゲート電極用のｐｏｌｙ −Ｓ ｉ ｉｌｌ ５を３５
００人堆積させる。ホト・エツチング工程後、ソース、
ドレイン領域１３，１４のインプラを行う６条件として
は、リン（Ｐ｝を３０ＫｅＶの電圧で５ Ｘ １０ ”
ａａ−”のドーズ量打込む、続いて、リンガラス（Ｐｈ
ｏｓｐｈ。After the heat treatment, a (111) oriented poly-8i film 12 is formed. After the photolithography process, 1500 5iOz gate insulating film 5 is deposited by normal pressure CVD method. Next, 35% poly-S i ill 5 for gate electrode is deposited.
Deposit 00 people. After the photo-etching process, the sauce,
The six conditions for implanting the drain regions 13 and 14 are as follows: 5 x 10'' phosphorus (P) at a voltage of 30 KeV.
aa-” dose, followed by phosphorus glass (Ph
osph.
５ｉｌｉｃａｔｅ Ｇｌａｓｓ、略してＰＳＧ）１６を
４８０℃で５０００人堆積させる。さらに、Ｎｚ中、６
００℃の条件で２０時間の熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト・エツチング工程
の後、ＡＱ電極１７を６０００人スパッタする。ホト・
エツチング工程の後、透明電極であるＩ Ｔ Ｏ（Ｉｎ
ｄｉｕｍ Ｔｉｔａｎ ０ｘｙｄｅ｝を１０００人スパ
ッタする。ホト・エツチング工程の後、カラーフィルタ
と偏光膜を備えた他のガラス基板との間に液晶を封入し
て表示装置が完成する。本実施例の表示部におけるＴＰ
Ｔのチャネル幅、チャネル長はそれぞれ２０μｍ、１０
μｍである１表示部１４のマトリクスにおけるライン数
は６６０×１９８０である。また、開口率は７５％であ
る。5ilicate Glass (PSG) 16 was deposited for 5000 times at 480°C. Furthermore, in Nz, 6
Heat treatment is performed at 00° C. for 20 hours to activate the implant region. After the photo-etching process for contact, 6000 AQ electrodes 17 are sputtered. Hoto・
After the etching process, the transparent electrode ITO(In
1000 people sputtered Dium Titan Oxyde}. After the photo-etching process, a display device is completed by sealing liquid crystal between the color filter and another glass substrate provided with a polarizing film. TP in the display section of this example
The channel width and channel length of T are 20 μm and 10 μm, respectively.
The number of lines in the matrix of one display unit 14, which is μm, is 660×1980. Further, the aperture ratio is 75%.
本実施例では、第１図のキャパシタとなる液晶１９を駆
動するＴＦＴ２０を例に説明したが、このようなＴＰＴ
は１周辺回路、例えば、走査回路８に用いてもよいこと
は言うまでもない。In this embodiment, the TFT 20 that drives the liquid crystal 19, which serves as a capacitor in FIG. 1, is used as an example.
It goes without saying that this may be used for one peripheral circuit, for example, the scanning circuit 8.
（実施例４）
第４図は、本発明の別の実施例を示す０本実施例では、
走査回路８および信号回路１８等の駆動回路がすべて基
板４に基板４に外付けされているため（１１１｝を主た
る配向とする、ｐｏｌｙ −Ｓ １ＴＦＴを用いて、表
示部５のアクティブマトリクスのみを形成した。これに
より、実施例２と同様開口率を従来の６５％から７５％
に増加することができた。(Embodiment 4) FIG. 4 shows another embodiment of the present invention. In this embodiment,
Since all drive circuits such as the scanning circuit 8 and the signal circuit 18 are externally attached to the substrate 4, only the active matrix of the display section 5 is As a result, as in Example 2, the aperture ratio was increased from 65% to 75%.
was able to increase to
（実施例５）
第５図は本発明の別の実施例を示す。本実施例では（１
１１｝を主たる配向とするρｏｌｙ−８ｉＴＦＴを用い
て、これまで基板４以外の部分に外付けしていた信号回
路の高速シフトレジスタ１１も表示部５と同一基板に内
蔵することができる。(Embodiment 5) FIG. 5 shows another embodiment of the present invention. In this example, (1
By using a ρoly-8i TFT whose main orientation is 11}, the high-speed shift register 11 of the signal circuit, which has been externally attached to a part other than the substrate 4, can also be built into the same substrate as the display section 5.
これにより、本実施例では接続端子数を従来の１７７本
から３８本に減らすことができた。As a result, in this embodiment, the number of connection terminals could be reduced from the conventional 177 to 38.
従来は、ＴＰＴの移動度が低い（小さい）ため、同一基
板上に高速シフトレジスタ１１を表示部５と同一基板上
に設けることは困難であった。Conventionally, it has been difficult to provide the high-speed shift register 11 and the display section 5 on the same substrate because the mobility of the TPT is low (small).
（実施例６）
本実施例は（ｔ ｔ ｉ）配向ｐｏｌｙ −Ｓ ｉを周
辺駆動回路のみに用いる場合を示す、これには、ｐｏｌ
ｙ−３ｉの堆積温度を変えて、２度ＬＰＣＶＤ層をつけ
る必要がある。はじめにＬ字型の石英板を周辺回路形成
位置に置いてマスクとし、表示部のＴＰＴ形成位置に、
６００℃、 Ｑ 、 ６ Ｔｏｒｒの条件でＬＰＧＶＤ
膜を１５００人堆積させる０次に、長方形の石英板を表
示部のＴＰＴ形成位置に置いてマスクとし。(Example 6) This example shows the case where (t t i) oriented poly-Si is used only in the peripheral drive circuit.
It is necessary to apply the LPCVD layer twice by changing the deposition temperature of y-3i. First, place an L-shaped quartz plate at the peripheral circuit formation position as a mask, and place it at the TPT formation position of the display section.
LPGVD at 600℃, Q, 6 Torr
Next, a rectangular quartz plate was placed at the TPT forming position of the display section to serve as a mask.
周辺回路形成位置に５５０℃、 Ｑ 、 ６ Ｔｏｒｒ
の条件テＬｐｃｖｏ ＩＩＩを１０００人堆積させる。550℃, Q, 6 Torr at the peripheral circuit formation position
Deposit 1000 people under the conditions of Lpcvo III.
続いて。continue.
６００℃、２４時間の熱処理を行うと、５５０℃で堆積
させた膜は（１１１｝を主たる配向とするｐｏｌｙ −
Ｓ ｉ ＩＩＩとなり、６００℃で堆積させた膜は（１
１０｝を主たる配向とすルｐｏｌｙ −Ｓ ｉ ｒ！Ａ
トする。以後のプロセスは前記同じである。このような
周辺回路のみを（１１１）配向としたディスプレイは以
下の特長を持つ、すなわち、高速動作を要求される周辺
回路は（１１１）配向であるため、寸法を小さいままで
駆動可能である。After heat treatment at 600°C for 24 hours, the film deposited at 550°C becomes a poly-
S i III, and the film deposited at 600°C is (1
10} with the main orientation poly −S i r! A
to The subsequent process is the same as above. Such a display in which only the peripheral circuits are oriented in the (111) orientation has the following features. That is, since the peripheral circuits required to operate at high speed are in the (111) orientation, they can be driven while keeping the dimensions small.
マトリクス部分のＴＰＴは、（１１０）配向であるため
に１寸法を縮少して、開口率を上げることはできないが
、オフ電流を減らすことが可能であり、この分だけ、周
辺回路による表示部分駆動のための、動作マージンが大
きくとれる６また、上記実施例中に記載した効果以外に
（１１１｝を主たる配向とするキャリアの移動度の高い
ｐｏｌｙ−Ｓ ｉ Ｔ Ｆ Ｔを用いれば、同一基板上
に従来の移動度の低いｐｏｌｙ −Ｓ ｉでは混載でき
なかった回路までも混載できるため、装置の小型化、も
図ることができるという効果がある。Since the TPT in the matrix part has a (110) orientation, it is not possible to increase the aperture ratio by reducing one dimension, but it is possible to reduce the off-state current, and by this amount, the display part can be driven by the peripheral circuit. In addition to the effects described in the above embodiments, if poly-S i T F T with high carrier mobility and mainly oriented in (111} is used, it is possible to obtain a large operating margin for In addition, even circuits that could not be mounted on conventional poly-Si with low mobility can be mounted together, which has the effect of making it possible to miniaturize the device.
上記各°図中で、同符号がついている部分は同じ機能を
果す部分である。In each of the above figures, parts with the same reference numerals are parts that perform the same function.
本発明によれば、薄膜半導体表示装置の画質を向上させ
ることができる。According to the present invention, the image quality of a thin film semiconductor display device can be improved.
第１図は、本発明の一実施例における表示装置の平面構
成図、第２図は、多結晶シリコンの配向性とバンド構造
との関係を示す模式図、第３図は、本発明の一実施例に
おけるＴＰＴの断面構成図、第４図は本発明の別の実施
例における表示装置の平面構成図、第５図は、本発明の
さらに別の実施例における表示装置の平面構成図、第６
図は、本発明の表示装置の全体構成を示す図である。
１・・・結晶粒、２・・・結晶粒界、３・・・空乏層、
４・・・基板、５・・・ゲート酸化膜、６・・・価電子
帯の最大エネルギー位置、７・・・伝導帯の最低エネル
ギー位置、８・・・走査回路、９・・・マルチプレクサ
、１０・・・マトリクススイッチ、１１・・・高速シフ
トレジスタ、１２・・・（１１１｝を主たる配向とする
多結晶シリコン膜、１３・・・ソース、１４・・・ドレ
イン、１５・・・ゲート電極、１６・・・ｐｓａ膜、１
７・・・ＡＱ電極、１８・・・信号回路、１０１・・・
表示部、１０２・・・データ側駆動回路、１０３・・・
走査側駆動回路、１０４・・・コントロール回路、１０
５・・・メモリ。
不２図
嵩５図
牟FIG. 1 is a plan configuration diagram of a display device according to an embodiment of the present invention, FIG. 2 is a schematic diagram showing the relationship between the orientation of polycrystalline silicon and the band structure, and FIG. FIG. 4 is a cross-sectional configuration diagram of a TPT in an embodiment, FIG. 4 is a plan configuration diagram of a display device in another embodiment of the present invention, and FIG. 5 is a plan configuration diagram of a display device in yet another embodiment of the present invention. 6
The figure is a diagram showing the overall configuration of a display device of the present invention. 1... Crystal grain, 2... Crystal grain boundary, 3... Depletion layer,
4...Substrate, 5...Gate oxide film, 6...Maximum energy position of valence band, 7...Lowest energy position of conduction band, 8...Scanning circuit, 9...Multiplexer, DESCRIPTION OF SYMBOLS 10... Matrix switch, 11... High-speed shift register, 12... Polycrystalline silicon film with (111} as a main orientation, 13... Source, 14... Drain, 15... Gate electrode , 16...PSA membrane, 1
7... AQ electrode, 18... Signal circuit, 101...
Display section, 102... Data side drive circuit, 103...
Scanning side drive circuit, 104... control circuit, 10
5...Memory. Fu2 zudake 5 zumu
Claims (1)
らなる能動素子を有することを特徴とする薄膜半導体表
示装置。 ２、少なくとも、薄膜半導体からなる第１の能動素子と
画素電極と表示媒質とからなる画素をマトリクス状の配
列した表示部と、前記表示部を制御する薄膜半導体から
なる第２の能動素子を含む制御回路部とを有する薄膜半
導体表示装置において、前記第１および第２の能動素子
の少なくとも一者は、｛１１１｝を主たる配向とする多
結晶シリコン膜を能動層とすることを特徴とする薄膜半
導体表示装置。 ３、前記表示部と前記制御回路部とが、同一の絶縁性基
板上に形成されていることを特徴とする特許請求の範囲
第１項記載の薄膜半導体表示装置。 ４、前記表示部の能動素子と、前記制御回路３の能動素
子とは、それぞれの能動層を形成する多結晶シリコン層
の主たる配向が異なることを特徴とする特許請求の範囲
第１項記載の薄膜半導体表示装置。[Claims] 1. A thin film semiconductor display device characterized by having an active element made of a polycrystalline silicon film mainly oriented in {111}. 2. It includes at least a display section in which pixels each including a first active element made of a thin film semiconductor, a pixel electrode, and a display medium are arranged in a matrix, and a second active element made of a thin film semiconductor that controls the display section. A thin film semiconductor display device having a control circuit section, wherein at least one of the first and second active elements has an active layer made of a polycrystalline silicon film having a main orientation of {111}. Semiconductor display device. 3. The thin film semiconductor display device according to claim 1, wherein the display section and the control circuit section are formed on the same insulating substrate. 4. The active element of the display section and the active element of the control circuit 3 have different main orientations of polycrystalline silicon layers forming their respective active layers. Thin film semiconductor display device.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143136A JPS63307431A (en) | 1987-06-10 | 1987-06-10 | Thin film semiconductor display device |
| US07/203,935 US5153702A (en) | 1987-06-10 | 1988-06-08 | Thin film semiconductor device and method for fabricating the same |
| KR1019880006942A KR970004836B1 (en) | 1987-06-10 | 1988-06-10 | Thin film semiconductor device and method for fabricating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143136A JPS63307431A (en) | 1987-06-10 | 1987-06-10 | Thin film semiconductor display device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13753394A Division JP2791280B2 (en) | 1994-06-20 | 1994-06-20 | Liquid crystal display |
| JP35435397A Division JP3009380B2 (en) | 1997-12-24 | 1997-12-24 | Liquid crystal display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63307431A true JPS63307431A (en) | 1988-12-15 |
Family
ID=15331762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143136A Expired - Lifetime JPS63307431A (en) | 1987-06-10 | 1987-06-10 | Thin film semiconductor display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63307431A (en) |
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