JPS63304705A - Semiconductor circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体回路に関し、特に低電圧動作が可能で
ありしかもトランジスタのβ依存性が少ないカレントミ
ラー回路の構成に適した半導体回路に関する。[Detailed Description of the Invention] [Objective of the Invention] (Field of Industrial Application) This invention relates to semiconductor circuits, and is particularly suitable for the configuration of a current mirror circuit that is capable of low voltage operation and has less β dependence of transistors. Regarding semiconductor circuits.
（従来の技術）
第５図は従来の典型的なカレントミラー回路を示すもの
で、ＮＰＮ ）ランジスタＴＩ ＳＴ２のそれぞれのエ
ミッタが接地端子に共通接続され、またそれぞれのベー
スが相互接続されると共に、一方のトランジスタＴ１の
ベースおよびコレクタが相互接続された構成になってい
る。トランジスタＴｌ 、Ｔ２のβが同一値で、このβ
が無限大の値を有するような理想状態では、トランジス
タＴ２のコレクタ電流すなわち出力電流１ ｏｕｔの値
はトランジスタＴ１のコレクタに供給され入力電流１ｉ
ｎと同一値となる。しかしながら、実際にはトランジス
タＴＩ、Ｔ２のβは有限の値であるため、以下の式から
明らかのように出力電流１ ｏｕｔの値はβに依存し、
入力端子１１ｎの値と等しくなくなる。(Prior Art) FIG. 5 shows a typical conventional current mirror circuit, in which the emitters of NPN transistors TIST2 are commonly connected to a ground terminal, and their bases are interconnected. The base and collector of one transistor T1 are interconnected. β of transistors Tl and T2 is the same value, and this β
In an ideal state where has an infinite value, the collector current of the transistor T2, that is, the value of the output current 1out is supplied to the collector of the transistor T1, and the input current 1i
It becomes the same value as n. However, in reality, β of the transistors TI and T2 is a finite value, so as is clear from the following equation, the value of the output current 1 out depends on β,
The value of the input terminal 11n is no longer equal to the value of the input terminal 11n.
トランジスタＴＩのコレクタ電流をＩｃｌ、ベース電流
をＩｂｌとし、トランジスタＴ２のコレクタ電流をＩｃ
２、ベース電流をＩｂ２とすると、入力電流１１ｎは、
Ｉ ｉｎ −１ｃｌ＋ Ｉ ｂｌ＋Ｉ ｂ２− Ｉｃ
ｌ＋２ ・ Ｉｃｌ／β、となる。ここで、βＮはＮ
ＰＮ トランジスタＴ１、Ｔ２のエミッタ接地電流増幅
率である。したがって、出力電流１ ｏｕｔは、
１ｏｕｔ −Ｉｃ２−１ｃｌ
−Ｉｉｎ／ ｔｌ＋ （２／βＮ））
となる。βＮの値を３５０．７０．２０．１０とした場
合のＩ ｏｕｔとＩｉｎとの関係は以下のように成る。The collector current of transistor TI is Icl, the base current is Ibl, and the collector current of transistor T2 is Ic.
2. If the base current is Ib2, the input current 11n is I in -1cl+ I bl+I b2- Ic
l+2 ・Icl/β. Here, βN is N
PN is the common emitter current amplification factor of transistors T1 and T2. Therefore, the output current 1 out is 1 out −Ic2−1cl −Iin/tl+ (2/βN)). The relationship between Iout and Iin when the value of βN is 350.70.20.10 is as follows.
Ｉ ｏｕｔ−０，９９４３・Ｉ ｉｎ （βＮ−３
５０）−０，９７２２・Ｉ １ｎ （βＮ−７０）
−０，９０９１争Ｉ ｉｎ （βＮ−２０）−０，
８３３３・Ｉ ｉｎ （βＮ−１０）このように、
出力電流１ ｏｕｔと入力電流１１ｎとの関係はβＮに
太き（依存する。I out-0,9943・I in (βN-3
50) -0,9722・I 1n (βN-70)
-0,9091 conflict I in (βN-20) -0,
8333·I in (βN-10) Thus,
The relationship between the output current 1 out and the input current 11n is thick (depends) on βN.
このようなβ、依存性を改善した回路としては、特公昭
４９−１２９３９号明細書に記載されている回路が知ら
れている。この回路を第６図に示す。As a circuit with improved β dependence, the circuit described in Japanese Patent Publication No. 12939/1983 is known. This circuit is shown in FIG.
１６図の回路はトランジスタＴｌのコレクタとベースを
直接接続する代わりに、ＮＰＮ トランジスタＴ３を設
け、このトランジスタＴ３のベースをトランジスタＴｌ
のコレクタに、またそのエミッタをトランジスタＴ１と
Ｔ２の共通ベースに接続したものであり、トランジスタ
Ｑ３のコレクタ電流を利用して前述のβ依存性を改善し
ている。In the circuit shown in Figure 16, an NPN transistor T3 is provided instead of directly connecting the collector and base of the transistor Tl, and the base of the transistor T3 is connected to the transistor Tl.
, and its emitter is connected to the common base of transistors T1 and T2, and the collector current of transistor Q3 is used to improve the above-mentioned β dependence.
すなわち、第６図の回路における入力電流１１ｎと出力
電流１ ｏｕｔとの関係は、
Ｉ Ｏｕｔ ＝ １ ｉｎ・１１ ＋（２／βＮ２））
で与えられ、第５図と同様にβＮの値を３５０．７０．
２０、ｌＯとすると、
Ｉ ｏｕｔ−０，９９９９・Ｉ Ｉｎ （βＮ −
３５０＞Ｉ ｏｕｔ−０，９９９６９１Ｉｎ （β
Ｎ−７０）ｌｏｕｔ−０，９９５０・Ｉ ｉｎ （
βＮ−２０）Ｉ ｏｕｔ−０，９８０４ΦＩ ｉｎ
（βＮ＝ｌＯ）となる。以上の計算値より明らかなよ
うに、第６図の回路では第５図の回路に比べβ依存性を
かなり減少することが可能となる。しかしながら、第５
図においては１１ｎ入力端子電圧がトランジスタＴ１の
ベース・エミッタ間電圧Ｖ ｂｅｌζ０．７ｖであった
のに対し、第６図においては、１１ｎ入力端子電圧がト
ランジスタＴｌのベース・エミッタ間電圧Ｖ ｂｅｌと
トランジスタＴ３のベース・エミッタ間電圧Ｖ ｂｅ３
との和、すなわちＶ ｂｅｌ ＋ Ｖ ｂｅ３’ｉ１．
４Ｖとなり、低電圧動作においてはむしろ劣る欠点があ
る。That is, the relationship between the input current 11n and the output current 1 out in the circuit of FIG. 6 is as follows: I Out = 1 in·11 + (2/βN2))
Similarly to FIG. 5, the value of βN is set to 350.70.
20, 1O, I out-0,9999・I In (βN −
350>I out-0,999691In (β
N-70) lout-0,9950・I in (
βN-20)I out-0,9804ΦI in
(βN=lO). As is clear from the above calculated values, the circuit shown in FIG. 6 can significantly reduce the β dependence compared to the circuit shown in FIG. However, the fifth
In the figure, the 11n input terminal voltage is the base-emitter voltage V belζ of the transistor T1, whereas in FIG. 6, the 11n input terminal voltage is the base-emitter voltage V bel of the transistor T1 and the transistor Base-emitter voltage V be3 of T3
, that is, V bel + V be3'i1.
4V, which has the disadvantage that it is rather inferior in low voltage operation.
（発明が解決しようとする問題点）
この発明は前記のような点に鑑みなされたもので、従来
の回路ではβ依存性を少なくすると低電圧動作が困難と
なる点を改善し、トランジスタのβ依存性を少なくして
入出力電流間の電流誤差を削減でき、しかも充分に低電
圧動作が可能な半導体回路を提供することを目的とする
。(Problems to be Solved by the Invention) The present invention was made in view of the above points, and it improves the problem that in conventional circuits, reducing the β dependence makes it difficult to operate at low voltage. It is an object of the present invention to provide a semiconductor circuit that can reduce dependence and reduce current errors between input and output currents, and can operate at a sufficiently low voltage.
［発明の構成］
（問題点を解決するための手段）
この発明による半導体回路にあっては、入力電流を供給
する入力電流供給手段と、この入力電流供給手段からの
電流がコレクタに供給され、エミッタが第１の電源電位
供給端子に結合している第１極性の第１のトランジスタ
と、コレクタが電流出力端子に接続され、エミッタが前
記第１の電位供給端子に結合され、ベースが前記第１の
トランジスタのベースに接続されている第１極性の第２
のトランジスタと、前記第１のトランジスタのコレクタ
にベースが結合され、エミッタが前記第１の電源電位供
給端子に結合されている第１極性の第３のトランジスタ
と、この第３のトランジスタのコレクタに入力側端子が
接続され、出力側端子が前記第１のトランジスタと前記
第２のトランジスタの共通ベースに接続され、前記第３
のトランジスタのコレクタ電流に比例した電流を第２の
電源電位供給端子から前記第１および第２のトランジス
タの共通ベースに供給するカレントミラー回路とを具備
したものである。[Structure of the Invention] (Means for Solving the Problems) The semiconductor circuit according to the present invention includes an input current supply means for supplying an input current, a current from the input current supply means is supplied to the collector, a first transistor of a first polarity having an emitter coupled to a first power supply potential supply terminal, a collector coupled to a current output terminal, an emitter coupled to the first potential supply terminal, and a base coupled to the first power supply potential supply terminal; the second of the first polarity connected to the base of the first transistor
a third transistor of a first polarity, the base of which is coupled to the collector of the first transistor, and the emitter of which is coupled to the first power supply potential supply terminal; an input side terminal is connected, an output side terminal is connected to a common base of the first transistor and the second transistor, and the third
and a current mirror circuit that supplies a current proportional to the collector current of the transistor from the second power supply potential supply terminal to the common base of the first and second transistors.
（作用）
このように構成した半導体回路にあっては、第３のトラ
ンジスタのコレクタ電流をカレントミラー回路を介して
第１および第２のトランジスタの共通ベースに供給でき
るので、β依存性の少ない回路を実現できる。また、電
流入力端子の電圧は第３のトランジスタのエミッタが第
１の電源電位供給端子に結合しているとにより、低く設
定することができる。(Function) In the semiconductor circuit configured in this way, the collector current of the third transistor can be supplied to the common base of the first and second transistors via the current mirror circuit, so the circuit has less β dependence. can be realized. Furthermore, the voltage at the current input terminal can be set low because the emitter of the third transistor is coupled to the first power supply potential supply terminal.
（実施例） 以下、図面を参照してこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図はこの発明の一実施例に係わる半導体回路を示す
もので、ＮＰＮ ）ランジスタＱｌとＮＰＮ ）ランジ
スタＱ２のベースは相互接続されており、トランジスタ
Ｑ１のコレクタには入力電流ｆｉｎが供給され、トラン
ジスタＱ２のコレクタが出力電流１ ｏｕｔの取出し端
子となっている。トランジスタＱ１およびＱ２の各エミ
ッタは、抵抗Ｒ１およびＲ２をそれぞれ介して接地端子
に接続されている。また、トランジスタＱ１のコレクタ
にはＮＰＮ ）ランジスタＱ３のベースが接続されてお
り、トランジスタＱ３のエミッタは接地端子に、またそ
のコレクタはＰＮＰトランジスタＱ４のコレクタに接続
されている。このトランジスタＱ４のコレクタおよびベ
ースは相互接続され、またトランジスタＱ４のベースに
はＰＮＰ ）ランジスタＱ５のベースが接続されている
。さらに、トランジスタＱ４とＱＢの各エミッタは電源
ＶＣＣ端子に共通に接続されている。したがって、トラ
ンジスタＱ４とＱＢとによって、カレントミラー回路１
１が構成される。そして、ＰＮＰ ）ランジスタＱ５の
コレクタはトランジスタＱ１とＱ２の共通ベースに接続
されている。FIG. 1 shows a semiconductor circuit according to an embodiment of the present invention, in which the bases of an NPN transistor Ql and an NPN transistor Q2 are interconnected, and an input current fin is supplied to the collector of the transistor Q1. The collector of the transistor Q2 serves as a terminal for taking out the output current 1 out. The emitters of transistors Q1 and Q2 are connected to a ground terminal via resistors R1 and R2, respectively. Further, the base of an NPN transistor Q3 is connected to the collector of the transistor Q1, the emitter of the transistor Q3 is connected to a ground terminal, and the collector is connected to the collector of a PNP transistor Q4. The collector and base of this transistor Q4 are interconnected, and the base of a PNP transistor Q5 is connected to the base of the transistor Q4. Furthermore, the emitters of transistors Q4 and QB are commonly connected to the power supply VCC terminal. Therefore, the current mirror circuit 1
1 is configured. The collector of the PNP transistor Q5 is connected to the common base of the transistors Q1 and Q2.
このような構成の回路にあっては、トランジスタＱ１の
コレクタ電流１ｃｌ”に比例した電流がトランジスタＱ
３、およびカレントミラー回路１１を介して、トランジ
スタＱ１とＱ２の共通ベースに流れることにより、入力
電流１１ｎと出力電流１ ｏｕｔとの間の電流値誤差を
充分に小さくすることができる。In a circuit with such a configuration, a current proportional to the collector current 1cl'' of the transistor Q1 flows through the transistor Q1.
3 and the current mirror circuit 11 to the common base of the transistors Q1 and Q2, it is possible to sufficiently reduce the current value error between the input current 11n and the output current 1out.
この回路における入力電流ｆｉｎと出力電流Ｉ ｏｕｔ
との関係式は次のように与えられる。Input current fin and output current I out in this circuit
The relational expression with is given as follows.
トランジスタＱｌ−Ｑ５のコレクタ電流をそれぞれＩｃ
ｌ−１ｃ５、ベース電流をＩｂｌ−１ｂ５とし、ＮＰＮ
）ランジスタＱ１〜Ｑ３の各電流増幅率をβＮ、ＰＮ
ＰトランジスタＱ４、ＱＢの各電流増幅率をβＰとする
と、入力型ｍ１ｉｎは、Ｉ ｉｎ −Ｉ ｃｌ＋ Ｉ
ｂ３
−Ｉｃｌ＋（１＋２／βＰ）
・ （Ｉ ｃ４／βＮ）
−Ｉｃｌ＋（１＋２／βＰ）
・ （２Ｉ ｃｌ／βＮ２）
となるので、出力電流１ ｏｕｔは、
Ｉｏｕｔ −Ｉｃ２− Ｉｃｌ
となる。したがって、βＮの値を３５０．７０．２０．
１０とした場合のＩ ｏｕｔとＩｉｎとの関係は以下の
ように成る
Ｉ ｏｕｔ−０，９９９９・１１ｎ （βＮ−３５
０）ｌｏｕｔ−０，９９９５・Ｉ １ｎ （βＮ−
７０）Ｉ ｏｕｔ −０，９９４０・Ｉ ｉｎ （
βＮ−２０）Ｉ ｏｕｔ −０，９７８８ｅＩ ｉｎ
（βＮ−１０）以上の計算値は、βＰの最悪値βＰ
−１０とした場合である。この計算結果から明らかなよ
うに、この回路は第６図とほぼ同様のβ補償特性が得ら
れる。しかも、前述のように、トランジスタＱ３のエミ
ッタは接地端子に接続されているので、１１ｎの入力端
子の電圧はトランジスタＱ３のベース・エミッタ間電圧
Ｖ ｂｅ３すなわち０．７ｖ程度となり、従来に比し低
電圧動作が可能となる。The collector currents of transistors Ql-Q5 are respectively Ic
l-1c5, base current Ibl-1b5, NPN
) Each current amplification factor of transistors Q1 to Q3 is βN, PN
If the current amplification factors of P transistors Q4 and QB are βP, the input type m1in is I in −I cl+ I
b3 -Icl+(1+2/βP) · (Ic4/βN) -Icl+(1+2/βP) · (2Icl/βN2) Therefore, the output current 1 out becomes Iout -Ic2- Icl. Therefore, the value of βN is 350.70.20.
10, the relationship between I out and Iin is as follows: I out-0,9999・11n (βN-35
0) lout-0,9995・I 1n (βN-
70) I out -0,9940・I in (
βN-20)I out -0,9788eI in
The calculated value of (βN-10) or more is the worst value of βP
-10. As is clear from the calculation results, this circuit can obtain β compensation characteristics almost similar to those shown in FIG. Moreover, as mentioned above, since the emitter of transistor Q3 is connected to the ground terminal, the voltage at the input terminal of 11n is the base-emitter voltage V be3 of transistor Q3, that is, about 0.7V, which is lower than before. Voltage operation is possible.
第２図はこの発明の第２の実施例を示すもので、１つの
電流入力に対して２つの電流出力を得る構成である。こ
の回路では前述した第１図の回路に加え、別のＮＰＮト
ランジスタＱＢ、およびＰＮＰ ）ランジスタＱ７を電
流取出し用としてそれぞれ設け、トランジスタＱ６のコ
レクタを第１の出力電流Ｉ ｏｕｔｌの取出し端子とし
、トランジスタＱ７のコレクタを第２の出力電流１ ｏ
ｕｔ２の取出し端子としている。FIG. 2 shows a second embodiment of the present invention, in which two current outputs are obtained for one current input. In this circuit, in addition to the circuit shown in FIG. The collector of Q7 is connected to the second output current 1 o
This is used as the output terminal for ut2.
すなわち、ＮＰＮトランジスタＱ６のベースはＮＰＮト
ランジスタＱ１とＱ２の共通ベースに接続され、トラン
ジスタＱ２のベースとコレクタが相互接続されている。That is, the base of NPN transistor Q6 is connected to the common base of NPN transistors Q1 and Q2, and the base and collector of transistor Q2 are interconnected.
また、ＰＮＰトランジスタＱ７のベースもトランジスタ
Ｑ４とＱＢの共通ベースに接続されている。したがって
、ＮＰＮ）ランジスタＱｌ 、Ｑ２ 、ＱＢにより第１
のカレントミラー回路２１が構成され、ＰＮＰ ）ラン
ジスタＱ４、ＱＢおよびＱ７により第２のカレントミラ
ー回路２２が構成される。つまり第２図の回路ではトラ
ンジスタＱ３−カレントミラー回路２２→カレントミラ
ー回路２１→トランジスタＱ３の帰還ループを形成し、
これによりＮＰＮ、ＰＮＰ両極性のβ補償を１つのルー
プで実現して、第１の出力電流１ ｏｕｔｌと第２の出
力電流１ ｏｕｔ２とのバランスを取っている。Furthermore, the base of PNP transistor Q7 is also connected to the common base of transistors Q4 and QB. Therefore, the first
A second current mirror circuit 22 is constructed by the PNP transistors Q4, QB, and Q7. In other words, in the circuit shown in FIG. 2, a feedback loop of transistor Q3 - current mirror circuit 22 -> current mirror circuit 21 -> transistor Q3 is formed,
As a result, β compensation for both NPN and PNP polarities is realized in one loop, and the first output current 1 outl and the second output current 1 out2 are balanced.
第１および第２の出力電流１ｏｕｔｌ、Ｉ ｏｕｔ２と
入力電流１１ｎとの関係は次式で与えられる。The relationship between the first and second output currents 1outl and Iout2 and the input current 11n is given by the following equation.
ここで、最悪値としてβＮ−７０、βＰ−１０とすると
、
１ ｏｕｔｌ−０，９８１０・ Ｉ ｉｎＩ ｏ
ｕｔ２−１．０２３０ ・ Ｉ ｉｎとなり、第１お
よび第２の出力電流ともにβ依存性が少ない回路が実現
できる。また、第２の出力電流１ ｏｕｔ２の値は入力
電流Ｉｉｎよりも大きくなるので、一般にβＮが小さい
ことによってゲイン低下しがちな半導体集積回路おいて
第２図の回路は非常に有効である。Here, if βN-70 and βP-10 are the worst values, then 1 outl-0,9810・I inI o
ut2−1.0230·I in , and a circuit in which both the first and second output currents have little dependence on β can be realized. Furthermore, since the value of the second output current 1 out2 is larger than the input current Iin, the circuit shown in FIG. 2 is very effective for semiconductor integrated circuits that generally tend to have a reduced gain due to a small βN.
第３図はこの発明の第３の実施例を示すもので、電圧−
電流変換（Ｖ−！変換）回路の構成例である。Ｖ−１変
換回路を構成するには、第１図に示した回路のトランジ
スタＱ３のベースに、抵抗とキャパシタの直列接続を介
して交流電圧源Ｖｌｎを接続すればよいが、単にこのよ
うな接続をしただけでは、電流入力端子の交流インピー
ダンスが大きいことから歪みの大きなＶ−を変換回路と
なってしまう。そこで、第３図の回路では、トランジス
タＱ１とＱＢの共通ベースと、接地端子との間に電流源
１ｏを設け、これによってトランジスタＱ３のコレクタ
電流がＩｏにほぼ等しくなくるようにし、電流入力端子
における交流インピーダンスを充分に小さく設定したも
のである。このような構成のＶ−Ｉ変換回路では、入力
電流の変動に伴うトランジスタＱ３のベース・エミッタ
間電圧Ｖ ｂｅ３の変動が抑えられるので、線形性にす
ぐれたＶ−１変換回路が得られる。FIG. 3 shows a third embodiment of the invention, in which the voltage -
This is a configuration example of a current conversion (V-! conversion) circuit. To configure a V-1 conversion circuit, it is sufficient to connect an AC voltage source Vln to the base of transistor Q3 in the circuit shown in Fig. 1 through a series connection of a resistor and a capacitor. If only this is done, the AC impedance of the current input terminal is large, resulting in a V- conversion circuit with large distortion. Therefore, in the circuit shown in FIG. 3, a current source 1o is provided between the common base of transistors Q1 and QB and the ground terminal, so that the collector current of transistor Q3 is not approximately equal to Io, and the current input terminal The AC impedance at is set sufficiently small. In the V-I conversion circuit having such a configuration, fluctuations in the base-emitter voltage V be3 of the transistor Q3 due to fluctuations in the input current can be suppressed, so that a V-1 conversion circuit with excellent linearity can be obtained.
第４図は第３図に示したＶ−１変換回路を２個用い、各
回路における電流出力用のトランジスタＱ２ 、ＱＢ
’のエミッタを抵抗で相互接続して差動増幅器を構成し
た例である。第４図においては、抵抗とキャパシタの直
列接続を介して交流電圧源を一方の回路の電流入力端子
に供給し、その電圧信号に応じた第１および第２の電流
出力をそれぞれトランジスタＱ２ 、ＱＢ ’のコレク
タから取出している。この場合、トランジスタＱ２のコ
レクタ電流とトランジスタＱ２’ のコレクタ電流との
関係は、抵抗ＲＩＯとＲ２とＲ２’の抵抗比で決定され
、１つの入力信号に対して値の異なる２つの出力電流を
得ることができる。Figure 4 uses two V-1 conversion circuits shown in Figure 3, and transistors Q2 and QB for current output in each circuit.
This is an example in which a differential amplifier is constructed by interconnecting the emitters of ' with resistors. In FIG. 4, an AC voltage source is supplied to the current input terminal of one circuit through a series connection of a resistor and a capacitor, and the first and second current outputs corresponding to the voltage signal are output to transistors Q2 and QB, respectively. ' is being taken out from the collector. In this case, the relationship between the collector current of transistor Q2 and the collector current of transistor Q2' is determined by the resistance ratio of resistor RIO and R2 and R2', and two output currents with different values are obtained for one input signal. be able to.
また、抵抗ＲＩＯ１Ｒ２およびＲ２’より成るΔ型回路
はΔ−Ｙ変換して、Ｙ型回路としても同じ特性が得られ
ることはもちろんである。Furthermore, it goes without saying that the Δ-type circuit consisting of the resistors RIO1R2 and R2' can be converted into a Δ-Y to obtain the same characteristics as a Y-type circuit.
尚、第４図に示したような差動増幅器構成は、第１図お
よび第２図にそれぞれ示した回路でも同様に実現できる
。Incidentally, the differential amplifier configuration shown in FIG. 4 can be similarly realized by the circuits shown in FIGS. 1 and 2, respectively.
［発明の効果］
以上のようにこの発明による半導体回路によれば、トラ
ンジスタのβ依存性を少なくして入出力電流間の電流誤
差を削減でき、しかも充分に低電圧動作が可能な半導体
回路が実現できる。[Effects of the Invention] As described above, the semiconductor circuit according to the present invention can reduce the β dependence of the transistor, reduce the current error between the input and output currents, and can operate at a sufficiently low voltage. realizable.
第１図乃至第４図はそれぞれこの発明の一実施例に係わ
る半導体回路を説明する回路図、第５図および第６図は
それぞれ従来の半導体回路を説明する回路図である。
Ｑｌ、ＱＢ、ＱＢ、ＱＢ・・・ＮＰＮ トランジスタ、
Ｑ４．Ｑ５．Ｑ７・・・ＰＮＰ ）ランジスタ、１１．
２１゜２２・・・カレントミラー回路。
出願人代理人 弁理士 鈴江武彦
第３図1 to 4 are circuit diagrams each illustrating a semiconductor circuit according to an embodiment of the present invention, and FIGS. 5 and 6 are circuit diagrams illustrating a conventional semiconductor circuit, respectively. Ql, QB, QB, QB...NPN transistor,
Q4. Q5. Q7...PNP) transistor, 11.
21゜22...Current mirror circuit. Applicant's agent Patent attorney Takehiko Suzue Figure 3
Claims (3)
力電流供給手段からの電流がコレクタに供給され、エミ
ッタが第１の電源電位供給端子に結合している第１極性
の第１のトランジスタと、コレクタが電流出力端子に接
続され、エミッタが前記第１の電源電位供給端子に結合
され、ベースが前記第１のトランジスタのベースに接続
されている第１極性の第２のトランジスタと、前記第１
のトランジスタのコレクタにベースが結合され、エミッ
タが前記第１の電源電位供給端子に結合されている第１
極性の第３のトランジスタと、 この第３のトランジスタのコレクタに入力側端子が接続
され、出力側端子が前記第１のトランジスタと前記第２
のトランジスタの共通ベースに接続され、前記第３のト
ランジスタのコレクタ電流に比例した電流を第２の電源
電位供給端子から前記第１および第２のトランジスタの
共通ベースに供給するカレントミラー回路とを具備する
ことを特徴とする半導体回路。(1) An input current supply means for supplying an input current, and a first transistor of a first polarity whose collector is supplied with a current from the input current supply means and whose emitter is coupled to a first power supply potential supply terminal. a second transistor of a first polarity, the collector of which is connected to the current output terminal, the emitter of which is coupled to the first power supply potential supply terminal, and the base of which is connected to the base of the first transistor; 1st
a first transistor whose base is coupled to the collector of the transistor and whose emitter is coupled to the first power supply potential supply terminal;
a third transistor of polarity; an input terminal is connected to the collector of the third transistor; and an output terminal is connected to the collector of the third transistor;
a current mirror circuit connected to a common base of the first and second transistors and supplying a current proportional to the collector current of the third transistor from a second power supply potential supply terminal to the common base of the first and second transistors. A semiconductor circuit characterized by:
力電流供給手段からの電流がコレクタに供給され、エミ
ッタが第１の電源電位供給端子に結合している第１極性
の第１のトランジスタと、エミッタが前記第１の電源電
位供給端子に結合され、ベースおよびコレクタが前記第
１のトランジスタのベースに接続されている第１極性の
第２のトランジスタと、 コレクタが第１の電流出力端子に接続され、エミッタが
前記第１の電源電位供給端子に結合され、ベースが前記
第１および第２のトランジスタの共通ベースに接続され
ている第１極性の第３のトランジスタと、 前記第１のトランジスタのコレクタにベースが結合され
、エミッタが前記第１の電源電位供給端子に結合されて
いる第１極性の第４のトランジスタと、 この第４のトランジスタのコレクタに入力側端子が接続
され、第１の出力側端子が前記第２のトランジスタのコ
レクタに接続され、第２の出力側端子が第２の電流出力
端子に接続され、前記第３のトランジスタのコレクタ電
流に比例した電流を第２の電源電位供給端子から前記第
１および第２のトランジスタの共通ベース、および前記
電流出力端子に供給するカレントミラー回路とを具備す
ることを特徴とする半導体回路。(2) an input current supply means for supplying an input current, and a first transistor of a first polarity, the collector of which is supplied with the current from the input current supply means, and the emitter of which is coupled to the first power supply potential supply terminal; a second transistor of a first polarity, the emitter of which is coupled to the first power supply potential supply terminal, and the base and collector of which are connected to the base of the first transistor; and the collector of which is coupled to the first current output terminal. a third transistor of a first polarity, whose emitter is coupled to the first power supply potential supply terminal and whose base is connected to a common base of the first and second transistors; a fourth transistor of a first polarity whose base is coupled to the collector of the transistor and whose emitter is coupled to the first power supply potential supply terminal; an input side terminal is connected to the collector of the fourth transistor; One output terminal is connected to the collector of the second transistor, a second output terminal is connected to a second current output terminal, and a current proportional to the collector current of the third transistor is transmitted to the second transistor. A semiconductor circuit comprising: a current mirror circuit that supplies a power supply potential from a power supply potential supply terminal to a common base of the first and second transistors and to the current output terminal.
力電流供給手段からの電流がコレクタに供給され、エミ
ッタが第１の電源電位供給端子に結合している第１極性
の第１のトランジスタと、コレクタが電流出力端子に接
続され、エミッタが前記第１の電源電位供給端子に結合
され、ベースが前記第１のトランジスタのベースに接続
されている第１極性の第２のトランジスタと、前記第１
のトランジスタのコレクタにベースが結合され、エミッ
タが前記第１の電源電位供給端子に結合されている第１
極性の第３のトランジスタと、 この第３のトランジスタのコレクタに入力側端子が接続
され、出力側端子が前記第１のトランジスタと前記第２
のトランジスタの共通ベースに接続され、前記第３のト
ランジスタのコレクタ電流に比例した電流を第２の電源
電位供給端子から前記第１および第２のトランジスタの
共通ベースに供給するカレントミラー回路と、 前記第１および第２のトランジスタの共通ベースと前記
第１の電源電位供給端子との間に挿入されている電流源
とを具備することを特徴とする半導体回路。(3) an input current supply means for supplying an input current, and a first transistor of a first polarity, the collector of which is supplied with the current from the input current supply means, and the emitter of which is coupled to the first power supply potential supply terminal; a second transistor of a first polarity, the collector of which is connected to the current output terminal, the emitter of which is coupled to the first power supply potential supply terminal, and the base of which is connected to the base of the first transistor; 1st
a first transistor whose base is coupled to the collector of the transistor and whose emitter is coupled to the first power supply potential supply terminal;
a third transistor of polarity; an input terminal is connected to the collector of the third transistor; and an output terminal is connected to the collector of the third transistor;
a current mirror circuit that is connected to a common base of the transistors and supplies a current proportional to the collector current of the third transistor from a second power supply potential supply terminal to the common base of the first and second transistors; A semiconductor circuit comprising: a current source inserted between a common base of the first and second transistors and the first power supply potential supply terminal.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140995A JPH0736496B2 (en) | 1987-06-05 | 1987-06-05 | Semiconductor circuit |
| US07/201,218 US4857864A (en) | 1987-06-05 | 1988-06-02 | Current mirror circuit |
| KR1019880006731A KR900008752B1 (en) | 1987-06-05 | 1988-06-04 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140995A JPH0736496B2 (en) | 1987-06-05 | 1987-06-05 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304705A true JPS63304705A (en) | 1988-12-13 |
| JPH0736496B2 JPH0736496B2 (en) | 1995-04-19 |
Family
ID=15281708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140995A Expired - Fee Related JPH0736496B2 (en) | 1987-06-05 | 1987-06-05 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736496B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1486846A1 (en) * | 2003-06-12 | 2004-12-15 | STMicroelectronics S.A. | Switch in bipolar technology |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125950A (en) * | 1978-03-24 | 1979-09-29 | Victor Co Of Japan Ltd | Current mirror circuit |
| JPS59229908A (en) * | 1983-05-27 | 1984-12-24 | Rohm Co Ltd | Current inverting circuit |
| JPS61295708A (en) * | 1985-06-24 | 1986-12-26 | Matsushita Electric Ind Co Ltd | Current mirror circuit |
| JPS62152205A (en) * | 1985-12-26 | 1987-07-07 | Matsushita Electric Ind Co Ltd | Current mirror circuit |
-
1987
- 1987-06-05 JP JP62140995A patent/JPH0736496B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125950A (en) * | 1978-03-24 | 1979-09-29 | Victor Co Of Japan Ltd | Current mirror circuit |
| JPS59229908A (en) * | 1983-05-27 | 1984-12-24 | Rohm Co Ltd | Current inverting circuit |
| JPS61295708A (en) * | 1985-06-24 | 1986-12-26 | Matsushita Electric Ind Co Ltd | Current mirror circuit |
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| EP1486846A1 (en) * | 2003-06-12 | 2004-12-15 | STMicroelectronics S.A. | Switch in bipolar technology |
| FR2856207A1 (en) * | 2003-06-12 | 2004-12-17 | St Microelectronics Sa | BIPOLAR TECHNOLOGY SWITCH |
| US6992521B2 (en) | 2003-06-12 | 2006-01-31 | Stmicroelectronics S.A. | Switch in bipolar technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736496B2 (en) | 1995-04-19 |
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