JPS63302552A - Complementary type transistor and manufacture thereof - Google Patents
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
発明の目的
（産業上の利用分野）
この発明は、例えばＰチャネル及びＮチャネルＭＯＳパ
ワートランジスタを同一基板に形成した相補形トランジ
スタ及びその製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Field of Industrial Application) The present invention relates to a complementary transistor in which, for example, a P-channel and an N-channel MOS power transistor are formed on the same substrate, and a method for manufacturing the same.
（従来の技術）
従来、例えばＰチャネル及びＮチャネルＭＯＳパワート
ランジスタを同一基板に形成した相補形トランジスタを
製造する方法として、パワー素子をＰＮ接合の絶縁性を
利用して分離するＪｌ法（Ｊｕｎｃｔｉｏｎ ｌ５ｏｌ
ａｔｉｏｎ） 、及びパワー素子をシリコン酸化膜等の
誘電体で半導体基板から分離するとともに、各パワー素
子相互を前記誘電体により分離するＤＩ法（Ｄｉｅｌｅ
ｃｔｒｉｃ ｌ５ｏｌａｔｉｏｎ）がある。(Prior Art) Conventionally, as a method for manufacturing complementary transistors in which, for example, P-channel and N-channel MOS power transistors are formed on the same substrate, the Jl method (Junction l5ol), in which power elements are separated using the insulating properties of PN junctions, has been used.
ation), and the DI method (DI method), in which power elements are separated from a semiconductor substrate by a dielectric such as a silicon oxide film, and each power element is separated from each other by the dielectric.
ctric l5olation).
（発明が解決しようとする問題点）
ところが、ＪＩ法では寄生サイリスクや寄生トランジス
タ等が存在するため、ラッチアップが起こり易く、高温
使用でのリーク電流等の影響が大きいという問題点があ
る。(Problems to be Solved by the Invention) However, in the JI method, there are problems such as the presence of parasitic silicon risks, parasitic transistors, etc., and latch-up is likely to occur, and the influence of leakage current etc. when used at high temperatures is large.
又、ＤＩ法ではランチアップは起こり難いがパワー素子
をシリコン酸化膜等の誘電体で半導体基板から分離して
いるので、各トランジスタの全ての電極を基板の主表面
に形成しなければならず、このため、各トランジスタの
面積が大き７くなり、デバイス面積が増大するという問
題点がある。Furthermore, although launch-up is unlikely to occur in the DI method, since the power element is separated from the semiconductor substrate by a dielectric material such as a silicon oxide film, all electrodes of each transistor must be formed on the main surface of the substrate. Therefore, there is a problem that the area of each transistor increases, and the device area increases.
この発明は前記問題点を解決するためになされたもので
あって、その目的はＰチャネルとＮチャネルＭＯ３Ｉ−
ランジスタ、又はＰＮＰ型とＮＰＮ型バイポーラトラン
ジスタとを電気的に分離してラッチアンプ、高温使用で
のリーク電流等の影響を低減できるとともに、デバイス
面積を縮小可能な相補形トランジスタを提供することに
ある。This invention was made to solve the above-mentioned problems, and its purpose is to
An object of the present invention is to provide a latch amplifier by electrically separating a transistor, or a PNP type and an NPN type bipolar transistor, to reduce the effects of leakage current when used at high temperatures, and to provide a complementary transistor that can reduce the device area. .
発明の構成
（問題点を解決するための手段）
第１発明は、同一基板に異なる型のトランジスタを少な
くとも一対形成した相補形トランジスタにおいて、各ト
ランジスタを誘電体層により分離し、一方のトランジス
タの電極を基板の主表面側に形成するとともに、他方の
トランジスタの１つの電極を基板の他主表面側に形成し
た相補形トランジスタをその要旨としている。Structure of the Invention (Means for Solving Problems) The first invention provides a complementary transistor in which at least a pair of transistors of different types are formed on the same substrate, each transistor is separated by a dielectric layer, and the electrode of one transistor is separated by a dielectric layer. The gist thereof is a complementary transistor in which one electrode of the other transistor is formed on the main surface side of the substrate, and one electrode of the other transistor is formed on the other main surface side of the substrate.
又、第２発明は、第１の半導体基板の主表面に拡散防止
層を形成した後、第１の半導体基板の主表面と第２の半
導体基板の主表面とを接合する工程と、前記第１の半導
体基板に異なる型のトランジスタを形成するためのそれ
ぞれ少なくとも１つのＰ型第１半導体領域及びＮ型第２
半導体領域を離間して形成する工程と、前記第１の半導
体基板の他主表面側からエツチングすることにより、前
記第２の半導体基板に前記Ｐ型第１半導体領域及びＮ型
第２半導体領域を残す工程と、前記第２の半４体基板に
残されたＰ型第１半導体領域及びＮ型第２半導体領域の
表面に誘電体層を形成する工程と、前記各半導体ｊｌＴ
域間に充填層を設けて前記各半導体領域と充填層とによ
り第３の基板を形成する工程と、前記第２の半導体基板
をその他主表面側からエツチングして除去する工程と、
前記第３の基板の前記Ｐ型第１半導体領域及びＮ型第２
半導体領域にそれぞれ型の異なるトランジスタを形成す
る工程と、前記Ｐ型第１半導体領域又はＮ型第２半導体
領域に形成されたトランジスタのうち、一方のトランジ
スタの電極を前記第３の基板の主表面側に形成するとと
もに、他方のトランジスタの１つの電極を前記第３の基
板の他主表面側に形成する工程とを備えた相補形トラン
ジスタの製造方法をその要旨としている。A second invention also provides a step of bonding the main surface of the first semiconductor substrate and the main surface of the second semiconductor substrate after forming a diffusion prevention layer on the main surface of the first semiconductor substrate; at least one P-type first semiconductor region and at least one N-type second semiconductor region for forming transistors of different types on one semiconductor substrate.
The P-type first semiconductor region and the N-type second semiconductor region are formed on the second semiconductor substrate by forming the semiconductor regions apart and etching from the other main surface side of the first semiconductor substrate. a step of forming a dielectric layer on the surfaces of the P-type first semiconductor region and the N-type second semiconductor region left on the second half-substrate;
forming a third substrate from each of the semiconductor regions and the filling layer by providing a filling layer between the regions; etching and removing the second semiconductor substrate from the main surface side;
The P-type first semiconductor region and the N-type second semiconductor region of the third substrate
forming transistors of different types in the semiconductor regions, and connecting an electrode of one of the transistors formed in the P-type first semiconductor region or the N-type second semiconductor region to the main surface of the third substrate; The gist thereof is a method of manufacturing a complementary transistor, which includes the step of forming one electrode of the other transistor on the other main surface side of the third substrate.
（第１実施例）
以下、この発明を相補形ＭＯ５（ＣＭＯ３）パワートラ
ンジスタに具体化した第１実施例を第１図（ａｌ〜０）
に示す製造工程に基づいて説明する。(First Embodiment) Hereinafter, a first embodiment in which the present invention is embodied in a complementary MO5 (CMO3) power transistor is shown in FIG. 1 (al~0).
The explanation will be based on the manufacturing process shown in .
まず、第１の半導体基板としてのＮ型（１００）面のシ
リコン基板ｌの主表面１ａ上に拡散防止層としてのシリ
コン酸化膜２を堆積させ、このシリ：１２Ｍ化膜２上に
ＢＰＳＧ膜３又はその他の低融点ガラス等の接着剤層を
堆積させる（第１図（ａ））。First, a silicon oxide film 2 as a diffusion prevention layer is deposited on the main surface 1a of an N-type (100) silicon substrate l as a first semiconductor substrate. or other low melting point glass or the like (FIG. 1(a)).
次に、第２の半導体基板としてのシリコン基板４の主表
面４ａ上に、前記シリコン基板１の主表面ｌａ上に形成
されたＢＰＳＧ膜３を配置する。Next, the BPSG film 3 formed on the main surface la of the silicon substrate 1 is placed on the main surface 4a of the silicon substrate 4 as a second semiconductor substrate.
そして、熱処理を行い、２枚のシリコン基板ｌ。Then, heat treatment is performed to form two silicon substrates.
４をシリコン酸化膜２及びＢＰＳＧ膜３を介して接着す
る。続いて、シリコン基板１をその他生表面１ｂ側から
研磨、及びドライエツチング等にて３０μの厚さまで削
る。この後、３価のＢ（ボロン）をシリコン基板ｌの所
定の箇所に注入量を変えてイオン注入し、熱処理を施し
て拡散させてＰ−拡散Ｊｉ！１５及びＰ＋拡散Ｎ６を形
成し、再拡散層５゜６によりトランジスタ形成領域とし
てのＰ型第１半導体領域７を構成する（第１図（ｂ））
。4 is bonded via the silicon oxide film 2 and the BPSG film 3. Subsequently, the silicon substrate 1 is ground down to a thickness of 30 μm by polishing and dry etching from the other raw surface 1b side. Thereafter, trivalent B (boron) is ion-implanted into predetermined locations on the silicon substrate l with varying amounts of implantation, heat-treated and diffused, and P-diffused Ji! 15 and P+ diffusion N6 are formed, and the re-diffusion layer 5.6 constitutes a P-type first semiconductor region 7 as a transistor formation region (FIG. 1(b)).
.
次に、前記シリコン基板１上にＮ−型エピタキシャルＦ
Ｊ８を成長させ、続いて前記Ｐ警手４体領域７の上方か
ら離間した位置に、５価のＰ（リン）のイオン注入する
とともに熱処理を施してＮ＋拡散Ｎ９を形成し、このＮ
＋拡散層９と前記Ｎ−型エピタキシャル１１８とにより
後記するトランジスタ形成領域としてのＮ型第２半導体
領域１０を構成する（第１図（Ｃ））。Next, an N-type epitaxial F is formed on the silicon substrate 1.
J8 is grown, and then pentavalent P (phosphorus) ions are implanted in a position spaced apart from above the four-body region 7, and an N+ diffusion N9 is formed by heat treatment.
The + diffusion layer 9 and the N- type epitaxial layer 118 constitute an N-type second semiconductor region 10 as a transistor formation region to be described later (FIG. 1(C)).
次に、シリコン酸化膜１１をマスクとし、ＫＯＨ（水酸
化カリウム）溶液等を用いて異方性工。Next, using the silicon oxide film 11 as a mask, anisotropic processing is performed using a KOH (potassium hydroxide) solution or the like.
チングを行う（第１図（ｄ））。すると、Ｎ−型エピタ
キシャルＮ８はＶ字形にエツチングされ、このときＰ＋
拡散層６はＮ″″型エピタキシャル層８に比ヘテエッチ
ング速度が遅いため、シリコン基板４上にＮ＋拡散１９
及びＮ−型エピタキシャル層８よりなるトランジスタ形
成領域としてのＮ型第２半導体領域ｌＯと、前記Ｐ型第
１半導体領域７とが残る（第１図（ｅ））。(Fig. 1(d)). Then, the N- type epitaxial layer N8 is etched into a V shape, and at this time P+
Since the diffusion layer 6 has a slow etching speed compared to the N″″ type epitaxial layer 8, an N+ diffusion 19 is formed on the silicon substrate 4.
Then, the N-type second semiconductor region 1O as a transistor formation region made of the N-type epitaxial layer 8 and the P-type first semiconductor region 7 remain (FIG. 1(e)).
続いて、Ｐ型第１半導体領域７及びＮ型第２半導体領域
１０が残されたシリコン基板４をＨＦ（フン化水素）ウ
ェットエツチングし、各半導体領域７．１０間及びＮ＋
拡散Ｎ９上のシリコン酸化膜２．１１を除去する（第１
図（ｒ））。Subsequently, the silicon substrate 4 in which the P-type first semiconductor region 7 and the N-type second semiconductor region 10 are left is subjected to HF (hydrogen fluoride) wet etching to remove the N+
Remove the silicon oxide film 2.11 on the diffusion N9 (first
Figure (r)).
この後、Ｐ型第１半導体領域７及びＮ型第２半導体領域
１０が残されたシリコン基板４の全面にタングステン等
の金属膜１２を直流スパッタリングで堆積させる（第１
図（ｇ））。Thereafter, a metal film 12 such as tungsten is deposited by DC sputtering on the entire surface of the silicon substrate 4 where the P-type first semiconductor region 7 and the N-type second semiconductor region 10 remain (first
Figure (g)).
引き続き、金属膜１２の表面にシリコン酸化膜をＣＶＤ
（化学気相成長法）により堆積させ、誘電体層１３を
形成する。この後、各半導体領域７゜１０間にポリシリ
コンをＣＶＤを用いて堆積させて充￥ｖｔ層１４を形成
するとともに、充填７３１４表面を研磨及びウェットエ
ツチングにて平坦化し、前記Ｐ型巣１半導体領域？、Ｎ
型第２半導体領域１０及び充填７１１４により第３の基
板１５を形成する（第１図（ｈ））。この充填Ｎ１４に
より第３の基板１５の歪みが防止される。Subsequently, a silicon oxide film is deposited on the surface of the metal film 12 by CVD.
(chemical vapor deposition method) to form the dielectric layer 13. Thereafter, polysilicon is deposited between 7° and 10° of each semiconductor region using CVD to form a filling layer 14, and the surface of the filling 7314 is flattened by polishing and wet etching, and the P-type cavity 1 semiconductor is region? , N
A third substrate 15 is formed by the type second semiconductor region 10 and filling 7114 (FIG. 1(h)). This filling N14 prevents distortion of the third substrate 15.
次に、第３の基板１５の地主表面１５ｂを酸化させ（第
１図（１）） 、続いて、前記シリコン基板４を第１図
（′ｂ）に示す地主表面４ｂ側から研磨及びウェットエ
ツチング辷て除去するとともに、ＢＰＳＧ膜３をウェッ
トエツチングにて除去し、プラズマエツチングで前記金
ＶＡ膜１２の不必要な部分を除去することにより、Ｐ型
第１半導体頌域７及びＮ型第２半導体領域１０の裏面を
覆うドレイン□電極１６，１７を形成する。そして、前
記Ｐ型第１半導体領域７にＮ−拡散ｒｖＪ１８及びＰ＋
拡散層１９を形成するとともに、Ｎ型第２半導体領域１
０にＰ−拡散ｌＩ２３及びＮ＋拡散層２４を形成する。Next, the base surface 15b of the third substrate 15 is oxidized (FIG. 1(1)), and then the silicon substrate 4 is polished and wet etched from the base surface 4b side shown in FIG. 1('b). At the same time, the BPSG film 3 is removed by wet etching, and unnecessary portions of the gold VA film 12 are removed by plasma etching, thereby forming the P-type first semiconductor region 7 and the N-type second semiconductor region. Drain square electrodes 16 and 17 covering the back surface of the region 10 are formed. Then, N− diffusion rvJ18 and P+
While forming the diffusion layer 19, the N-type second semiconductor region 1
0, a P- diffusion layer 23 and an N+ diffusion layer 24 are formed.
この後、第１図（ｈ）に示す第３の基板１５の主表面１
５ａ側に５ｉ０２．ＰＳＧ、ＢＰＳＧ、ＳｉＮ４等の保
護膜２８をＣＶＤにより堆積させ、Ｐ型第１半導体領域
？、Ｎ型第２半導体領域１０にそれぞれ一対のソース電
極２０．２５を形成するとともに、両ソース電極２０．
２５間にポリシリコンよりなるゲート電極２１．２６を
形成して縦型のＰチャネルＭＯ３Ｉ−ランジスタ２２及
びＮチャネルＭＯ３Ｉ−ランジスタ２７を構成する（第
１図１１））。After this, the main surface 1 of the third substrate 15 shown in FIG.
5i02. on the 5a side. A protective film 28 of PSG, BPSG, SiN4, etc. is deposited by CVD to form a P-type first semiconductor region? , a pair of source electrodes 20.25 are formed in the N-type second semiconductor region 10, and both source electrodes 20.
Gate electrodes 21 and 26 made of polysilicon are formed between the gate electrodes 25 to form a vertical P-channel MO3I-transistor 22 and an N-channel MO3I-transistor 27 (FIG. 11)).
次に、第１図（ｈ）に示す第３の基板１５の地主表面１
５ｂからＮチャネルＭＯＳトランジスタ２７のドレイン
電極１７部分のシリコン酸化膜をウェットエツチングで
除去し、ドレイン電極１７にＴ ｉ ＋Ｎｉ、Ａｕを蒸
着すると、第１図（」）に示すＣＭＯＳパワートランジ
スタが完成する。Next, the base surface 1 of the third substrate 15 shown in FIG. 1(h) is
5b, the silicon oxide film on the drain electrode 17 of the N-channel MOS transistor 27 is removed by wet etching, and Ti + Ni and Au are deposited on the drain electrode 17 to complete the CMOS power transistor shown in FIG. .
さて、本実施例のパワートランジスタでは、Ｐチャネル
及びＮチャネルＭＯ３Ｉ−ランジスタ２２゜２７を、シ
リコン酸化膜よりなる誘電体ＩＪ１３で電気的に分離し
ているので、ラフチアツブ、高温使用でのリーク電流等
の影響を低減することができる。Now, in the power transistor of this embodiment, the P-channel and N-channel MO3I transistors 22 and 27 are electrically isolated by the dielectric IJ13 made of a silicon oxide film, so that rough stubs, leakage currents, etc. during high-temperature use, etc. can reduce the impact of
又、本実施例ではＮチャネルＭＯＳトランジスタ２７の
ドレイン電極１７を第３の基板１５の地主表面１５ｂ側
から取り出した分だけ、デバイス面積を縮小できるとと
もに、Ｎ型第２半導体領域ｌＯに縦型のＮチャネルＭＯ
Ｓトランジスタ２７を形成するとともに、このＮチャネ
ルＭＯ３Ｉ−ランジスタ２７の裏面全体を覆うようにド
レイン電極１７を形成したので、大電流を流れ易くする
ことができる。Furthermore, in this embodiment, the device area can be reduced by taking out the drain electrode 17 of the N-channel MOS transistor 27 from the main surface 15b side of the third substrate 15, and a vertical type N channel MO
Since the S transistor 27 is formed and the drain electrode 17 is formed so as to cover the entire back surface of the N channel MO3I transistor 27, a large current can flow easily.
（第２実施例）
次に、Ｐチャネル及びＮチャネルＭＯ３Ｉ−ランジスタ
の縦方向のサイズを同サイズにした相補形ＭＯＳパワー
トランジスタの製造方法を第２図（ａｌ〜（ｇ）に基づ
いて説明する。(Second Embodiment) Next, a method for manufacturing a complementary MOS power transistor in which P-channel and N-channel MO3I-transistors are made the same size in the vertical direction will be explained based on FIGS. .
まず、第１実施例と同様にＮ型（１００）面のシリコン
基板１の主表面ｌａ上にシリコン酸化膜２、及びＢＰＳ
Ｇ膜３又はその他の低融点ガラス等の接着剤層を堆積さ
せた後、ＢＰＳＧ膜３をシリコン基板４に対向配置して
熱処理を行い、２枚のシリコン基板１．４をシリコン酸
化膜２及びＢＰＳＧ膜３を介して接着する。そして、シ
リコン酸化膜２９をマスクとしてシリコン基板１の地主
表面１ｂ側からＫＯＨ溶液等を用いて異方性エツチング
を行い、シリコン基板１、シリコン酸化膜２及びＢＰＳ
Ｇ膜３の一部を除去する（第２図（ａ））。First, as in the first embodiment, a silicon oxide film 2 and a BPS film are formed on the main surface la of an N-type (100) silicon substrate 1.
After depositing the G film 3 or other adhesive layer such as low melting point glass, the BPSG film 3 is placed opposite to the silicon substrate 4 and heat treated, and the two silicon substrates 1.4 are bonded to the silicon oxide film 2 and Adhesion is made via the BPSG film 3. Then, using the silicon oxide film 29 as a mask, anisotropic etching is performed using a KOH solution or the like from the base surface 1b side of the silicon substrate 1, and the silicon substrate 1, the silicon oxide film 2, and the BPS
A part of the G film 3 is removed (FIG. 2(a)).
次に、前記シリコン基ｔｉ を上にＰ−型エピタキシャ
ル層３０を成長させる（第２図（ｂｌ）、続いて、Ｐ−
型エピタキシャル層３０を研磨、ウェットエツチングに
て平坦化する。このとき、前記シリコン酸化膜２９も除
去する。そして、Ｐ−型エピタキシャル層３０に３価の
不純物をイオン注入し、一方、シリコン基板１に５価の
不純物をイオン注入し熱処理を施して、Ｐ＋拡散層３１
及びＮ＋拡散層３２を形成する（第２図（Ｃ））。Next, a P-type epitaxial layer 30 is grown on the silicon base ti (FIG. 2(bl)).
The mold epitaxial layer 30 is polished and flattened by wet etching. At this time, the silicon oxide film 29 is also removed. Then, a trivalent impurity is ion-implanted into the P- type epitaxial layer 30, and a pentavalent impurity is ion-implanted into the silicon substrate 1 and heat-treated.
and an N+ diffusion layer 32 (FIG. 2(C)).
この後、シリコン酸化膜１１をマスクとしてＫＯＨ溶液
等を用いて異方性エツチングを行い、シリコン基板４上
にＰ＋拡散層３１とＰ−エピタキシャル層３０とからな
るＰ型第１半導体領域７と、Ｎ＋拡散層３２とシリコン
基板１とからなるＮ型第２半導体領域ｌＯとを残す（第
２図（ｄｌ）。Thereafter, anisotropic etching is performed using a KOH solution or the like using the silicon oxide film 11 as a mask, and a P-type first semiconductor region 7 consisting of a P+ diffusion layer 31 and a P- epitaxial layer 30 is formed on the silicon substrate 4. An N-type second semiconductor region IO consisting of the N+ diffusion layer 32 and the silicon substrate 1 is left (FIG. 2(dl)).
次に、シリコン酸化膜１１を除去した後、シリコン基板
４上のＰ型第１半導体領域７及びＮ型第２半導体領域１
０の全面に金属膜１２を直流スパッタリングで堆積させ
る（第２図（ｅ））。Next, after removing the silicon oxide film 11, the P-type first semiconductor region 7 and the N-type second semiconductor region 1 on the silicon substrate 4 are removed.
A metal film 12 is deposited on the entire surface of the substrate 0 by direct current sputtering (FIG. 2(e)).
引き続き、金属膜１２の表面に誘電体層１３を形成する
とともに、各半導体領域７．１０間にポリシリコンより
なる充填１ｉ！１４を形成し、この充填ＦＷ１４表面を
研磨及びウェットエツチングにて平坦化して前記Ｐ型第
１半導体領域？、Ｎ型第２半導体領域ｌＯ及び充填層１
４により第３の基板１５を形成する（第２図（ｆｌ）−
次に、第３の基板１５の地主表面１５ｂを酸化させた後
、前記シリコン基板４、ＢＰＳＧ膜３及びシリコン酸化
膜２を第２図（ａｌに示す他主表面４ｂ側から研磨及び
ウェットエツチングにて除去し、プラズマエツチングで
前記金属膜１２の不必要な部分を除去することにより、
Ｐ型第１半導体領域７及びＮ型第２半専体領域１０の裏
面を覆うドレイン電極１６．１７を形成する。そして、
第１実施例と同様にして、Ｐ型第１半導体領域７及びＮ
型第２半導体領域１０にそれぞれ縦型のＰチャネルＭＯ
Ｓトランジスタ２２．縦型のＮチャネル間Ｏ３）ランジ
スタ２７を構成する。この後、第２図（ｆｌに示す基板
１５の地主表面１５ｂからＮチャネル間Ｏ３）ランジス
タ２７のドレイン電極１７部分のシリコン酸化膜をウェ
ットエツチングで除去し、ドレイン電極１７にＴｉ、Ｎ
ｉ、Ａｕを蒸着すると、第２図（川に示すＣＭＯＳパワ
ートランジスタが完成する。Subsequently, a dielectric layer 13 is formed on the surface of the metal film 12, and a filling 1i! of polysilicon is formed between each semiconductor region 7.10! 14, and the surface of the filled FW 14 is flattened by polishing and wet etching to form the P-type first semiconductor region ? , N-type second semiconductor region lO and filling layer 1
4 (FIG. 2 (fl)) - Next, after oxidizing the base surface 15b of the third substrate 15, the silicon substrate 4, the BPSG film 3, and the silicon oxide film 2 are oxidized. By removing by polishing and wet etching from the other main surface 4b side shown in FIG. 2 (al), and by removing unnecessary portions of the metal film 12 by plasma etching,
Drain electrodes 16 and 17 are formed to cover the back surfaces of the P-type first semiconductor region 7 and the N-type second half-dedicated region 10. and,
Similarly to the first embodiment, the P-type first semiconductor region 7 and the N
A vertical P-channel MO is provided in the second semiconductor region 10.
S transistor 22. A vertical N-channel O3) transistor 27 is configured. After that, the silicon oxide film on the drain electrode 17 portion of the transistor 27 is removed by wet etching (O3 between the main surface 15b of the substrate 15 and the N channel shown in FIG.
After depositing Au, the CMOS power transistor shown in FIG. 2 is completed.
なお、前記両実施例ではＮチャネル間Ｏ３）ランジスタ
２７のドレイン電極１７を第３の基板１５の地主表面１
５ｂ側から取り出したが、ＰチャネルＭＯＳトランジス
タ２２のドレイン電極１６を地主表面１５ｂ側から取り
出してもよい。この場合、第１実施例では第１の半導体
基板としてＰ型（１００）面シリコン基板を使用し、Ｎ
−型エピタキシャル層を堆積させるようにする。In both of the above embodiments, the drain electrode 17 of the N-channel O3) transistor 27 is connected to the main surface 1 of the third substrate 15.
Although the drain electrode 16 of the P-channel MOS transistor 22 is taken out from the 5b side, the drain electrode 16 of the P-channel MOS transistor 22 may be taken out from the main surface 15b side. In this case, in the first embodiment, a P-type (100) silicon substrate is used as the first semiconductor substrate, and an N
- type epitaxial layer is deposited.
又、前記両実施例ではＰチャネル及びＮチャネルＭＯ３
Ｉ−ランジスタを備えた相補形ＭＯ３Ｉ−ランジスタの
製造方法について述べたが、ＰＮＰ型及びＮＰＮ型バイ
ポーラトランジスタを備えた相補形バイポーラトランジ
スタに具体化してもよい。Furthermore, in both of the above embodiments, P channel and N channel MO3
Although a method of manufacturing a complementary MO3 I-transistor with an I-transistor has been described, it may also be embodied in a complementary bipolar transistor with PNP-type and NPN-type bipolar transistors.
又、前記両実施例ではＰチャネルＭＯ３Ｉ−ランジスタ
２２及びＮチャネル間Ｏ３）ランジスタ２７のドレイン
電極１６．１７としてタングステンを堆積したが、大を
流を流す必要がなければ省略してもよい。Further, in both of the above embodiments, tungsten was deposited as the drain electrodes 16 and 17 of the P-channel MO3I transistor 22 and the N-channel MO3I transistor 27, but it may be omitted if there is no need to flow a large amount of current.
発明の効果
以上詳述したように、この発明によれば同一基板に形成
された異なる型のトランジスタを互いに電気的に分離し
て、ランチアップ、高温使用でのリーク電流等の影響を
低減できるとともに、一方のトランジスタの１つの電極
を基板の地主表面から取り出すことができるので、デバ
イス面積を縮小できる優れた効果がある。Effects of the Invention As detailed above, according to the present invention, transistors of different types formed on the same substrate can be electrically separated from each other, thereby reducing the effects of leakage current during launch-up and high-temperature use, etc. Since one electrode of one transistor can be taken out from the main surface of the substrate, there is an excellent effect of reducing the device area.
第１図（ａｌ〜（Ｊｌはこの発明を相補形ＭＯＳパワー
トランジスタに具体化した第１実施例の製造工程を示す
断面図、第２図（ａｌ〜（ｇ）は第２実施例の相補形Ｍ
ＯＳパワートランジスタの製造工程を示す断面図である
。
図中、■は第１の半導体基板としてのＮ型シリコン基板
、４は第２の半導体基板としてのシリコン基板、７はＰ
型第１半導体領域、１０はＮ型第２半導体領域、１３は
誘電体層、１４は充填層、１５は第３の基板、１７はド
レイン電極、２２はＰチャネルＭＯＳトランジスタ、２
７はＮチャネル間Ｏ３）ランジスタである。
特許出願人 日本電装 株式会社代 理 人
弁理士 恩１）博宣第 ２ 図（ａ）
第 ２ 図（ｂ）４ｂ
第 ２ 図（Ｃ）
第 ２ 図（ｄ）７
第 ２ 図（ｅ）
第 ２ 図（丁）FIG. 1 (al to (Jl) is a sectional view showing the manufacturing process of the first embodiment in which the present invention is embodied in a complementary MOS power transistor, and FIG. 2 (al to (g) is a complementary type of the second embodiment. M
FIG. 3 is a cross-sectional view showing the manufacturing process of an OS power transistor. In the figure, ■ is an N-type silicon substrate as a first semiconductor substrate, 4 is a silicon substrate as a second semiconductor substrate, and 7 is a P-type silicon substrate.
10 is an N-type second semiconductor region, 13 is a dielectric layer, 14 is a filling layer, 15 is a third substrate, 17 is a drain electrode, 22 is a P-channel MOS transistor, 2
7 is an N-channel O3) transistor. Patent applicant Nippondenso Co., Ltd. Agent
Patent Attorney On 1) Hironobu Figure 2 (a) Figure 2 (b) 4b Figure 2 (C) Figure 2 (d) 7 Figure 2 (e) Figure 2 (D)
Claims (1)
対形成した相補形トランジスタにおいて、各トランジス
タを誘電体層により分離し、一方のトランジスタの電極
を基板の主表面側に形成するとともに、他方のトランジ
スタの１つの電極を基板の他主表面側に形成したことを
特徴とする相補形トランジスタ。 ２ 前記トランジスタはＰチャネル、及びＮチャネルＭ
ＯＳトランジスタである特許請求の範囲第１項に記載の
相補形トランジスタ。 ３ 前記基板の他主表面側に形成した電極はＮチャネル
ＭＯＳトランジスタのドレイン電極である特許請求の範
囲第１項に記載の相補形トランジスタ。 ４ 前記トランジスタはＰＮＰ型及びＮＰＮ型のバイポ
ーラトランジスタである特許請求の範囲第１項に記載の
相補形トランジスタ。 ５ 第１の半導体基板の主表面に拡散防止層を形成した
後、第１の半導体基板の主表面と第２の半導体基板の主
表面とを接合する工程と、 前記第１の半導体基板に異なる型のトランジスタを形成
するためのそれぞれ少なくとも１つのＰ型第１半導体領
域及びＮ型第２半導体領域を離間して形成する工程と、 前記第１の半導体基板の他主表面側からエッチングする
ことにより、前記第２の半導体基板に前記Ｐ型第１半導
体領域及びＮ型第２半導体領域を残す工程と、 前記第２の半導体基板に残されたＰ型第１半導体領域及
びＮ型第２半導体領域の表面に誘電体層を形成する工程
と、 前記各半導体領域間に充填層を設けて前記各半導体領域
と充填層とにより第３の基板を形成する工程と、 前記第２の半導体基板をその他主表面側からエッチング
して除去する工程と、 前記第３の基板の前記Ｐ型第１半導体領域及びＮ型第２
半導体領域にそれぞれ型の異なるトランジスタを形成す
る工程と、 前記Ｐ型第１半導体領域又はＮ型第２半導体領域に形成
されたトランジスタのうち、一方のトランジスタの電極
を前記第３の基板の主表面側に形成するとともに、他方
のトランジスタの１つの電極を前記第３の基板の他主表
面側に形成する工程と を含むことを特徴とする相補形トランジスタの製造方法
。 ６ 前記第２の半導体基板に残されたＰ型第１半導体領
域及びＮ型第２半導体領域の表面に金属膜を形成した後
、この金属膜の表面に誘電体層を形成する特許請求の範
囲第５項に記載の相補形トランジスタの製造方法。 ７ 前記第１の半導体基板はＮ型シリコン基板である特
許請求の範囲第５項に記載の相補形トランジスタの製造
方法。 ８ 前記誘電体層はシリコン酸化膜である特許請求の範
囲第５項に記載の相補形トランジスタの製造方法。 ９ 前記充填層はポリシリコンよりなる特許請求の範囲
第５項に記載の相補形トランジスタの製造方法。[Claims] 1. In a complementary transistor in which at least one pair of transistors of different types are formed on the same substrate, each transistor is separated by a dielectric layer, and the electrode of one transistor is formed on the main surface side of the substrate, A complementary transistor characterized in that one electrode of the other transistor is formed on the other main surface side of the substrate. 2 The transistors are P channel and N channel M
The complementary transistor according to claim 1, which is an OS transistor. 3. The complementary transistor according to claim 1, wherein the electrode formed on the other main surface side of the substrate is a drain electrode of an N-channel MOS transistor. 4. The complementary transistor according to claim 1, wherein the transistor is a PNP type and NPN type bipolar transistor. 5. After forming a diffusion prevention layer on the main surface of the first semiconductor substrate, bonding the main surface of the first semiconductor substrate and the main surface of the second semiconductor substrate; forming at least one P-type first semiconductor region and at least one N-type second semiconductor region separately for forming a type transistor; and etching from the other main surface side of the first semiconductor substrate. , leaving the P-type first semiconductor region and the N-type second semiconductor region on the second semiconductor substrate; and the P-type first semiconductor region and the N-type second semiconductor region left on the second semiconductor substrate. forming a dielectric layer on the surface of the second semiconductor substrate; providing a filling layer between each of the semiconductor regions and forming a third substrate from each of the semiconductor regions and the filling layer; a step of etching and removing from the main surface side; and a step of removing the P-type first semiconductor region and the N-type second semiconductor region of the third substrate.
forming transistors of different types in the semiconductor regions, and connecting an electrode of one of the transistors formed in the P-type first semiconductor region or the N-type second semiconductor region to the main surface of the third substrate; 1. A method for manufacturing a complementary transistor, comprising the step of forming one electrode of the other transistor on the other main surface side of the third substrate. 6. Claims: After forming a metal film on the surfaces of the P-type first semiconductor region and the N-type second semiconductor region left on the second semiconductor substrate, a dielectric layer is formed on the surface of the metal film. A method for manufacturing a complementary transistor according to item 5. 7. The method of manufacturing a complementary transistor according to claim 5, wherein the first semiconductor substrate is an N-type silicon substrate. 8. The method of manufacturing a complementary transistor according to claim 5, wherein the dielectric layer is a silicon oxide film. 9. The method of manufacturing a complementary transistor according to claim 5, wherein the filling layer is made of polysilicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138715A JPS63302552A (en) | 1987-06-02 | 1987-06-02 | Complementary type transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138715A JPS63302552A (en) | 1987-06-02 | 1987-06-02 | Complementary type transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302552A true JPS63302552A (en) | 1988-12-09 |
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ID=15228437
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138715A Pending JPS63302552A (en) | 1987-06-02 | 1987-06-02 | Complementary type transistor and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JPS63302552A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716714A (en) * | 1995-12-15 | 1998-02-10 | Eastman Kodak Company | Low wrinkle performance fuser member |
| US6524890B2 (en) | 1999-11-17 | 2003-02-25 | Denso Corporation | Method for manufacturing semiconductor device having element isolation structure |
| JP2006279064A (en) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
-
1987
- 1987-06-02 JP JP62138715A patent/JPS63302552A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716714A (en) * | 1995-12-15 | 1998-02-10 | Eastman Kodak Company | Low wrinkle performance fuser member |
| JP2006279064A (en) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | Method of manufacturing semiconductor device |
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| US6879029B2 (en) | 1999-11-17 | 2005-04-12 | Denso Corporation | Semiconductor device having element isolation structure |
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