JP2819808B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、SOI構造の半導体装置のゲッタリング構
造及びその製造方法に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gettering structure for a semiconductor device having an SOI structure and a method of manufacturing the same.
［従来の技術］ 従来、ウェハ結晶中又はデバイス作製工程中に有害不
純物等の汚染が生じたり、又、種々の原因による結晶欠
陥が生じデバイス特性や歩留まりに悪影響を与えている
ことが知られている。このため、これら汚染不純物及び
欠陥発生に関与している点欠陥等を除去又は捕獲させる
ことによりウェハ全体又はデバイスの活性領域を清浄化
かつ無欠陥化するゲッタリングが行われている。このゲ
ッタリングには、ウェハ裏面を介してのエクストリンシ
ックゲッタリングやウェハ内部でのイントリンシックゲ
ッタリング（インターナルゲッタリング）等がある。[Prior Art] Conventionally, it has been known that contamination such as harmful impurities or the like occurs in a wafer crystal or a device manufacturing process, and that crystal defects due to various causes are caused to adversely affect device characteristics and yield. I have. Therefore, gettering is performed to remove or capture these contaminating impurities and point defects involved in the generation of defects, thereby cleaning the entire wafer or the active region of the device and making the device defect-free. The gettering includes intrinsic gettering via the back surface of the wafer and intrinsic gettering (internal gettering) inside the wafer.
［発明が解決しようとする課題］ ところが、SOI（Silicon on Insulator）構造を有す
るMOSトランジスタにおいては、SOI膜が薄膜のためにSO
I形成後に生じた混入不純物や点欠陥に対するイントリ
ンシックゲッタリングが困難であった。又、SOI膜の裏
面は絶縁膜に接しているため裏面からの処理によるゲッ
タリングが困難であった。[Problems to be Solved by the Invention] However, in a MOS transistor having an SOI (Silicon on Insulator) structure, since the SOI film is thin,
Intrinsic gettering for mixed impurities and point defects generated after I formation was difficult. Also, since the back surface of the SOI film is in contact with the insulating film, gettering by processing from the back surface was difficult.
この発明の目的は、SOI構造を有する半導体装置にお
いてゲッタリングを行うことができるようにすることに
ある。An object of the present invention is to enable gettering in a semiconductor device having an SOI structure.
［課題を解決するための手段］ 第１の発明は、基板上に絶縁層を介して単結晶シリコ
ン薄膜が配置され、当該単結晶シリコン薄膜にMISトラ
ンジスタを形成した半導体装置において、 前記MISトランジスタのソース領域又はドレイン領域
にのみ接するゲッタリング用ポリシリコン層を前記単結
晶シリコン薄膜と前記絶縁層との間に埋め込んだ半導体
装置をその要旨とする。[Means for Solving the Problems] A first invention is a semiconductor device in which a single-crystal silicon thin film is disposed on a substrate via an insulating layer, and an MIS transistor is formed on the single-crystal silicon thin film. A gist of the present invention is a semiconductor device in which a gettering polysilicon layer in contact with only a source region or a drain region is embedded between the single-crystal silicon thin film and the insulating layer.
第２の発明は、単結晶シリコン基板の主表面に突部を
形成するとともに、その突部でのゲッタリング用ポリシ
リコン形成領域を除く単結晶シリコン基板の主表面に第
１絶縁層を形成する第１工程と、前記ゲッタリング用ポ
リシリコン形成領域上にゲッタリング用ポリシリコン層
を形成するとともに、当該ゲッタリング用ポリシリコン
層を含む前記第１絶縁層の主表面に第２絶縁層を形成す
る第２工程と、前記第２絶縁層の主表面側に基板を接合
するとともに、前記第１絶縁層が露出するまで前記単結
晶シリコン基板の裏面を所定量除去して単結晶シリコン
薄膜を形成する第３工程と、前記単結晶シリコン薄膜
に、前記ゲッタリング用ポリシリコン層にソース領域又
はドレイン領域のみ接するMISトランジスタを形成する
第４工程とを備えた半導体装置の製造方法をその要旨と
するものである。According to a second aspect of the present invention, a protrusion is formed on the main surface of the single-crystal silicon substrate, and a first insulating layer is formed on the main surface of the single-crystal silicon substrate excluding a gettering polysilicon formation region at the protrusion. Forming a gettering polysilicon layer on the gettering polysilicon formation region and forming a second insulating layer on a main surface of the first insulating layer including the gettering polysilicon layer; Forming a single crystal silicon thin film by bonding a substrate to the main surface of the second insulating layer and removing a predetermined amount of the back surface of the single crystal silicon substrate until the first insulating layer is exposed. A third step of forming an MIS transistor on the single-crystal silicon thin film in contact with only the source region or the drain region with the gettering polysilicon layer. The manufacturing method of the device is to its gist.
［作用］ 第１の発明は、絶縁層上の単結晶シリコン薄膜がMIS
トランジスタ形成領域となる、いわゆる、SOI構造にお
いて、埋め込まれたゲッタリング用ポリシリコン層によ
り単結晶シリコン薄膜がゲッタリングされる。この際、
ゲッタリング用ポリシリコン層はMISトランジスタのソ
ース領域又はドレイン領域にのみ接し、チャネル領域に
悪影響を及ぼすことがない。[Operation] In the first invention, the single-crystal silicon thin film on the insulating layer is formed of MIS.
In a so-called SOI structure, which is a transistor formation region, a single-crystal silicon thin film is gettered by the buried gettering polysilicon layer. On this occasion,
The gettering polysilicon layer contacts only the source region or the drain region of the MIS transistor and does not adversely affect the channel region.
第２の発明は、第１工程により単結晶シリコン基板の
主表面に突部が形成されるとともに、その突部でのゲッ
タリング用ポリシリコン形成領域を除く単結晶シリコン
基板の主表面に第１絶縁層が形成され、第２工程により
ゲッタリング用ポリシリコン形成領域上にゲッタリング
用ポリシリコン層が形成されるとともに、当該ゲッタリ
ング用ポリシリコン層を含む第１絶縁層の主表面に第２
絶縁層が形成される。そして、第３工程により第２絶縁
層の主表面側に基板が接合されるとともに、第１絶縁層
が露出するまで単結晶シリコン基板の裏面が所定量除去
されて単結晶シリコン薄膜が形成され、第４工程によ
り、単結晶シリコン薄膜に、ゲッタリング用ポリシリコ
ン層にソース領域又はドレイン領域のみ接するMISトラ
ンジスタが形成される。その結果、第１の発明の半導体
装置が製造される。According to a second aspect of the present invention, a protrusion is formed on the main surface of the single crystal silicon substrate by the first step, and the first surface is formed on the main surface of the single crystal silicon substrate excluding the gettering polysilicon formation region at the protrusion. An insulating layer is formed, a gettering polysilicon layer is formed on the gettering polysilicon formation region in a second step, and a second surface is formed on a main surface of the first insulating layer including the gettering polysilicon layer.
An insulating layer is formed. Then, in the third step, the substrate is bonded to the main surface side of the second insulating layer, and a predetermined amount of the back surface of the single crystal silicon substrate is removed until the first insulating layer is exposed, thereby forming a single crystal silicon thin film, By the fourth step, an MIS transistor is formed in the single-crystal silicon thin film so that only the source region or the drain region is in contact with the gettering polysilicon layer. As a result, the semiconductor device of the first invention is manufactured.
［実施例］ 以下、この発明を具体化した一実施例を図面に従って
説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図には本実施例の半導体装置を示し、第２図〜第
７図にはその製造工程を示す。FIG. 1 shows the semiconductor device of this embodiment, and FIGS. 2 to 7 show the manufacturing steps.
第２図に示すように、（100）Ｎ型単結晶シリコン基
板１を用意し、単結晶シリコン基板１の主表面の全面に
熱酸化によりシリコン酸化膜２を形成し、さらに、その
上にLPCVD法によりシリコン窒化膜（Si3N4）３を形成す
る。続いて、所定領域のシリコン酸化膜２及びシリコン
窒化膜３を除くシリコン酸化膜２及びシリコン窒化膜３
を除去する。そして、酸素雰囲気下で熱酸化を行い、い
わゆるLOCOS法によりシリコン窒化膜３のない領域にシ
リコン酸化膜４を形成する。その結果、単結晶シリコン
基板１の主表面に突部が形成される。As shown in FIG. 2, a (100) N-type single-crystal silicon substrate 1 is prepared, a silicon oxide film 2 is formed on the entire main surface of the single-crystal silicon substrate 1 by thermal oxidation, and LPCVD is further performed thereon. A silicon nitride film (Si 3 N 4 ) 3 is formed by a method. Subsequently, the silicon oxide film 2 and the silicon nitride film 3 except for the silicon oxide film 2 and the silicon nitride film 3 in a predetermined region are formed.
Is removed. Then, thermal oxidation is performed in an oxygen atmosphere, and a silicon oxide film 4 is formed in a region without the silicon nitride film 3 by a so-called LOCOS method. As a result, a protrusion is formed on the main surface of single crystal silicon substrate 1.
次に、熱リン産によりシリコン窒化膜３を除去し、シ
リコン酸化膜４をイオン注入のマスクとして用いボロン
のイオン注入層５を所定のドーズ量で形成し、熱処理に
よりイオン注入層５の活性化とボロンの拡散を行いＰ型
層とする。Next, the silicon nitride film 3 is removed by hot phosphorus production, a boron ion implantation layer 5 is formed at a predetermined dose using the silicon oxide film 4 as a mask for ion implantation, and the ion implantation layer 5 is activated by heat treatment. And boron are diffused to form a P-type layer.
そして、シリコン酸化膜2,4を除去し、第３図に示す
ように、単結晶シリコン基板１の主表面に新たに所定の
厚さの熱酸化による第１絶縁層としてのシリコン酸化膜
６を形成する。引き続き、所定のパターニングを行いゲ
ッタリング用ポリシリコン形成領域Z1,Z2のシリコン酸
化膜６を除去する。その結果、単結晶シリコン基板１の
主表面の突部でのゲッタリング用ポリシリコン形成領域
Z1,Z2を除く単結晶シリコン基板１の主表面にシリコン
酸化膜６が配置される。Then, the silicon oxide films 2 and 4 are removed, and as shown in FIG. 3, a silicon oxide film 6 as a first insulating layer by thermal oxidation with a predetermined thickness is newly formed on the main surface of the single crystal silicon substrate 1. Form. Subsequently, predetermined patterning is performed to remove the silicon oxide film 6 in the gettering polysilicon formation regions Z1 and Z2. As a result, the gettering polysilicon formation region at the protrusion on the main surface of single crystal silicon substrate 1 is formed.
Silicon oxide film 6 is arranged on the main surface of single crystal silicon substrate 1 except for Z1 and Z2.
さらに、第４図に示すように、単結晶シリコン基板１
の上にLPCVD法等によりＰ（リン）等をドープしたゲッ
タリング用ドープポリシリコン層７を形成する。その
後、ゲッタリング用ドープポリシリコン層７の所定領域
をドライエッチング等により除去してパターン化する。
その結果、ゲッタリング用ポリシリコン形成領域Z1,Z2
上にゲッタリング用ドープポリシリコン層７が配置され
る。Further, as shown in FIG.
A gettering doped polysilicon layer 7 doped with P (phosphorus) or the like is formed thereon by LPCVD or the like. Thereafter, a predetermined region of the doped polysilicon layer 7 for gettering is removed by dry etching or the like to form a pattern.
As a result, the gettering polysilicon formation regions Z1, Z2
A doped polysilicon layer 7 for gettering is disposed thereon.
次に、ゲッタリング用ドープポリシリコン層７の上に
CVDにより第２絶縁膜としてのシリコン酸化膜８を形成
する。このようにして、ゲッタリング用ドープポリシリ
コン層７を含むシリコン酸化膜６の主表面にシリコン酸
化膜８が形成される。そして、シリコン酸化膜８上にポ
リシリコン膜９を形成する。Next, on the doped polysilicon layer 7 for gettering,
A silicon oxide film 8 as a second insulating film is formed by CVD. In this manner, silicon oxide film 8 is formed on the main surface of silicon oxide film 6 including doped polysilicon layer 7 for gettering. Then, a polysilicon film 9 is formed on the silicon oxide film 8.
引き続き、第５図に示すように、ポリシリコン膜９の
主表面をミラーポリッシュ、エッチング等により平坦化
する。さらに、そして、第６図に示すように、主表面を
平坦化したシリコン基板10を用意し、このシリコン基板
10の平坦面とポリシリコン膜９の平坦面とを直接接合す
る。即ち、400〜1100℃の雰囲気下で両者を張り合わせ
る。Subsequently, as shown in FIG. 5, the main surface of the polysilicon film 9 is flattened by mirror polishing, etching or the like. Further, as shown in FIG. 6, a silicon substrate 10 having a main surface flattened is prepared.
The flat surface 10 and the flat surface of the polysilicon film 9 are directly joined. That is, they are bonded together in an atmosphere of 400 to 1100 ° C.
次に、第７図に示すように、単結晶シリコン基板１の
裏面を粗研磨（ラッピング）により数10μｍ程度を残し
て薄くした後、機械化学研磨（選択ポリッシング）によ
りシリコン酸化膜６があらわれるまで、鏡面研磨する。
このようにして、単結晶シリコン基板１の一部が分離さ
れた形で膜厚が1000Å以下の単結晶シリコン薄膜11が形
成される。Next, as shown in FIG. 7, the back surface of the single-crystal silicon substrate 1 is thinned by rough polishing (lapping) so as to leave a thickness of about several tens of μm, and then the silicon oxide film 6 is exposed by mechanical chemical polishing (selective polishing). Mirror polishing.
In this manner, a single-crystal silicon thin film 11 having a thickness of 1000 ° or less is formed in a state where a part of single-crystal silicon substrate 1 is separated.
次に、第１図に示すように、通常のMOSトランジスタ
製造プロセスにてＮチャネルMOSトランジスタが形成さ
れる。即ち、ゲート酸化膜12の形成後に、リンをドープ
したポリシリコンによりポリシリコンゲート13を形成
し、ソース領域14及びドレイン領域15を形成する。その
後、層間膜16、各電極層17を形成する。このとき、ソー
ス領域14の底面とドレイン領域15の底面のみがゲッタリ
ング用ドープポリシリコン層７と接する。Next, as shown in FIG. 1, an N-channel MOS transistor is formed by a normal MOS transistor manufacturing process. That is, after the formation of the gate oxide film 12, a polysilicon gate 13 is formed of phosphorus-doped polysilicon, and a source region 14 and a drain region 15 are formed. After that, an interlayer film 16 and each electrode layer 17 are formed. At this time, only the bottom surface of the source region 14 and the bottom surface of the drain region 15 are in contact with the doped polysilicon layer 7 for gettering.
その結果、MOSトランジスタのソース領域14及びドレ
イン領域15にのみ接するゲッタリング用ドープポリシリ
コン層７が単結晶シリコン薄膜11とシリコン酸化膜８と
の間に埋め込まれた半導体装置が製造される。As a result, a semiconductor device in which the doped polysilicon layer 7 for gettering that is in contact with only the source region 14 and the drain region 15 of the MOS transistor is buried between the single crystal silicon thin film 11 and the silicon oxide film 8 is manufactured.
このように本実施例においては、単結晶シリコン基板
１の主表面に突部を形成するとともに、その突部でのゲ
ッタリング用ポリシリコン形成領域Z1,Z2を除く単結晶
シリコン基板１の主表面にシリコン酸化膜６（第１絶縁
層）を形成し（第１工程）、ゲッタリング用ポリシリコ
ン形成領域Z1,Z2上にゲッタリング用ドープポリシリコ
ン層７を形成するとともに、ゲッタリング用ドープポリ
シリコン層７を含むシリコン酸化膜６の主表面にシリコ
ン酸化膜８（第２絶縁層）を形成する（第２工程）。そ
して、シリコン酸化膜８の主表面側にシリコン基板10を
接合するとともに、シリコン酸化膜６が露出するまで単
結晶シリコン基板１の裏面を所定量除去して単結晶シリ
コン薄膜11を形成し（第３工程）、単結晶シリコン薄膜
11に、ゲッタリング用ドープポリシリコン層７にソース
領域14とドレイン領域15のみ接するMOSトランジスタを
形成した（第４工程）。As described above, in the present embodiment, the protrusion is formed on the main surface of the single crystal silicon substrate 1, and the main surface of the single crystal silicon substrate 1 excluding the gettering polysilicon formation regions Z1 and Z2 at the protrusion. Then, a silicon oxide film 6 (first insulating layer) is formed (first step), a gettering doped polysilicon layer 7 is formed on the gettering polysilicon formation regions Z1, Z2, and a gettering doped polysilicon layer 7 is formed. A silicon oxide film 8 (second insulating layer) is formed on the main surface of the silicon oxide film 6 including the silicon layer 7 (second step). Then, while bonding the silicon substrate 10 to the main surface side of the silicon oxide film 8 and removing a predetermined amount of the back surface of the single crystal silicon substrate 1 until the silicon oxide film 6 is exposed, a single crystal silicon thin film 11 is formed. 3 steps), single crystal silicon thin film
In FIG. 11, a MOS transistor in which only the source region 14 and the drain region 15 contact the gettering doped polysilicon layer 7 was formed (fourth step).
その結果、シリコン酸化膜6,8上に単結晶シリコン薄
膜11が配置されそのシリコン薄膜11がMOSトランジスタ
形成領域となる、いわゆる、SOI構造が構築されるとと
もに、MOSトランジスタのソース領域14とドレイン領域1
5とに接するゲッタリング用ドープポリシリコン層７が
単結晶シリコン薄膜11とシリコン酸化膜８との間に埋め
込まれた半導体装置となり、ゲッタリング用ドープポリ
シリコン層７によりシリコン薄膜／ポリシリコン界面に
てシリコン薄膜11がゲッタリングされ、結晶性のよいシ
リコン層が得られる。又、ゲッタリング用ドープポリシ
リコン層７はソース領域14及びドレイン領域15のみと接
するためデバイス特性（MOSトランジスタのチャネル部
の特性）に悪影響を及ぼさない。As a result, a so-called SOI structure is constructed in which the single crystal silicon thin film 11 is disposed on the silicon oxide films 6 and 8 and the silicon thin film 11 becomes a MOS transistor formation region, and the source region 14 and the drain region 1
The gettering doped polysilicon layer 7 in contact with 5 becomes a semiconductor device embedded between the single-crystal silicon thin film 11 and the silicon oxide film 8, and the gettering doped polysilicon layer 7 forms the silicon thin film / polysilicon interface. Thus, the silicon thin film 11 is gettered, and a silicon layer having good crystallinity is obtained. Further, since the gettering doped polysilicon layer 7 is in contact with only the source region 14 and the drain region 15, the device characteristics (the characteristics of the channel portion of the MOS transistor) are not adversely affected.
さらに、不純物（リン）をドープしたゲッタリング用
ドープポリシリコン層７を使用したので、ソース・ドレ
イン領域をコンタクトホールの形成のためにドライエッ
チングを行った際に、単結晶シリコン薄膜11が削られた
としてもゲッタリング用ドープポリシリコン層７にて電
気的接続を確保することができる。又、リンをドープし
たポリシリコン層を使用することにより、ソース及びド
レイン部分のSOI層が厚くなると等価であるので、ソー
ス及びドレインのシート抵抗値を下げることができる。
又、リンをドープしたゲッタリング用ドープポリシリコ
ン層７を使用したので、単結晶シリコン薄膜11でのナト
リウムを集めることができることとなる。Furthermore, since the doped polysilicon layer 7 for gettering doped with an impurity (phosphorus) is used, when the source / drain regions are dry-etched to form contact holes, the single-crystal silicon thin film 11 is shaved. Even so, electrical connection can be ensured by the doped polysilicon layer 7 for gettering. Also, by using a polysilicon layer doped with phosphorus, it is equivalent to increasing the thickness of the SOI layer in the source and drain portions, so that the sheet resistance values of the source and drain can be reduced.
Further, since the doped polysilicon layer 7 for gettering doped with phosphorus is used, sodium in the single crystal silicon thin film 11 can be collected.
尚、この発明は上記実施例に限定されるものではな
く、例えば、上記実施例ではソース領域とドレイン領域
の両方に接するポリシリコン層を配置したがいずれか一
方でもよい。又、ノンドープのゲッタリング用ポリシリ
コン層を使用してもよい。Note that the present invention is not limited to the above embodiment. For example, in the above embodiment, a polysilicon layer in contact with both the source region and the drain region is arranged, but either one may be used. Also, a non-doped gettering polysilicon layer may be used.
さらに、第８図に示すように、ソース領域14（又は、
ドレイン領域15）にのみ接するゲッタリング用ドープポ
リシリコン層19aを配置するとともに、トランジスタの
チャネル部の下方にシールド用ドープポリシリコン層19
bを配置し、ゲッタリングとともに、電極層20を介して
チャネル部のシールドを行ってもよい。つまり、ドープ
ポリシリコン層のパターニングの際に、ゲッタリング用
ドープポリシリコン層19aとシールド用ドープポリシリ
コン層19bとを形成してもよい。Further, as shown in FIG. 8, the source region 14 (or
A gettering doped polysilicon layer 19a that is in contact only with the drain region 15) is arranged, and a shielding doped polysilicon layer 19a is provided below the channel portion of the transistor.
The channel may be shielded via the electrode layer 20 together with gettering by arranging b. That is, when patterning the doped polysilicon layer, the doped polysilicon layer 19a for gettering and the doped polysilicon layer 19b for shielding may be formed.
［発明の効果］ 以上詳述したようにこの発明によれば、SOI構造のMIS
トランジスタを有する半導体装置においてゲッタリング
を行うことができる優れた効果を発揮する。[Effects of the Invention] As described in detail above, according to the present invention, an MIS having an SOI structure
An excellent effect that can perform gettering in a semiconductor device having a transistor is exhibited.
第１図は実施例の半導体装置の断面図、第２図〜第７図
は半導体装置の製造工程を示す図、第８図は別列の半導
体装置の断面図である。 １は単結晶シリコン基板、６は第１絶縁層としてのシリ
コン酸化膜、７はゲッタリング用ドープポリシリコン
層、８は第２絶縁層としてのシリコン酸化膜、10はシリ
コン基板、11は単結晶シリコン薄膜、14はソース領域、
15はドレイン領域、Z1,Z2はゲッタリング用ポリシリコ
ン形成領域。FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment, FIGS. 2 to 7 are views showing a manufacturing process of the semiconductor device, and FIG. 8 is a cross-sectional view of another row of semiconductor devices. 1 is a single crystal silicon substrate, 6 is a silicon oxide film as a first insulating layer, 7 is a doped polysilicon layer for gettering, 8 is a silicon oxide film as a second insulating layer, 10 is a silicon substrate, 11 is a single crystal Silicon thin film, 14 is the source region,
Reference numeral 15 denotes a drain region, and Z1 and Z2 denote polysilicon regions for gettering.
Claims (2)
膜が配置され、当該単結晶シリコン薄膜にMISトランジ
スタを形成した半導体装置において、 前記MISトランジスタのソース領域又はドレイン領域に
のみ接するゲッタリング用ポリシリコン層を前記単結晶
シリコン薄膜と前記絶縁層との間に埋め込んだことを特
徴とする半導体装置。1. A semiconductor device in which a single-crystal silicon thin film is disposed on a substrate via an insulating layer and an MIS transistor is formed on the single-crystal silicon thin film, wherein the gettering contacts only a source region or a drain region of the MIS transistor. A semiconductor device comprising a polysilicon layer for use embedded between the single-crystal silicon thin film and the insulating layer.
するとともに、その突部でのゲッタリング用ポリシリコ
ン形成領域を除く単結晶シリコン基板の主表面に第１絶
縁層を形成する第１工程と、 前記ゲッタリング用ポリシリコン形成領域上にゲッタリ
ング用ポリシリコン層を形成するとともに、当該ゲッタ
リング用ポリシリコン層を含む前記第１絶縁層の主表面
に第２絶縁層を形成する第２工程と、 前記第２絶縁層の主表面側に基板を接合するとともに、
前記第１絶縁層が露出するまで前記単結晶シリコン基板
の裏面を所定量除去して単結晶シリコン薄膜を形成する
第３工程と、 前記単結晶シリコン薄膜に、前記ゲッタリング用ポリシ
リコン層にソース領域又はドレイン領域のみ接するMIS
トランジスタを形成する第４工程と を備えたことを特徴とする半導体装置の製造方法。2. A method according to claim 1, wherein a protrusion is formed on a main surface of the single crystal silicon substrate, and a first insulating layer is formed on the main surface of the single crystal silicon substrate excluding a gettering polysilicon formation region at the protrusion. Forming a gettering polysilicon layer on the gettering polysilicon formation region, and forming a second insulating layer on a main surface of the first insulating layer including the gettering polysilicon layer; A second step, and bonding a substrate to the main surface side of the second insulating layer;
A third step of forming a single-crystal silicon thin film by removing a predetermined amount of the back surface of the single-crystal silicon substrate until the first insulating layer is exposed; and forming a source in the single-crystal silicon thin film and the gettering polysilicon layer. MIS that contacts only the drain or drain region
A method for manufacturing a semiconductor device, comprising: a fourth step of forming a transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235422A JP2819808B2 (en) | 1990-09-04 | 1990-09-04 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2235422A JP2819808B2 (en) | 1990-09-04 | 1990-09-04 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04114433A JPH04114433A (en) | 1992-04-15 |
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