JPS63298775A - Efm modulation circuit - Google Patents
Efm modulation circuitInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＥ ＦＭ （ｅｉｇｈｔ ｔｏ ｆｏｕｒｔｅ
ｅｎ ｍｏｄｕｌａｔｉｏｎ）変調回路に関し、特に、
コンパクトディスク装置に適用して好適なものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is an EFM (eight to fourte
In particular, regarding the modulation circuit (en modulation),
This is suitable for application to compact disc devices.
［従来の技術］
コンパクトディスク装置においては、例えば、ビット同
期を得られ易くすること、高域成分を少なくすること、
トラッキングやフォーカシングを良好に行うようにする
こと等の条件を考慮して、量子化された１６ビットのデ
ータを上位及び下位の８ビットに区分し、区分された８
ビットのデータビットをそれぞれ、第４図に示すように
１４ビットのチャネルビットに変換してＮＲＺＩ（Ｎｏ
ｎＲｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｔｅｄ）
方式に従い記録するようにしている。[Prior Art] In a compact disc device, for example, it is necessary to make it easier to obtain bit synchronization, to reduce high-frequency components,
Considering conditions such as ensuring good tracking and focusing, the quantized 16-bit data is divided into upper and lower 8 bits, and the divided 8 bits are divided into upper and lower 8 bits.
The data bits of each bit are converted into 14-bit channel bits as shown in FIG.
nReturn to Zero Inverted)
I try to record according to the method.
ここで、チャネルビットは上述の条件を達成するため、
隣り合う論理「１」の間の間隔、すなわちレベルが反転
する間隔が最少限３チャネルビット以上離れており、し
かも、最大限１１チヤネルビット内であるように定めら
れている。Here, the channel bit is
The interval between adjacent logic "1"s, that is, the interval at which the levels are inverted, is determined to be at least 3 channel bits apart, and within 11 channel bits at most.
しかし、このようにして１４チヤネルビットに変換して
も、これら変換された情報チャネルビットを単に接続す
る場合には、その接続部近傍において隣り合う論理「１
」間の間隔が３チャネルビット以内になる場合も生じる
。そこで、１４ビットでなる情報チャネルビット同士を
接続する場合に、３ビットのマージンビットを介して上
述の条件を満足させて接続するようにしている。However, even if converted into 14 channel bits in this way, if these converted information channel bits are simply connected, adjacent logic "1"
'' may be within 3 channel bits. Therefore, when connecting the 14-bit information channel bits, they are connected via 3-bit margin bits while satisfying the above-mentioned conditions.
マージンビットの種類は、隣り合う論理「１」の間の間
隔が最少限３チャネルビット離れているという条件から
ｒｏｏｏＪ、ｒｌｏＯＪ、「０１０」、ｒｏｏＩＪの４
種類がある。これら４種類のマージンビットから上述の
条件を満足するマージンビットを選択する。The types of margin bits are roooJ, rloOJ, "010", and rooIJ based on the condition that the interval between adjacent logic "1"s is at least 3 channel bits apart.
There are different types. A margin bit that satisfies the above-mentioned conditions is selected from these four types of margin bits.
ところが−条件を満たすマージンビットが複数種類存在
することもある。このような場合には、信号が単位時間
当り高いレベルにあるときインクリメントし、低いレベ
ルにあるときデクリメントするようにして累積していき
、第４図に示すように結合された後ろ側のチャネルビッ
トの終端においてその累積値（Ｄ Ｓ Ｖ ： Ｄｉｇ
ｉｔａｌ Ｓｕｍ Ｖａｒｉａｔｉ。However, there may be multiple types of margin bits that satisfy the condition. In such a case, the signal is accumulated by incrementing it when it is at a high level and decrementing it when it is at a low level per unit time, and the combined rear channel bits are accumulated as shown in Figure 4. At the end of the cumulative value (D S V : Dig
Ital Sum Variati.
ｎ）が最小上記各ようなマージンビットを選択するよう
になされている。これは、記録信号の直流的なバランス
を得るためである。n) is configured to select the minimum margin bits as described above. This is to obtain DC balance of the recording signal.
このようなマージンビットの決定を、従来は、ＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を用いて行って
いた。Conventionally, determination of such margin bits was performed using a ROM.
(Read Only Memory) was used.
すなわち、各チャネルビット及び各マージンビットのそ
れぞれについての累積値（スタートが高いレベルのとき
と、低いレベルのときの２通りがある）を予めＲＯＭに
格納しておき、入力されたチャネルビットに応じて累積
値を読み出し、各マージンビットに対応する累積値も読
み出し、これらを適宜加算処理して結合したときの累積
値を得てこれが最小上記各マージンビットを決定するよ
うにしていた。In other words, the cumulative value for each channel bit and each margin bit (there are two types, one when the start level is high and the other when the start level is low) is stored in ROM in advance, and the cumulative value is stored in ROM in advance according to the input channel bit. The cumulative value is read out, the cumulative value corresponding to each margin bit is also read out, and these are appropriately added and combined to obtain a cumulative value, which determines the minimum of each margin bit.
［発明が解決しようとする問題点］
しかしながら、従来のＥＦＭ変調回路によれば、マージ
ンビットを決定する回路部分をＲＯＭ構成としているた
め、８ビットのデータビットを１４ビットのチャネルビ
ットに変調する回路部分と異なるＩＣに搭載し、さらに
、マージンビット自体の累積値やチャンネルビット自体
の累積値から結合時の累積値を演算する演算処理部分も
必要となり、多くのＩＣが必要となって回路規模が大き
くなっていた。[Problems to be Solved by the Invention] However, according to the conventional EFM modulation circuit, the circuit portion that determines the margin bits has a ROM configuration, so the circuit that modulates 8 data bits into 14 channel bits is In addition, an arithmetic processing section that calculates the cumulative value at the time of combination from the cumulative value of the margin bits themselves and the cumulative value of the channel bits itself is also required, requiring many ICs and increasing the circuit size. It was getting bigger.
本発明は以上の点を考慮してなされたもので、各チャネ
ルビットパターン毎の累積値を予め用意することなく、
結合時の累積値を求めることができ、ＰｔＮなマージン
ビットを決定できる１チツプ化も可能な簡易な構成のＥ
ＦＭ変調回路を提供しようとするものである。The present invention has been made in consideration of the above points, and does not require the preparation of cumulative values for each channel bit pattern in advance.
An E with a simple configuration that can be integrated into a single chip and can calculate the cumulative value when combining and determine PtN margin bits.
The present invention attempts to provide an FM modulation circuit.
［問題点を解決するための手段］
かかる問題点を解決するため、本発明においては、各パ
ターンのマージンビットについて記録デ−タを形成し、
形成された各記録データについて、一方の論理レベルを
取るときインクリメントし、他方の論理レベルを取ると
きデクリメントして得られた累積値を求め、決定すべき
マージンビット期間の直後のチャンネルビットの終了時
点において得られた累積値が最小上記各パターンのマー
ジンビットをチャンネルビット間に挿入すべきマージン
ビットとして決定するようにしたＥＦＭ変調回路におい
て、各パターンのマージンビットについて記録データを
形成する複数の記録データ形成回路と、形成された各記
録データを受けて累積値を得る、各パターンのマージン
ビットに対応した複数のカウンタと、複数の累積値の絶
対値が最小なものを検出して最適なパターンを決定する
マージンビットパターン決定回路と、決定されたマージ
ンビットを挿入し、この直後のチャンネルビットの終了
時点における累積値に、各パターンのマージンビットに
ついてそのマージンビットを挿入した場合に増えるべき
所定値を加算する各パターンのマージンビットに対応し
た複数の加算回路とを設け、これら各加算回路の加算出
力を、決定すべきマージンビット期間の直前のチャンネ
ルビットの終了時点において対応するカウンタにロード
させるようにした。[Means for solving the problem] In order to solve the problem, in the present invention, recording data is formed for the margin bits of each pattern,
For each recorded data formed, calculate the cumulative value obtained by incrementing when one logic level is taken and decrementing when taking the other logic level, and determine the end point of the channel bit immediately after the margin bit period to be determined. In the EFM modulation circuit, the margin bits of each pattern are determined as the margin bits to be inserted between the channel bits, and the cumulative value obtained is the minimum. A forming circuit, a plurality of counters corresponding to the margin bits of each pattern that receives each formed recording data and obtains a cumulative value, and detects the one with the minimum absolute value of the plurality of cumulative values to determine the optimal pattern. A margin bit pattern determining circuit that determines the determined margin bit, and a predetermined value that should be increased when the margin bit of each pattern is inserted into the cumulative value at the end of the channel bit immediately after this. A plurality of adder circuits corresponding to the margin bits of each pattern to be added are provided, and the addition output of each adder circuit is loaded into the corresponding counter at the end of the channel bit immediately before the margin bit period to be determined. did.
し作用］
記録データ形成回路が各パターンのマージンビットにつ
いて記録データを作成し、カウンタがその各記録データ
を受けて各パターンについて累積値を得、得られた累積
値に基づいてマージンビットパターン決定回路が最適な
パターンのマージンビットを決定し、次に決定されるマ
ージンビット期間の終了時点において決定されたパター
ンについての累積値に、加算回路によって当該加算回路
対応したパターンのマージンビットを挿入したとき増え
るべき所定値を加算して上述のカウンタにロードするよ
うにした。The recording data forming circuit creates recording data for the margin bits of each pattern, the counter receives each recording data and obtains a cumulative value for each pattern, and the margin bit pattern determining circuit generates a margin bit pattern determination circuit based on the obtained cumulative value. determines the margin bits of the optimal pattern, and the cumulative value for the pattern determined at the end of the next determined margin bit period is increased when the margin bit of the pattern corresponding to the addition circuit is inserted by the addition circuit. The predetermined value of the exponent is added and loaded into the above-mentioned counter.
その結果、マージンビットパターンの決定をハードウェ
ア構成によって決定することができ、当該機能部分をゲ
ートアレイによって構成することも可能となり、ＩＣチ
ップ化でき、全体構成を簡易なものとすることができる
。As a result, the margin bit pattern can be determined by the hardware configuration, the functional part can be configured by a gate array, it can be implemented as an IC chip, and the overall configuration can be simplified.
［実施例］
以下、本発明の一実施例を図面を参照しながら詳述する
。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図において、８ビットのデータビットは、パラレル
／シリアル変換回路１においてシリアルデータに変換さ
れた後、データ変換回路２〜５に与える。各データ変換
回路２〜５はそれぞれ、変換テーブルを備え、８ビット
のデータを１４ビットのチャンネルビットに変換し、さ
らに、それぞれ、割り当てられているマージンビットを
加えて記録データ列を形成し、相互にレベルが反転され
ているＮＲＺＩ方式の２個の記録データを出力するよう
になされている。In FIG. 1, 8 data bits are converted into serial data in a parallel/serial conversion circuit 1 and then provided to data conversion circuits 2-5. Each of the data conversion circuits 2 to 5 is provided with a conversion table, converts 8-bit data into 14-bit channel bits, and further adds the assigned margin bits to form a recording data string, and mutually converts the data into 14-bit channel bits. Two pieces of NRZI recording data whose levels are inverted are output.
ここで、データ変換回路２〜５はそれぞれ、ｒｏｏｏＪ
、ｒｏｏＩＪ、ｒｏｌｏＪ、ｒｌｏＯＪのマージンビッ
トに対応づけられ、例えば、第２図に示すデータビット
ｒ００１１１１１１」、ｒｏｌｌｌｏｌｌｌ」が到来す
ると、データ変換回路２は、第２図に示すような記録デ
ータ（ＮＲｚｒ信号）ＳＬ及びＳ２を出力する。Here, data conversion circuits 2 to 5 are each roooJ
, rooIJ, roloJ, and rloOJ, and when the data bits r00111111" and rollloll" shown in FIG. 2 arrive, the data conversion circuit 2 converts the recording data (NRzr signal ) Output SL and S2.
各データ変換回路２〜５からの出力信号は、それぞれ対
応するセレクタ回路６〜９に与えられる。Output signals from each data conversion circuit 2-5 are provided to corresponding selector circuits 6-9, respectively.
セレクタ回路６〜っは、セレクタ制御信号ＳＥＬに応じ
て直前のマージンビットパターンが決定されたタイミン
グでいずれかの記録データを選択してアップダウンカウ
ンタ１０〜１３に与える。The selector circuits 6-- select one of the recording data and provide it to the up/down counters 10-13 at the timing when the immediately preceding margin bit pattern is determined according to the selector control signal SEL.
アップダウンカウンタ１０〜１３は、到来する記録デー
タの単位周期毎にカラ・ント動作し、到来する記録デー
タが論理「１」のときアップカウントし、論理「０」の
ときダウンカウントするようになされている。なお、ア
ップダウンカウンタ１０〜１３は、記録データが決定す
べきマージンビット期間が終了したタイミングで送出さ
れるロード指令信号ＬＯＡＤが与えられたとき、後述す
るロードデータをロードするようになされている。The up/down counters 10 to 13 operate in color for each unit cycle of incoming recording data, and count up when the incoming recording data is logical "1" and count down when the incoming recording data is logical "0". ing. Note that the up/down counters 10 to 13 are designed to load load data, which will be described later, when a load command signal LOAD, which is sent out at the end of a margin bit period in which recording data is to be determined, is applied.
このようなアップダウンカウンタ１０〜１３のカウント
値は、マージンビットパターン決定回路としての絶対値
最小判定回路１４に与えられる。The count values of the up/down counters 10 to 13 are provided to an absolute value minimum determination circuit 14 as a margin bit pattern determination circuit.
絶対値最小判定回路１４は、アップダウンカウンタ１０
〜１３がマージンビット期間の直前のビットに対してカ
ウントした直後のタイミングで有意上記各演算タイミン
グ信号ＴＩＭを受けて、そのときの各アップダウンカウ
ンタ１ｏ〜１３のカウント値の絶対値の最小を判定し、
絶対値が最小の値を出力したアップダウンカウンタに対
応したマージンビットパターンを図示しないマージンビ
ットパターン選択回路に指示する。例えば、絶対値が最
小のカウント値がアップダウンカウンタ１゜のカウント
値である場合には、マージンビットパターンとしてｒｏ
ｏｏＪを指示する選択信号ＤＩＳを出力する。The absolute value minimum determination circuit 14 includes an up/down counter 10
-13 is significant at the timing immediately after counting for the bit immediately before the margin bit period.Receive each of the above calculation timing signals TIM, and determine the minimum absolute value of the count value of each up-down counter 1o-13 at that time. death,
A margin bit pattern corresponding to the up/down counter that outputs the minimum absolute value is instructed to a margin bit pattern selection circuit (not shown). For example, if the count value with the smallest absolute value is the count value of the up/down counter 1°, the margin bit pattern is ro.
A selection signal DIS indicating ooJ is output.
また、絶対値最小判定回路１４は、その最小絶対値ＡＢ
Ｓを出力する。ここで、出゛力された最小絶対値は、正
負に関係なく絶対値を表す６ビットＡＢＳ６と、正負の
いずれかを指示する符号ビットＡＢＳ１からなる。この
最小絶対値は、イクスクルーシブオア回路１５及び加算
回路１６でなる絶対６！ｉ／整数変換回路１７に与えら
れる。イクスクルーシブオア回路１５は符号ビットに基
づいて符号ビットが正を指示するとき到来する絶対値を
表す６ビットをそのまま通過させて加算回路１６に与え
、他方、符号ビットが負（論理「１」）を指示するとき
到来する６ビットを反転して加算回路１６に与え、加算
回路１６がこの６ビットデー゛りに「０」を指示する２
進データｒｌｏｏｏｏＯＪを加算して絶対値最小判定回
路１４に与えられたときの整数データ（カウント値）に
戻す。Further, the absolute value minimum determination circuit 14 determines that the minimum absolute value AB
Output S. Here, the outputted minimum absolute value consists of a 6-bit ABS6 that represents an absolute value regardless of whether it is positive or negative, and a sign bit ABS1 that indicates either positive or negative. This minimum absolute value is the absolute 6! formed by the exclusive OR circuit 15 and the adder circuit 16! i/integer conversion circuit 17. The exclusive OR circuit 15 passes through the 6 bits representing the absolute value that arrive when the sign bit indicates positive based on the sign bit and supplies it to the adder circuit 16 as is. ) is inverted and given to the adder circuit 16, and the adder circuit 16 instructs this 6-bit data to be ``0''.
The hexadecimal data rlooooOJ is added to return to the integer data (count value) given to the minimum absolute value determination circuit 14.
このようにして整数に変換された最小値データは、各加
算回路１８〜２１に第１の加算入力として与えられる。The minimum value data thus converted into integers is given to each of the adder circuits 18 to 21 as a first addition input.
加算回路１８〜２１は、それぞれマージンビットパター
ンｒｏｏＯＪ、ｒｏｏｌＪ、ｒｏｌｏＪ、ｒｌｏＯＪに
対応したものであり、そのマージンビットパターンを選
択した場合に、マージンビットパターンが終了したとき
の累積値ＤＳＶを得るものである。そのため、セレクタ
制御信号ＳＥＬが指示するマージンビットパターン期間
の直前の論理レベルに応じて、論理レベルが「１」のと
き各イクスクルーシブオア回路２２〜２５を介してその
マージンビットパターンが選択された場合にそのマージ
ンビットパターンの終了時点で増加する分「＋３」、「
＋１」、「−１」、「−３」を第２の加算入力として与
え、論理レベルが「０」のとき各イクスクルーシブオア
回路２２〜２５を介してそのマージンビットパターンが
選択された場合にそのマージンビットパターンの終了時
点で増加する分「−３」、「−１」、「＋１」、「＋３
」を第２の加算入力として与えるようにした。Addition circuits 18 to 21 correspond to margin bit patterns rooOJ, roolJ, roloJ, and rloOJ, respectively, and when that margin bit pattern is selected, obtain the cumulative value DSV when the margin bit pattern ends. be. Therefore, depending on the logic level immediately before the margin bit pattern period indicated by the selector control signal SEL, when the logic level is "1", that margin bit pattern is selected via each exclusive OR circuit 22 to 25. In this case, the amount increased at the end of the margin bit pattern is "+3", "
+1", "-1", and "-3" are given as the second addition inputs, and when the logic level is "0", the margin bit pattern is selected via each exclusive OR circuit 22 to 25. "-3", "-1", "+1", "+3" increases at the end of the margin bit pattern.
” is given as the second addition input.
このようにして、得られた加算出力は、それぞれロード
データとして対応するアップダウンカウンタ１０〜１３
に与えられ、上述したように、これから決定医すべきマ
ージンビット期間が終了したタイミングでアップダウン
カウンタ１０〜１３にロードされる。In this way, the obtained addition outputs are sent to the corresponding up/down counters 10 to 13 as load data, respectively.
and, as described above, is loaded into the up/down counters 10 to 13 at the timing when the margin bit period to be determined from now on ends.
以上の構成において、時点ｔ１で累積値が第３図に示す
ように「−３」であり、記録データが論理「１」レベル
であり、さらに、次のチャンネルビットがｒＯＯｌｏｏ
ｏｌｏｏｏｏｏｌｏ」であるとすると、各セレクタ回路
６〜９は、第３図（Ａ）〜（Ｄ）に示すようにマージン
ビットパターンが始まる直前が論理「１」レベル側の記
録データを選択する。In the above configuration, at time t1, the cumulative value is "-3" as shown in FIG. 3, the recorded data is at the logic "1" level, and the next channel bit is rOOlooo.
oloooooolo", each of the selector circuits 6 to 9 selects recording data whose logic level is "1" immediately before the margin bit pattern starts, as shown in FIGS. 3(A) to 3(D).
また、この時点ｔ１においては、絶対値／整数変換回路
１７からは、「−３」を内容とする最小値データが出力
されており、セレクタ制御信号ＳＥＬが論理「１」を指
示するので、各イクスクルーシブオア回路２２〜２５を
介してそれぞれ「＋３Ｊ、「＋１」、「−１」、［−３
Ｊが加算回路１８〜２１に与えられ、各加算回路１８〜
２１がらはそれぞれ、「０」、「−２」、「−４」、「
−６」の加算出力がアップダウンカウンタ１０〜１３に
ロードデータとして与えられる。Also, at this time t1, the absolute value/integer conversion circuit 17 outputs the minimum value data containing "-3", and the selector control signal SEL indicates logic "1", so each "+3J", "+1", "-1", [-3
J is given to adder circuits 18 to 21, and each adder circuit 18 to
21 pieces are respectively "0", "-2", "-4", "
-6'' addition output is given to up/down counters 10 to 13 as load data.
各アップダウンカウンタ１０〜１３は、ロード指令信号
ＬＯＡＤに基づいて第３図に示す時点ｔ２においてロー
ドし、以降、到来する第３図（Ａ）〜（Ｄ）に示す記録
データに応じてカウント動作する。Each of the up/down counters 10 to 13 is loaded at time t2 shown in FIG. 3 based on the load command signal LOAD, and thereafter performs counting operations according to the recording data shown in FIGS. 3 (A) to (D) that arrive. do.
やがて、チャンネルデータの最終ビットについてカウン
ト動作が終了した時点ｔ３になると、演算タイミング信
号ＴＩＭに応じて絶対値最小判定回路１４は判定動作を
実行する。この時点ｔ３においてアップダウンカウンタ
１０〜１３のカウント値はそれぞれ、「＋２」、「−６
」、「−４」、「−８」となり、絶対値最小判定回路１
４は「＋２」を最小値と判定してこの最小値に対応する
マージンビットパターンｒｏｏＯＪを選択指令信号ＤＩ
Ｓとしてマージンビットパターンセレクタ回路に送出す
る。合わせて、この最小値の絶対値化されたデータ（２
）を絶対値／整数変換回路１７に出力する。Eventually, at time t3 when the counting operation for the final bit of the channel data ends, the absolute value minimum determination circuit 14 executes a determination operation in response to the calculation timing signal TIM. At this time t3, the count values of up/down counters 10 to 13 are "+2" and "-6", respectively.
", "-4", "-8", and the absolute value minimum judgment circuit 1
4 determines that "+2" is the minimum value and selects the margin bit pattern rooOJ corresponding to this minimum value with the command signal DI.
S is sent to the margin bit pattern selector circuit. In addition, the absolute value data of this minimum value (2
) is output to the absolute value/integer conversion circuit 17.
図示しないマージンビットパターンセレクタ回路はこれ
に従い選択動作する。従って、次のマージンビットパタ
ーンが始まる時点ｔ３においては、論理ｒＱＪレベルを
指示するセレクタ制御信号ＳＥＬが与えられ（第３図（
Ａ）参照）、以後、上述と同様の動作を繰返す。A margin bit pattern selector circuit (not shown) performs a selection operation in accordance with this. Therefore, at time t3 when the next margin bit pattern starts, the selector control signal SEL indicating the logic rQJ level is applied (see FIG. 3).
(see A)), and then repeat the same operations as above.
従って、上述の実施例によれば、あるマージンビットパ
ターンが決定され、次のマージンビットパターンを決定
するに際して必要上記各累積値を加算回路１８〜２１等
を用いて容易に得ることができ、この累積値をソフトウ
ェアによって得るためのＲＯＭ等のメモリや、その読出
し制御の為の構成が不要となって当該変調回路を簡易な
ものとすることができる。Therefore, according to the embodiment described above, a certain margin bit pattern is determined, and when determining the next margin bit pattern, the above-mentioned cumulative values can be easily obtained using the adder circuits 18 to 21, etc. The modulation circuit can be simplified because a memory such as a ROM for obtaining the cumulative value by software and a configuration for controlling reading thereof are not required.
［発明の効果］
以上のように、本発明によれば、挿入すべきマージンビ
ットのパターンを決定する部分を記録データ形成回路、
カウンタ、加算回路等で構成したので、ゲートアレイ化
することができ、当該部分の回路規模を小さくできて装
置全体を小型化、小スペース化できるＥＦＭ変調回路を
得ることができる。[Effects of the Invention] As described above, according to the present invention, the part that determines the pattern of margin bits to be inserted is integrated into the recording data forming circuit,
Since it is configured with counters, adder circuits, etc., it is possible to form an EFM modulation circuit into a gate array, and the circuit scale of the relevant portion can be reduced, thereby making it possible to reduce the size and space of the entire device.
第１図は本発明のＥＦＭ変調回路の一実施例を示すブロ
ック図、第２図はそのデータ変換回路の入出力を示す路
線図、第３図はその記録データと累積値の関係を示す路
線図、第４図はデータビットとチャンネルビットとの対
応関係を示す図表、第５図はマージンビットパターンの
決定方法を示す路線図である。
２〜５・・・データ変換回路、６〜９・・・セレクタ回
路、１０〜１３・・・カウンタ、丁４・・・絶対値最小
判定回路、１８〜２１・・・加算回路。Fig. 1 is a block diagram showing an embodiment of the EFM modulation circuit of the present invention, Fig. 2 is a route diagram showing the input/output of the data conversion circuit, and Fig. 3 is a route diagram showing the relationship between recorded data and cumulative values. 4 is a diagram showing the correspondence between data bits and channel bits, and FIG. 5 is a route map showing a method for determining a margin bit pattern. 2-5...Data conversion circuit, 6-9...Selector circuit, 10-13...Counter, 4...Absolute value minimum determination circuit, 18-21...Addition circuit.
Claims (1)
ネルビットに変換し、変換された相前後するチャンネル
ビット間に複数のパターンの内から最適な所定パターン
のマージンビットを選択して挿入した後、ＮＲＺＩ方式
に従う記録データを形成すると共に、 上記最適なパターンを有するマージンビットとして、 上記各パターンのマージンビットに対応した上記記録デ
ータについて、一方の論理レベルを取るときインクリメ
ントし、他方の論理レベルを取るときデクリメントして
得られた累積値を求め、決定すべきマージンビット期間
の直後のチャンネルビットの終了時点において得られた
累積値が最小上記各パターンのマージンビットに対応し
た各記録データを受けて上記累積値を得る複数のカウン
タと、 上記複数の累積値の絶対値が最小なものを検出して最適
なパターンを決定するマージンビットパターン決定回路
と、 決定されたマージンビットを挿入し、この直後のチャン
ネルビットの終了時点における上記累積値に、各パター
ンのマージンビットについてそのマージンビットを挿入
した場合に増えるべき所定値を加算する各パターンのマ
ージンビットに対応した複数の加算回路とを設け、 これら各加算回路の加算出力を、決定すべきマージンビ
ット期間の直前の上記チャンネルビットの終了時点にお
いて対応する上記カウンタにロードさせるようにしたこ
とを特徴とするＥＦＭ変調回路。[Claims] Converting 8-bit data bits into corresponding 14-bit channel bits, and selecting an optimal predetermined pattern of margin bits from among a plurality of patterns between the converted adjacent channel bits. After insertion, recording data according to the NRZI method is formed, and as margin bits having the optimal pattern, the recording data corresponding to the margin bits of each pattern are incremented when one logic level is taken, and the other one is incremented when one logic level is taken. Determine the cumulative value obtained by decrementing when taking a logic level, and determine the minimum cumulative value obtained at the end of the channel bit immediately after the margin bit period to be determined. Each recording data corresponding to the margin bits of each pattern above. a plurality of counters that obtain the above-mentioned accumulated value by receiving the above-mentioned accumulated values; a margin bit pattern determining circuit that detects the minimum absolute value of the plurality of accumulated values and determines the optimal pattern; and a margin bit pattern determining circuit that inserts the determined margin bit. , a plurality of adder circuits corresponding to the margin bits of each pattern that add a predetermined value that should increase when the margin bit of each pattern is inserted to the cumulative value at the end of the channel bit immediately after this. An EFM modulation circuit, characterized in that the addition output of each of these adder circuits is loaded into the corresponding counter at the end of the channel bit immediately before the margin bit period to be determined.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13266787A JPS63298775A (en) | 1987-05-28 | 1987-05-28 | Efm modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13266787A JPS63298775A (en) | 1987-05-28 | 1987-05-28 | Efm modulation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298775A true JPS63298775A (en) | 1988-12-06 |
Family
ID=15086678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13266787A Pending JPS63298775A (en) | 1987-05-28 | 1987-05-28 | Efm modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298775A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145333A (en) * | 1989-10-31 | 1991-06-20 | Sony Corp | Digital modulating circuit and demodulating circuit |
| JPH04167624A (en) * | 1990-03-22 | 1992-06-15 | Nippon Columbia Co Ltd | Code conversion method |
-
1987
- 1987-05-28 JP JP13266787A patent/JPS63298775A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145333A (en) * | 1989-10-31 | 1991-06-20 | Sony Corp | Digital modulating circuit and demodulating circuit |
| JPH04167624A (en) * | 1990-03-22 | 1992-06-15 | Nippon Columbia Co Ltd | Code conversion method |
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