JPS63295980A - Input/output circuit - Google Patents
Input/output circuitInfo
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- JPS63295980A JPS63295980A JP62132151A JP13215187A JPS63295980A JP S63295980 A JPS63295980 A JP S63295980A JP 62132151 A JP62132151 A JP 62132151A JP 13215187 A JP13215187 A JP 13215187A JP S63295980 A JPS63295980 A JP S63295980A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力回路に関し、特に半導体集積回路内の入
出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input/output circuit, and particularly to an input/output circuit in a semiconductor integrated circuit.
従来、この種の入出力回路では入出力回路の入出力バッ
ファ部分と内部回路部分とは常時接続されていて、入出
力バッファ部分を電気的に分離し、この部分だけを電気
的に接続する手段は特にもっていない。Conventionally, in this type of input/output circuit, the input/output buffer section of the input/output circuit and the internal circuit section are always connected, and there is a means to electrically separate the input/output buffer section and electrically connect only this section. I don't have anything in particular.
従って、上述した従来の入出力回路は、入出力回路の入
出力バッファ部分と内部回路部分とは必ず電気的に接続
されているので、入出力バッファ部分の故障の場合にお
いても、その故障を検出するために内部回路部分を動作
させなければならない。このため内部回路部分に故障が
あると、何れの部分の故障によって期待通りの出力が出
ないかの判別がつきにくい欠点がある。Therefore, in the conventional input/output circuit described above, the input/output buffer section of the input/output circuit and the internal circuit section are always electrically connected, so even if there is a failure in the input/output buffer section, the failure can be detected. In order to do this, the internal circuit must be activated. Therefore, if there is a failure in the internal circuit part, it is difficult to determine which part is failing and the expected output is not produced.
本発明の目的は専用の入力端子の入力レベルによって通
常の使用モードと入出力バッファ部分のテストモードと
に切替えることができ、内部回路部分を動作させること
なく、入出力バッファ部分を試験、できる半導体集積回
路における入出力回路を提供することにある。An object of the present invention is to provide a semiconductor device that can be switched between a normal use mode and a test mode of the input/output buffer section by changing the input level of a dedicated input terminal, and that can test the input/output buffer section without operating the internal circuit section. The purpose of the present invention is to provide input/output circuits in integrated circuits.
本発明の入出力回路は、半導体集積回路において、入出
力バッファ部分と内部回路部分との接続の少なくとも一
部の接続を分離する分離手段と、この分離手段により分
離された入出力バッファ部分と別の入出力バッファ部分
とを接続する接続手段と、モード切替用の入力端子の入
力により前記分離手段と前記接続手段とを制御する制御
手段とを有して構成される。The input/output circuit of the present invention includes, in a semiconductor integrated circuit, a separating means for separating at least a part of the connection between an input/output buffer part and an internal circuit part, and a separate part from the input/output buffer part separated by the separating means. and a control means for controlling the separation means and the connection means by input from an input terminal for mode switching.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
１０１は入力端子、１０２〜１０４は双方向端子、１０
５〜１０８は入力バッファ、１０９〜１１１はイネーブ
ル付出力バッファ、１１２はＡＮＤ回路、１１３．１１
４はＯＲ回路、１１５はインバータ、１１６〜１２０は
トランスファゲート回路である。入力端子１０１はモー
ドを切替えるための専用の入力端子で、入カバツファエ
０５の入力に接続されている。入力バッファ１０５の出
力はインバータ１１５の入力に接続されている。双方向
端子１０２はイネーブル付出力バッファ１０９の出力と
入力バッファ１０６の入力に接続されている。入力バッ
ファ１０６の出力は内部回路部分の信号線ＤＩＩへの入
力となる。イネーブル付出力バッファ１０９の入力は内
部回路部分の信号線ＤＯ１にトランスファゲート回路１
１６を介して接続されている。トランスファゲート回路
１１６はインバータ１１５の出力でコントロールされて
いる。以上と同様の構成が双方向端子１０３及び１０４
にも用意されている。またイネーブル付出力バッファ１
０９のイネーブル端子はＡＮＤ回路１１２の出力と接続
されていて、ＡＮＤ回路１１２の２つの入力の一方はイ
ンバータ１１５の出力であり、他方は内部回路部分から
のコントロール信号ＤＥＩである。イネーブル付出力バ
ッファ１１０のイネーブル端子はＯＲ回路１１３の出力
と接続していて、ＯＲ回路１１３の２つの入力の一方は
入力バッファ１０５の出力であり、他方は内部回路部分
からのコントロール信号ＤＥ２である。また、双方向端
子１０２と１−０３とはそれぞれの端子に接続された入
力バッファ１０６の出力とイネーブル付出力バッファ１
１０の入力との間に設けられたトランスファゲート回路
１１７を介して接続されている。トランスファゲート回
路１１７は入力バッファ１０５の出力でコントロールさ
れている。双方向端子１０３と１０４との間にも同様の
構成が用意されている。101 is an input terminal, 102 to 104 are bidirectional terminals, 10
5 to 108 are input buffers, 109 to 111 are output buffers with enable, 112 is an AND circuit, 113.11
4 is an OR circuit, 115 is an inverter, and 116 to 120 are transfer gate circuits. The input terminal 101 is a dedicated input terminal for switching modes, and is connected to the input of the input cover 05. The output of input buffer 105 is connected to the input of inverter 115. Bidirectional terminal 102 is connected to the output of output buffer with enable 109 and the input of input buffer 106 . The output of the input buffer 106 becomes an input to the signal line DII of the internal circuit section. The input of the output buffer with enable 109 is connected to the signal line DO1 of the internal circuit portion of the transfer gate circuit 1.
16. Transfer gate circuit 116 is controlled by the output of inverter 115. Bidirectional terminals 103 and 104 have the same configuration as above.
Also available. Also, output buffer 1 with enable
The enable terminal 09 is connected to the output of the AND circuit 112, one of the two inputs of the AND circuit 112 is the output of the inverter 115, and the other is the control signal DEI from the internal circuit section. The enable terminal of the output buffer with enable 110 is connected to the output of the OR circuit 113, one of the two inputs of the OR circuit 113 is the output of the input buffer 105, and the other is the control signal DE2 from the internal circuit section. . Further, the bidirectional terminals 102 and 1-03 are the output of the input buffer 106 connected to the respective terminals and the output buffer 1 with enable.
10 inputs via a transfer gate circuit 117 provided between them. Transfer gate circuit 117 is controlled by the output of input buffer 105. A similar configuration is also provided between bidirectional terminals 103 and 104.
以上の構成において、入力端子１０１にローレベルを入
力すると通常の使用状態となり、トランスファゲート回
路１１６．１１８および１２０はオンし、トランスファ
ゲート回路１１７および１１９はオフする。双方向端子
１０２，１０３および１０４は内部回路部分からのコン
トロール信号ＤＥＬ、ＤＥ２およびＤＥ３によって入力
用および出力用に切替えられる。In the above configuration, when a low level is input to the input terminal 101, a normal usage state is established, and the transfer gate circuits 116, 118 and 120 are turned on, and the transfer gate circuits 117 and 119 are turned off. Bidirectional terminals 102, 103 and 104 are switched for input and output by control signals DEL, DE2 and DE3 from the internal circuitry.
次に入力端子１０１にハイレベルを入力すると、入出力
バッファ部分のテストモード切替えられ、トランスファ
ゲート回路１１６，１１８および１２０はオフし、トラ
ンスファゲート回路１１７および１１９はオンする。そ
こで入出力バッファ部分と内部回路部分との接続は電気
的に分離され、入出力バッファ部分のみが入力端子およ
び双方向端子に接続される。即ちイネーブル付出力バッ
ファ１０９のイネーブル端子はローレベルに、イネーブ
ル付出力バッファ１１０および１１１のイネーブル端子
はハイレベルになるので、双方向端子１０２は入力端子
に、双方向端子１０３および１０４は出力端子になる。Next, when a high level is input to input terminal 101, the test mode of the input/output buffer section is switched, transfer gate circuits 116, 118, and 120 are turned off, and transfer gate circuits 117 and 119 are turned on. Therefore, the connection between the input/output buffer section and the internal circuit section is electrically separated, and only the input/output buffer section is connected to the input terminal and the bidirectional terminal. That is, the enable terminal of the output buffer with enable 109 goes to low level, and the enable terminals of the output buffers with enable 110 and 111 go to high level, so the bidirectional terminal 102 becomes an input terminal and the bidirectional terminals 103 and 104 become output terminals. Become.
この状態で双方向端子１０２に信号を入力すれば入力バ
ッフｙ１０６．）ランスファゲート回路１１７およびイ
ネーブル付出力バッファ１１０を通って双方向端子１０
３に、さらに入力バッファ１０７． トランスファゲー
ト回路１１９およびイネーブル付出力バッファ１１１を
通って双方向端子１０４に出力される。このように双方
向端子１０２からの入力信号を双方向端子１０３および
１０４から取り出すことができる。In this state, if a signal is input to the bidirectional terminal 102, the input buffer y106. ) Bidirectional terminal 10 through transfer gate circuit 117 and output buffer with enable 110
3, and an input buffer 107.3. The signal is outputted to the bidirectional terminal 104 through the transfer gate circuit 119 and the output buffer with enable 111. In this way, the input signal from bidirectional terminal 102 can be taken out from bidirectional terminals 103 and 104.
第２図は本発明の別の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the invention.
２０１および２０２は入力端子、２０３〜２０５は双方
向端子、２０６〜２１０は入力バッファ、２１１〜２１
３はイネーブル付出力バッファ、２１４〜２１６は２人
力セレクター、２１７および２１８はインバータ、２１
９〜２２３はトランスファゲート回路である。２人力セ
レクターはＳ端子がハイレベルでＳ端子を、Ｓ端子がロ
ーレベル出力電圧を選択する機能をもつものとする。第
１図と異なる点は第１図のモードを切替える専用の入力
端子１０１と同機能の入力端子２０１以外に、双方向端
子を入力用と出力用とに切換えるための入力端子２０２
をもっことである。入力端子２０１にハイレベルを入力
して入出力バッファ部分のテストモードとしたときに、
入力端子２０２にローレベルを入力した場合には、双方
向端子２０３および２０５は入力端子となり、双方向端
子２０４は出力端子となる。この状態で双方向端子２０
３に信号を入力すれば、入力バッファ２０８、 トラン
スファゲート回路２２０およびイネーブル付出力バッフ
ァ２１２を通って双方向端子２０４に出力される。入力
端子２０２にハイレベルを入力した場合は、双方向端子
２０４は入力端子となり、双方向端子２０３および２０
５は出力端子となる。この状態で双方向端子２０４に信
号を入力すれば、入力バッファ２０９． トランスファ
ゲート回路２２２およびイネーブル付出力バッファ２１
３を通って双方向端子２０５に出力される。このように
、第２図においては入出力バッファ部分のテストモード
において、双方向端子は入力用と出力用とに切替えるこ
とができ、入力端子となった場合には、その端子に対応
する出力端子が１つだけ決まり信号が出力される。201 and 202 are input terminals, 203-205 are bidirectional terminals, 206-210 are input buffers, 211-21
3 is an output buffer with enable, 214 to 216 are two-man power selectors, 217 and 218 are inverters, 21
9 to 223 are transfer gate circuits. The two-man power selector has the function of selecting the S terminal when the S terminal is at a high level, and selecting the low level output voltage when the S terminal is at a high level. The difference from FIG. 1 is that in addition to the dedicated input terminal 101 for switching the mode in FIG. 1 and the input terminal 201 with the same function, there is also an input terminal 202 for switching the bidirectional terminal between input and output.
It is a must. When inputting a high level to the input terminal 201 to set the input/output buffer section to test mode,
When a low level is input to input terminal 202, bidirectional terminals 203 and 205 become input terminals, and bidirectional terminal 204 becomes an output terminal. In this state, the bidirectional terminal 20
3, the signal is output to the bidirectional terminal 204 through the input buffer 208, transfer gate circuit 220, and output buffer with enable 212. When a high level is input to input terminal 202, bidirectional terminal 204 becomes an input terminal, and bidirectional terminals 203 and 20
5 is an output terminal. If a signal is input to the bidirectional terminal 204 in this state, the input buffer 209. Transfer gate circuit 222 and output buffer with enable 21
3 and is output to the bidirectional terminal 205. In this way, in the test mode of the input/output buffer part in Figure 2, the bidirectional terminal can be switched between input and output, and when it becomes an input terminal, the corresponding output terminal Only one is determined and a signal is output.
以上説明したように本発明は、半導体集積回路の入出力
回路の入出力バッファ部分と内部回路部分との接続を電
気的に分離し、かつ、入出力バッファ部分のみを電気的
に接続することにより、内部回路９部分を動作させずに
、入出力バッファ部分の故障を独立して検査することが
できるという効果がある。また、入出力バッファの伝達
スピードを知ることができ、出力バッファのハイレベル
出力電圧（ＶＯＨ）およびローレベル出力電圧（ＶＯＬ
）を容易に測定することができるといった効果もある。As explained above, the present invention electrically separates the connection between the input/output buffer part and the internal circuit part of the input/output circuit of a semiconductor integrated circuit, and electrically connects only the input/output buffer part. This has the advantage that failures in the input/output buffer section can be independently tested without operating the internal circuit 9 section. In addition, the transmission speed of the input/output buffer can be known, and the high level output voltage (VOH) and low level output voltage (VOL) of the output buffer can be known.
) can be easily measured.
第１図は本発明の一実施例の回路図、第２図は本発明の
別の実施例の回路図である。
１０１．２０１・・・入力端子（モード切替用）、１０
２〜１０４．２０２〜２０５・・・双方向端子、１０９
〜１１１，２１１〜２１３・・・イネーブル付出力バッ
ファ、１１６〜１２０，２１９〜２２３・・・トランス
ファゲート回路、２１４〜２１６・・・２人力セレクタ
ー。FIG. 1 is a circuit diagram of one embodiment of the invention, and FIG. 2 is a circuit diagram of another embodiment of the invention. 101.201...Input terminal (for mode switching), 10
2-104.202-205...Bidirectional terminal, 109
~111, 211-213... Output buffer with enable, 116-120, 219-223... Transfer gate circuit, 214-216... Two-man power selector.
Claims (1)
部分と内部回路部分との接続の少なくとも一部の接続を
分離する分離手段と、この分離手段により分離された入
出力バッファ部分と別の入出力バッファ部分とを接続す
る接続手段と、モード切替用の入力端子の入力により前
記分離手段と前記接続手段とを制御する制御手段とを有
することを特徴とする入出力回路。In an input/output circuit of a semiconductor integrated circuit, a separation means for separating at least part of the connection between an input/output buffer section and an internal circuit section, and an input/output buffer section separated by the separation means and another input/output buffer. An input/output circuit characterized in that it has a connection means for connecting the parts, and a control means for controlling the separation means and the connection means by input from an input terminal for mode switching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132151A JPS63295980A (en) | 1987-05-27 | 1987-05-27 | Input/output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132151A JPS63295980A (en) | 1987-05-27 | 1987-05-27 | Input/output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63295980A true JPS63295980A (en) | 1988-12-02 |
Family
ID=15074551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132151A Pending JPS63295980A (en) | 1987-05-27 | 1987-05-27 | Input/output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63295980A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113280A2 (en) * | 1999-12-07 | 2001-07-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having self-diagnosis test function and test method thereof |
| WO2009157134A1 (en) * | 2008-06-25 | 2009-12-30 | パナソニック株式会社 | Semiconductor integrated circuit and i/o drive capacity adjustment method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156983A (en) * | 1984-08-27 | 1986-03-22 | Toshiba Corp | Semiconductor device and test thereof |
-
1987
- 1987-05-27 JP JP62132151A patent/JPS63295980A/en active Pending
Patent Citations (1)
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| EP1113280A3 (en) * | 1999-12-07 | 2003-08-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having self-diagnosis test function and test method thereof |
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