JPS6329443B2

JPS6329443B2 -

Info

Publication number: JPS6329443B2
Application number: JP735480A
Authority: JP
Inventors: Kazuo Oozeki; Shunichi Oonishi
Original assignee: Toshiba Corp; Nippon Hoso Kyokai NHK
Current assignee: Toshiba Corp; Japan Broadcasting Corp
Priority date: 1980-01-24
Filing date: 1980-01-24
Publication date: 1988-06-14
Also published as: DE3101826A1; JPS56104515A; DE3101826C2

Description

【発明の詳細な説明】本発明はトランスバーサル・フイルタを用いた
自動等化器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an automatic equalizer using a transversal filter.

トランスバーサル・フイルタを用いた自動等化
器は、従来より通信の分野で伝送路歪の等化に用
いられており、また最近ではテレビジヨンにおけ
るゴースト消去装置への応用も考えられている。 Automatic equalizers using transversal filters have been used to equalize transmission path distortion in the field of communications, and recently, application to ghost canceling devices in television is also being considered.

トランスバーサル・フイルタは多数の遅延段を
有する遅延手段と、この遅延手段の各タツプの出
力信号または各タツプへの入力信号にタツプ利得
を乗じるタツプ利得加重回路を主体として構成さ
れ、自動等化器においてはタツプ利得を信号の歪
状態に応じて設定することにより、トランスバー
サル・フイルタの出力に歪が除去された信号を取
出すようになつている。 A transversal filter is mainly composed of a delay means having a large number of delay stages, and a tap gain weighting circuit that multiplies the output signal of each tap of this delay means or the input signal to each tap by a tap gain, and an automatic equalizer. By setting the tap gain according to the distortion state of the signal, a signal from which distortion has been removed is extracted as the output of the transversal filter.

ところで、このような自動等化器ではトランス
バーサル・フイルタにおける遅延手段は等化能力
の面からどうしてもある程度以上の遅延段数が必
要となるが、タツプ利得加重回路（主に乗算器）
については必らずしもタツプ数分必要でない。実
際、この種の自動等化器の応用の中でもゴースト
（エコーも含む）消去用の等化器の場合は、遅延
手段の全タツプに対応させてタツプ利得加重回路
を設けても、その全部が常に有効に働らいている
のは稀である。すなわち、ゴースト成分の存在位
置（遅れ時間）に対応するタツプに与えるべきタ
ツプ利得は絶対値が大きくなり、そのタツプに対
応するタツプ利得加重回路は重要となるが、ゴー
スト成分の存在位置に対応しないタツプに与える
べきタツプ利得はほとんど零に近く、そのタツプ
に対応するタツプ利得加重回路は重要性に乏し
い。つまりこの後者のタツプ利得加重回路は、こ
の場合なくともゴースト消去上ほとんど影響はな
い。 By the way, in such an automatic equalizer, the delay means in the transversal filter must have a certain number of delay stages from the viewpoint of equalization ability, but tap gain weighting circuits (mainly multipliers)
It doesn't necessarily take a few minutes to tap. In fact, among the applications of this type of automatic equalizer, in the case of an equalizer for canceling ghosts (including echoes), even if tap gain weighting circuits are provided for all the taps of the delay means, all of them are It is rare that it always works effectively. In other words, the absolute value of the tap gain to be given to the tap corresponding to the location (delay time) of the ghost component becomes large, and the tap gain weighting circuit corresponding to that tap becomes important, but it does not correspond to the location of the ghost component. The tap gain to be applied to a tap is almost zero, and the tap gain weighting circuit corresponding to that tap is of little importance. In other words, this latter tap gain weighting circuit has almost no effect on ghost cancellation even if it is not used in this case.

このような点に着目して、タツプ利得加重回路
の数を減少させコストの低減を図つた第１図に示
す如き自動等化器が本出願人によつて既に提案さ
れている（特願昭52−137652参照）。これはトラ
ンスバーサル・フイルタ（破線で囲んだ部分）内
において、遅延手段である多段のシフトレジスタ
１の各タツプ出力をタツプ切換回路２に加えてそ
のうちの所定数ｎの出力を選択してタツプ利得加
重回路３₁〜３_oに入力し、タツプ利得加重回路３
_１〜３_oの出力を加算器４で合成して取出すように
したものである。制御回路６はタツプ利得加重回
路３₁〜３_oにおけるタツプ利得を決定すると共
に、タツプ切換回路２の制御も行なう。 Focusing on this point, the applicant has already proposed an automatic equalizer as shown in FIG. 1, which reduces the number of tap gain weighting circuits and reduces costs. 52-137652). This is done by applying each tap output of a multi-stage shift register 1, which is a delay means, to a tap switching circuit 2 in a transversal filter (the part surrounded by a broken line), and selecting a predetermined number n of the outputs to obtain a tap gain. Weighting circuit 3 ₁ to 3 _o , tap gain weighting circuit 3
The outputs of ₁ to _3o are combined by an adder 4 and taken out. The control circuit 6 determines the tap gains in the tap gain weighting circuits 3 ₁ to 3 _o and also controls the tap switching circuit 2 .

第１図におけるシフトレジスタ１およびタツプ
切換回路２の詳細の一例を示したのが第２図であ
る。第２図はシフトレジスタ１の遅延段数が
「７」、タツプ数がシフトレジスタ１の初段の入力
タツプを含めて「８」の場合の例であり、タツプ
切換回路２はシフトレジスタ１の各タツプに接続
された８本の行ラインL₁₁〜L₁₈とこれらL₁₁〜L₁₈
と交差して配列された４本の列ラインL₂₁〜L₂₄と
の各交差部に設けられたスイツチ群７と、ライン
L₂₁〜L₂₄に接続されたラツチ８とからなる。この
場合、スイツチ群７はラインL₁₁〜L₁₄にそれぞれ
接続されたもののうち各１個だけがONとなり、
他の各３個はすべてOFFとなる。このようにす
ることにより、ラツチ回路８よりシフトレジスタ
１の８個のタツプのうち任意の４タツプの出力を
選択的に取出すことができる。 FIG. 2 shows an example of details of the shift register 1 and tap switching circuit 2 in FIG. 1. FIG. 2 shows an example in which the number of delay stages of shift register 1 is "7" and the number of taps is "8" including the input tap of the first stage of shift register 1. 8 row lines L ₁₁ to _{L 18} connected to these L ₁₁ to _{L 18}
The switch group 7 provided at each intersection with the four column lines L ₂₁ to _{L 24} arranged to intersect with the line
It consists of a latch 8 connected to _L21 to _L24 . In this case, in the switch group 7, only one of those connected to the lines _L11 to _L14 is turned on,
All the other three are turned OFF. By doing so, the outputs of any four taps of the eight taps of the shift register 1 can be selectively taken out from the latch circuit 8.

しかしながら、このような構成にするとタツプ
選択の任意性は高い反面、タツプ切換回路２で必
要なスイツチ数が実際上非常に多くなり、ハード
ウエアが著しく複雑となる欠点があつた。 However, although such a configuration provides a high degree of discretion in tap selection, it has the disadvantage that the number of switches required in the tap switching circuit 2 is actually very large, and the hardware becomes extremely complicated.

本発明は上記した点に鑑みてなされたもので、
トランスバーサル・フイルタにおける遅延手段を
ブロツク化し、タツプ切換回路でその各遅延ブロ
ツクに対応するタツプを選択しかつ各遅延ブロツ
ク内のタツプの出力信号またはそのタツプに入力
すべき信号を等価的に生成することにより、タツ
プ切換回路で必要なスイツチ数を大幅に削減でき
るようにした自動等化器を提供するものである。 The present invention has been made in view of the above points, and
The delay means in the transversal filter is divided into blocks, a tap corresponding to each delay block is selected by a tap switching circuit, and an output signal of a tap in each delay block or a signal to be input to that tap is equivalently generated. This provides an automatic equalizer that can significantly reduce the number of switches required in a tap switching circuit.

まず第３図により本発明の概要を説明する。第
３図は本発明におけるトランスバーサル・フイル
タ内の遅延手段であるシフトレジスタ１１および
タツプ切換回路１２の簡単な一例を示したもので
ある。シフトレジスタ１１はこの場合６個の遅延
段R₁〜R₆からなるものであるが、その連続する
２個の遅延段R₁とR₂，R₃とR₄，R₅とR₆からなる
３つの遅延ブロツクB₁〜B₃に分割されている。
このシフトレジスタ１１の最初の遅延ブロツク
B₁の入力タツプおよび遅延ブロツクB₁〜B₃の各
出力タツプは、４本の行ラインL₁₁〜L₁₄に接続さ
れている。これらの行ラインL₁₁〜L₁₄には２本の
列ラインL₂₁，L₂₂が交差しており、その各交差部
にスイツチ１２１_a1，１２１_a2，１２１_b1，１２
１_b2，１２１_c1，１２１_c2が接続されている。そ
して列ラインL₂₁には第１のラツチ１２２ａが接
続されると共に、遅延器１２３ａを介して第２の
ラツチ１２２ｂが接続され、もう１本の列ライン
L₂₂には第３のラツチ１２２ｃが接続されると共
に、遅延器１２３ｂを介して第４のラツチ１２２
ｄが接続されている。なお、補助遅延手段である
遅延器１２３ａ，１２３ｂは共にシフトレジスタ
１１の１遅延段と同じ、つまり入力信号のサンプ
ル間隔に相当する遅延時間を持つものとする。 First, the outline of the present invention will be explained with reference to FIG. FIG. 3 shows a simple example of the shift register 11 and tap switching circuit 12, which are delay means in the transversal filter of the present invention. In this case, the shift register 11 consists of six delay stages R ₁ to R ₆ , and consists of two successive delay stages R ₁ and R ₂ , R ₃ and R ₄ , R ₅ and R ₆ It is divided into three delay blocks _B1 to _B3 .
The first delay block of this shift register 11
The input tap of _B1 and each output tap of delay blocks _B1 - _B3 are connected to four row lines _L11 - _L14 . Two column lines L ₂₁ and L ₂₂ intersect with these row lines L ₁₁ to _{L 14} , and switches 121 _a1 , 121 _a2 , 121 _b1 , 12 are installed at each intersection.
1 _b2 , 121 _c1 , and 121 _c2 are connected. A first latch 122a is connected to the column line _L21 , and a second latch 122b is also connected via a delay device 123a, and another column line L21 is connected to the first latch 122a.
A third latch 122c is connected to _L22 , and a fourth latch 122 is connected via a delay device 123b.
d is connected. It is assumed that the delay devices 123a and 123b, which are auxiliary delay means, both have a delay time equal to one delay stage of the shift register 11, that is, a delay time corresponding to the sample interval of the input signal.

ここで、前記各スイツチは列ラインL₂₁，L₂₂に
それぞれ接続されたもののうち各１個のみがON
となり、他の各３個はすべてOFFとなるように
制御される。例えばスイツチ１２１_b1と１２１_c2
がONで、他のスイツチはすべてOFFというよう
になる。このとき、ラツチ１２２ａと遅延器１２
３ａにはシフトレジスタ１１の遅延ブロツクB₁
の出力（遅延段R₂の出力）が供給され、ラツチ
１２２ｃと遅延器１２３ｂには遅延ブロツクB₂
の出力（遅延段R₄の出力）が供給される。ラツ
チ１２２ｂ，１２２ｄにはそれぞれ遅延ブロツク
B₁，B₂の出力を遅延器１２３ａ，１２３ｂで１
サンプル時間遅延したものが供給される。この結
果、ラツチ１２２ａ，１２２ｂ，１２２ｃ，１２
２ｄにはそれぞれ遅延段R₁，R₂，R₃，R₄の出力
に相当するデータが収納されることになる。そし
て、これらラツチ１２２ａ〜１２２ｄの出力が４
個のタツプ利得加重回路に供給される。 Here, only one of the switches connected to column lines L ₂₁ and L ₂₂ is ON.
, and the other three are all controlled to be OFF. For example, switches 121 _b1 and 121 _c2
is ON, all other switches are OFF, and so on. At this time, the latch 122a and the delay device 12
3a is the delay block _B1 of the shift register 11.
(output of delay stage R ₂ ) is supplied to latch 122c and delay block B ₂
(output of delay stage _R4 ) is supplied. Latches 122b and 122d each have a delay block.
The outputs of B ₁ and B ₂ are set to 1 by delay devices 123a and 123b.
A delayed sample time is provided. As a result, latches 122a, 122b, 122c, 12
2d stores data corresponding to the outputs of delay stages R ₁ , R ₂ , R ₃ and R ₄ , respectively. The output of these latches 122a to 122d is 4.
tap gain weighting circuits.

このようにすれば、第２図に示した従来の構成
と比較して、タツプ利得加重回路の数は同一であ
りながら、タツプ切換回路で必要なスイツチ数は
８×４＝32個から、４×２＝８個へと1/4にも減
少する。また、単にスイツチ数が減るばかりでな
く、配線数（行、列ラインの本数）も大幅に減少
する。 In this way, compared to the conventional configuration shown in FIG. 2, the number of tap gain weighting circuits is the same, but the number of switches required for the tap switching circuit is reduced from 8 x 4 = 32 to 4. ×2 = 8, which reduces to 1/4. Furthermore, not only the number of switches is simply reduced, but the number of wiring lines (the number of row and column lines) is also significantly reduced.

なお、上記説明はシフトレジスタ１１に入力さ
れる信号（例えばテレビジヨン復調信号）がアナ
ログ形態で、シフトレジスタ１１および遅延器１
２３ａ，１２３ｂがCCDなどの電荷転送形のも
のの場合であり、遅延段数も実際よりは非常に少
ない。シフトレジスタ１１に入力される信号が並
列数ビツトのデイジタルデータに量子化されたも
のである場合は、各配線は量子化ビツト数分の複
数のデータラインとなり、各スイツチも多接点の
スイツチとなるので、遅延段数も考慮すれば第２
図と第３図の場合とではさらに大きな差が生じ
る。 Note that the above description assumes that the signal input to the shift register 11 (for example, a television demodulated signal) is in analog form, and that the shift register 11 and the delay device 1
23a and 123b are of a charge transfer type such as a CCD, and the number of delay stages is also much smaller than in reality. If the signal input to the shift register 11 is quantized into digital data of several parallel bits, each wiring becomes multiple data lines corresponding to the number of quantized bits, and each switch also becomes a multi-contact switch. Therefore, if the number of delay stages is also considered, the second
An even larger difference occurs between the case shown in the figure and the case shown in FIG.

例えば量子化ビツト数を８、シフトレジスタの
遅延段数を128とすれば、第２図の構成に基くと
タツプ切換回路の入力数（行ライン数）は129×
８（本）となるので、タツプ利得加重回路の数を
32としてタツプ切換回路の出力数（列ライン数）
を32×８とすれば、タツプ切換回路で必要なスイ
ツチ数は 129×32×８＝33024個となる。これに対し、本発明によれば例えばシフ
トレジスタを各４個の遅延段からなる128/4個の
遅延ブロツクに分割すれば、タツプ切換回路の入
力数は128/4＋１＝33本、出力数は32/4×８＝64
本となるので必要なスイツチ数は 33×64＝2112個となり、従来より約1/16に削減されることにな
る。 For example, if the number of quantization bits is 8 and the number of delay stages of the shift register is 128, then based on the configuration shown in Figure 2, the number of inputs (number of row lines) of the tap switching circuit is 129×
8 (pieces), so the number of tap gain weighting circuits is
The number of outputs of the tap switching circuit (number of column lines) as 32
If the number of switches is 32×8, the number of switches required in the tap switching circuit is 129×32×8=33024. In contrast, according to the present invention, if the shift register is divided into 128/4 delay blocks each consisting of four delay stages, the number of inputs to the tap switching circuit is 128/4+1=33, and the number of outputs is 128/4+1=33. 32/4×8=64
Since it will be a book, the number of switches required will be 33 x 64 = 2112, which is about 1/16th of the conventional number.

次に本発明の実施例を説明する。第４図は本発
明の一実施例によるテレビジヨンゴースト消去用
自動等化器の構成図であり、入力端子INにはテ
レビジヨン復調信号が入力される。この信号は
Ａ／Ｄ変換器２０により例えば10.7MHz（カラー
サブキヤリア信号周波数3.58MHz×３）の周波数
でサンプリングされて８ビツトのデイジタルデー
タに変換される。このＡ／Ｄ変換器２０の出力は
トランスバーサル・フイルタ１００に入力され、
遅延段数が128のシフトレジスタ２１に順次収納
されシフトされる。シフトレジスタ２１の出力は
タツプ切換回路２２を介してタツプ利得加重回路
２３に入力されている。 Next, examples of the present invention will be described. FIG. 4 is a block diagram of an automatic equalizer for eliminating television ghosts according to an embodiment of the present invention, in which a television demodulated signal is input to an input terminal IN. This signal is sampled by the A/D converter 20 at a frequency of, for example, 10.7 MHz (color subcarrier signal frequency 3.58 MHz x 3) and converted into 8-bit digital data. The output of this A/D converter 20 is input to a transversal filter 100,
The signals are sequentially stored and shifted in a shift register 21 having 128 delay stages. The output of the shift register 21 is input to a tap gain weighting circuit 23 via a tap switching circuit 22.

ここで、シフトレジスタ２１およびタツプ利得
加重回路２２について第５図により説明する。シ
フトレジスタ２１はそれぞれ連続する４個の遅延
段からなる32個の遅延ブロツクB₁〜B₃₂に分割さ
れており、最初の遅延ブロツクB₁の最初の遅延
段R₁にＡ／Ｄ変換器２０からの８本のデータラ
インL₁₀₀が接続されている。シフトレジスタ２１
の最初の遅延ブロツクB₁の入力タツプおよび遅
延ブロツクB₂〜B₃₂の出力タツプは、各８本ずつ
からなる33組の行ラインL₁₀₁〜L₁₃₃に接続されて
いる。これらの行ラインL₁₀₁〜L₁₃₃には各８本ず
つからなる32組の列ラインL₂₀₁〜L₂₃₂が交差して
おり、その各交差部に計33×32組のスイツチ群２
２１が接続されている。 Here, the shift register 21 and tap gain weighting circuit 22 will be explained with reference to FIG. The shift register 21 is divided into 32 delay blocks _B1 to _B32 each consisting of four consecutive delay stages, and the first delay stage _R1 of the first delay block _B1 is connected to the A/D converter 20. Eight data lines L ₁₀₀ from the shift register 21
The input taps of the first delay block _B1 and the output taps of delay blocks _B2 - _B32 are connected to 33 sets of eight row lines _L101 - _L133 . These row lines L ₁₀₁ to _{L 133} intersect with 32 sets of column lines L ₂₀₁ to _{L 232} , each consisting of 8 lines, and a total of 33 x 32 sets of switch groups 2 are installed at each intersection.
21 is connected.

スイツチ群２２１の各組は第６図に示すように
８個の同時的に開閉するスイツチ２２１−１〜２
２１−８からなつており、各スイツチ２２１−ｉ
（ｉ＝１〜８）は第７図に示すように列ラインの
１本と後述する制御回路よりのスイツチ制御情報
とのAND論理をとるゲートＧで構成され、他の
組の同一列ラインに接続されたスイツチのゲート
とオープンコレクタで結線されている。 Each set of the switch group 221 consists of eight switches 221-1 to 221-2 that open and close simultaneously, as shown in FIG.
21-8, each switch 221-i
(i=1 to 8) is composed of a gate G that performs AND logic between one of the column lines and switch control information from a control circuit, which will be described later, as shown in FIG. It is connected to the gate of the connected switch with an open collector.

列ラインL₂₀₁〜L₂₃₂は、例えばL₂₀₁を例にとる
とラツチ２２２ａに接続されると共に遅延器２２
３ａ〜２２３ｃを適宜介してラツチ２２２ｂ〜２
２２ｃに接続されており、他の列ラインL₂₀₂〜
L₂₃₂についても同様に接続されている。遅延器２
２３ａ〜２２３ｃは共に１サンプル時間の遅延時
間を有するものとする。 Taking L ₂₀₁ as an example, the column lines L ₂₀₁ to _{L 232} are connected to the latch 222a and the delay device 22.
latches 222b to 2 via 3a to 223c as appropriate.
22c and other column lines L ₂₀₂ ~
L ₂₃₂ is also connected in the same way. delay device 2
23a to 223c both have a delay time of one sample time.

スイツチ群２２１は後述する制御回路により、
列ラインL₂₀₁〜L₂₃₂にそれぞれ接続された各33組
のうち各１組だけがONとなり、他の各32組はす
べてOFFとなる。従つて、ラツチ２２２ａ〜２
２２ｄにはＡ／Ｄ変換器２０の出力またはシフト
レジスタ２１の遅延ブロツクB₁〜B₃₂のいずれか
の出力と、その遅延ブロツク内の遅延時間の出力
が収納され、他のラツチにも同様に他の遅延ブロ
ツクの出力とその遅延段間の出力が収納されて、
その各出力がタツプ切換回路２１の出力となる。 The switch group 221 is controlled by a control circuit to be described later.
Of the 33 sets connected to the column lines _L201 to _L232 , only one set is turned ON, and all the other 32 sets are turned OFF. Therefore, latches 222a-2
22d stores the output of the A/D converter 20 or the output of one of the delay blocks _B1 to _B32 of the shift register 21, and the output of the delay time within that delay block, and similarly stores the output of the delay block B1 to B32 of the shift register 21. The outputs of other delay blocks and the outputs between the delay stages are stored.
Each output becomes the output of the tap switching circuit 21.

このようにしてタツプ切換回路２１の出力に得
られた計32組のデイジタルデータは、それぞれタ
ツプ利得加重回路２３に入力される。タツプ利得
加重回路２３で入力データに後述する手段により
得られたタツプ利得が乗じられた後、加算器２４
でそれらが合成される。以上のシフトレジスタ２
１、タツプ切換回路２２、タツプ利得加重回路２
３および加算器２４の部分は出力加重形トランス
バーサル・フイルタ１００を構成している（但
し、通常はタツプ切換回路２２の部分はない）。 A total of 32 sets of digital data thus obtained at the output of the tap switching circuit 21 are respectively input to the tap gain weighting circuit 23. After the tap gain weighting circuit 23 multiplies the input data by a tap gain obtained by means to be described later, the adder 24
They are synthesized. Shift register 2 above
1, tap switching circuit 22, tap gain weighting circuit 2
3 and the adder 24 constitute an output weighted transversal filter 100 (however, the tap switching circuit 22 is normally not included).

加算器２４の出力はＤ／Ａ変換器２５でアナロ
グ信号に戻され、さらにローパスフイルタ２６で
サンプリング歪が除去された後、出力端子OUT
に送り出される。 The output of the adder 24 is returned to an analog signal by the D/A converter 25, and after sampling distortion is removed by the low-pass filter 26, the output terminal OUT
sent to.

さて、タツプ切換回路２２におけるスイツチ群
２２１の制御およびタツプ利得加重回路２３に与
えられるタツプ利得の制御は制御回路２００によ
つて行なわれる。この制御回路２００について説
明する。 Control of the switch group 221 in the tap switching circuit 22 and control of the tap gain applied to the tap gain weighting circuit 23 are performed by the control circuit 200. This control circuit 200 will be explained.

Ａ／Ｄ変換器２０でデイジタル化されたテレビ
ジヨン復調信号の垂直同期信号を差分（微分でも
よい）したインパルス状の差分波形（以下入力波
形という）がスイツチ２７を介して入力波形レジ
スタ２８に入力され保持される。このレジスタ２
８の内容は垂直帰線期間の一周期、即ち次の垂直
帰線期間が到来するまで保持される。一方、タツ
プ利得レジスタ２９には、前記シフトレジスタ２
１のタツプ数に対応した129個のタツプ利得が保
持されており、これらのタツプ利得はタツプ利得
制御回路３０を介してタツプ利得加重回路２３に
選択的に与えられる。また、タツプ利得レジスタ
２９に収納されたタツプ利得と、入力波形レジス
タ２８に収納された入力波形は、コンボリユーシ
ヨン回路３１に入力される。このコンボリユーシ
ヨン回路３１は、両入力信号を順次１サンプルず
つ取り出して乗算する乗算器３１ａと、その乗算
値を累積加算する加算器３１ｂとからなるもので
ある。従つて、加算器３１ｂの出力としてタツプ
利得系列と入力信号系列とのコンボリユーシヨン
（たたみ込み積分）が得られる。この出力値は、
上記タツプ利得を有するトランスバーサル・フイ
ルタ１００に入力信号を通して得られる信号に等
価である。そしてこの出力系列の長さは、前記入
力信号及びタツプ利得系列の長さをそれぞれ129
としたとき、（129×２）−１＝257となる。この長
さの系列を全て求めるか、あるいは適当なところ
で打ち切つて信号処理するかは、装置の仕様に基
づいて決定される。ここで、例えば長さ200のコ
ンボリユーシヨンを求める場合、乗算器３１ａは
（129×200＝25800回）の乗算処理を行えばよい。
この場合、１サンプルの信号処理速度を10.7×
10⁶サンプル／秒とすると、全乗算の実行に約2.4
ｍsecを有する。この乗算の実行は、テレビジヨ
ン復調信号の垂直帰線期間を除く残りの期間を利
用して行われる。 An impulse-like difference waveform (hereinafter referred to as input waveform) obtained by subtracting (or differentiating) the vertical synchronizing signal of the television demodulated signal digitized by the A/D converter 20 is input to the input waveform register 28 via the switch 27. and retained. This register 2
The contents of 8 are held for one cycle of the vertical blanking period, that is, until the next vertical blanking period arrives. On the other hand, the tap gain register 29 includes the shift register 2
129 tap gains corresponding to the number of taps of 1 are held, and these tap gains are selectively given to the tap gain weighting circuit 23 via the tap gain control circuit 30. Further, the tap gain stored in the tap gain register 29 and the input waveform stored in the input waveform register 28 are input to the convolution circuit 31. The convolution circuit 31 consists of a multiplier 31a that sequentially takes out one sample of both input signals and multiplies them, and an adder 31b that cumulatively adds the multiplied values. Therefore, a convolution of the tap gain sequence and the input signal sequence is obtained as the output of the adder 31b. This output value is
This is equivalent to the signal obtained by passing the input signal through the transversal filter 100 having the tap gain described above. The length of this output series is 129 times the length of the input signal and the tap gain series, respectively.
Then, (129×2)-1=257. It is determined based on the specifications of the device whether to obtain all sequences of this length or to terminate at an appropriate point and perform signal processing. Here, when obtaining a convolution having a length of 200, for example, the multiplier 31a may perform multiplication processing (129×200=25,800 times).
In this case, the signal processing speed for one sample is 10.7×
10 At ⁶ samples/sec, it takes about 2.4
It has msec. This multiplication is performed using the remaining period of the television demodulated signal excluding the vertical retrace period.

このようにしてコンボリユーシヨンされた出力
信号は差回路３２に入力され、ここで基準信号発
生器３３からの基準信号との差、つまり誤差が演
算される。この誤差波形はサンプルされて誤差波
形レジスタ３４に順次格納され保持される。 The convolved output signal is input to a difference circuit 32, where the difference between it and the reference signal from the reference signal generator 33, that is, the error, is calculated. This error waveform is sampled and sequentially stored and held in the error waveform register 34.

なお、前記基準信号はコンボリユーシヨン回路
の出力とタイミング同期がとられているもので、
上記タイミング同期は後述する時間基準設定回路
によつて確立され、制御されている。 Note that the reference signal is timing synchronized with the output of the convolution circuit,
The above timing synchronization is established and controlled by a time reference setting circuit, which will be described later.

そして、誤差波形レジスタ３４に格納された波
形と、入力波形レジスタ２８に収納された入力と
が演算回路３５に読み出される。この場合、レジ
スタ２８内の入力波形の129個のサンプル値を読
み出して信号処理を行うのが理想的ではあるが、
垂直同期信号に対応するインパルス状波形に対応
する主要部だけを用いるようにしてもよい。即
ち、入力波形の実質的に非零期間の部分だけを利
用することになる。例えば入力波形129サンプル
のうち、冒頭の70サンプルを使用する場合、誤差
波形レジスタ３４に収納されている誤算波形のう
ち70サンプルに対して乗算器３５ａによつて70回
の乗算処理を行えばよい。そして、この乗算結果
を加算器３５ｂによつて累積加算することによつ
て１タツプについての相関演算が達せられる。か
くして１回の相関演算によつて１つのタツプ利得
修正値が求められる。従つて129個のタツプ利得
の修正には、129×70＝9030回の乗算回数を要し、
前記タイミングで処理する場合、その処理所要時
間は、約0.8ｍsecとなる。 Then, the waveform stored in the error waveform register 34 and the input stored in the input waveform register 28 are read out to the arithmetic circuit 35. In this case, it would be ideal to read out the 129 sample values of the input waveform in the register 28 and perform signal processing;
Only the main part corresponding to the impulse waveform corresponding to the vertical synchronization signal may be used. That is, substantially only the non-zero period portion of the input waveform is used. For example, when using the first 70 samples of the 129 samples of the input waveform, the multiplier 35a may perform 70 multiplications on the 70 samples of the miscalculated waveform stored in the error waveform register 34. . Then, by cumulatively adding the multiplication results by the adder 35b, a correlation calculation for one tap is achieved. Thus, one tap gain correction value is determined by one correlation calculation. Therefore, modifying 129 tap gains requires 129 x 70 = 9030 multiplications,
When processing at the above timing, the processing time is approximately 0.8 msec.

このようにして求められたタツプ利得修正値に
よつて前記タツプ利得レジスタ２９に収納された
タツプ利得が修正される。また、このタツプ利得
修正までに要する時間は、先に説明したコンボリ
ユーシヨン演算を含めて、約3.2ｍsecつまり、テ
レビジヨン復調信号における１フイールド期間
（17ｍsec）より十分短い時間で達成できる。 The tap gain stored in the tap gain register 29 is corrected by the tap gain correction value thus determined. In addition, the time required for this tap gain correction, including the convolution operation described above, is approximately 3.2 msec, which is sufficiently shorter than one field period (17 msec) of a television demodulated signal.

なお、時間基準設定回路３６はテレビジヨン復
調信号から、サブキヤリア同期、垂直同期（Ｖ）、
水平同期(H)の各同期信号を抽出すると共に上述し
た各部の動作タイミングを制御している。 Note that the time reference setting circuit 36 determines subcarrier synchronization, vertical synchronization (V),
It extracts each horizontal synchronization (H) synchronization signal and controls the operation timing of each part mentioned above.

さて、前記タツプ利得制御回路３０は、タツプ
利得レジスタ２９に収納されたタツプ利得を制御
情報として入力されて次のような動作を行なう。 Now, the tap gain control circuit 30 receives the tap gain stored in the tap gain register 29 as control information and performs the following operations.

すなわち、タツプ利得制御回路３０は例えばタ
ツプ利得レジスタ２９に収納されたタツプ利得の
うち、その絶対値がより大きいものを選択してい
き、そのタツプ利得に対応する遅延段が所属する
遅延ブロツクが選択されるようにスイツチ群１２
１を制御する。この場合、絶対値の大きいタツプ
利得を選択する過程で、一度選択された遅延ブロ
ツクを再び選択すべき条件が成立したときにはこ
れを無視してさらに次に絶対値の大きいタツプ利
得に対応する遅延段が所属する遅延ブロツクを選
択する。このようにしてこの例では８個の遅延ブ
ロツクが選択され、タツプ切換回路２２からシフ
トレジスタ２１における計32のタツプの出力が取
出されてタツプ利得加重回路２３に入力される。
タツプ利得加重回路２３にはタツプ利得制御回路
３０で同じ遅延ブロツクに対応するものを除いて
絶対値の大きいものから順に選択されたタツプ利
得が与えられており、そのタツプ利得をタツプ切
換回路２２の出力にそれぞれ乗じる。この場合、
シフトレジスタ２１の選択されないタツプの出力
に対しては実質的にタツプ利得０が乗ぜられたこ
とになる。 That is, the tap gain control circuit 30 selects, for example, the tap gain stored in the tap gain register 29, which has a larger absolute value, and selects the delay block to which the delay stage corresponding to that tap gain belongs. switch group 12 so that
Control 1. In this case, in the process of selecting a tap gain with a large absolute value, if a condition for reselecting the previously selected delay block is established, this is ignored and the delay stage corresponding to the tap gain with the next largest absolute value is selected. Select the delay block to which the block belongs. In this way, eight delay blocks are selected in this example, and the outputs of a total of 32 taps in the shift register 21 are taken out from the tap switching circuit 22 and input to the tap gain weighting circuit 23.
The tap gain weighting circuit 23 is given tap gains selected by the tap gain control circuit 30 in descending order of absolute value, excluding those corresponding to the same delay block, and the tap gains are applied to the tap switching circuit 22. Multiply each output. in this case,
The outputs of unselected taps of the shift register 21 are substantially multiplied by a tap gain of 0.

すなわち制御回路１００内で演算されるタツプ
利得が収束して定常状態に達したときには、計
129のタツプ利得のうちほとんどが０に極めて近
い値を示し、ゴースト成分でない主信号に対応す
るタツプ利得を除いては、ゴースト成分およびそ
の近傍に対応するタツプ利得だけが０でない有限
の値をとる。従つて、上述のようにタツプ利得の
より大きいタツプの出力に対してのみタツプ利得
を与えて、タツプ利得が０に極めて近い値のタツ
プの出力に対してタツプ利得を与えなくとも、ゴ
ースト消去効果には余り影響はない。 In other words, when the tap gain calculated within the control circuit 100 converges and reaches a steady state, the calculated
Most of the 129 tap gains exhibit values extremely close to 0, and except for the tap gains corresponding to the main signal that is not a ghost component, only the tap gains corresponding to the ghost component and its vicinity take finite values other than 0. . Therefore, as mentioned above, even if tap gain is applied only to the output of a tap with a larger tap gain, and tap gain is not applied to the output of a tap whose tap gain is extremely close to 0, the ghost cancellation effect can be achieved. has no significant impact.

なお、本発明においてはシフトレジスタ２１を
ブロツク化したことからタツプ選択の任意性は若
干減るが、ゴースト成分は一般に１タツプにのみ
出現するものではなく、単一反射のゴースト成分
であつても前記10.7MHz程度のサンプル間隔であ
れば数タツプに渡つて広く分布するものであるか
ら、４タツプ程度のブロツク化であればゴースト
消去に支障をきたすことはない。 In the present invention, since the shift register 21 is made into a block, the arbitrariness of tap selection is slightly reduced, but ghost components generally do not appear only in one tap, and even if it is a single reflection ghost component, the above-mentioned If the sample interval is about 10.7 MHz, it will be widely distributed over several taps, so if it is divided into blocks of about 4 taps, there will be no problem in ghost cancellation.

以上のように、本発明によれば自動等化器にお
いてハードウエア的に大きな比重を占めるタツプ
利得加重回路を削減すると同時に、タツプ切換回
路内のスイツチ数および配線数についても大幅に
削減できるため、構成が著しく簡単化され、製作
面、コスト面で極めて有利な自動等化器が得られ
る。 As described above, according to the present invention, it is possible to reduce the tap gain weighting circuit, which occupies a large proportion of hardware in an automatic equalizer, and at the same time, it is possible to significantly reduce the number of switches and the number of wires in the tap switching circuit. An automatic equalizer with a significantly simplified configuration and extremely advantageous in terms of manufacturing and cost can be obtained.

第８図は本発明の他の実施例を示したもので、
トランスバーサル・フイルタ内のシフトレジスタ
４１の一部の遅延ブロツクB₄〜B_oを各１個の遅
延段R₄〜R_oで構成した例である。ここで、４個
の遅延段からなる遅延ブロツクB₁〜B₃の出力に
ついては先と同様にスイツチ群４２１Ａで選択さ
れた後遅延器４２３を適宜介してラツチ４２２Ａ
に入力され、遅延ブロツクB₄〜B_oの出力につい
てはスイツチ群４２１Ｂで選択されてラツチ４２
２Ｂに入力されるようになつている。 FIG. 8 shows another embodiment of the present invention,
This is an example in which each of delay blocks B ₄ -B _o of a shift register 41 in a transversal filter is constructed with one delay stage R ₄ -R _o . Here, the outputs of the delay blocks B ₁ to _{B 3} consisting of four delay stages are selected by the switch group 421A and then sent to the latch 422A via the delay device 423 as appropriate.
and the outputs of delay blocks B ₄ to _{B o} are selected by switch group 421B and set to latch 42.
It is now input to 2B.

この実施例は、主信号については比較的広く分
布しているため、遅延ブロツクB₁〜B₃の出力に
取出し、ゴースト成分については比較的弧立して
存在することから、遅延ブロツクB₄〜B_oでより
細かく分けて取出してタツプ利得を与えることを
狙つたものである。なお、７個の遅延段r₁〜r₇か
らなるシフトレジスタは遅延ブロツクB₄〜B_oの
出力に遅延時間の比較的長いゴースト成分が現れ
るようにするための遅延時間整合用である。 In this embodiment, since the main signal is relatively widely distributed, it is taken out as the output of the delay blocks B ₁ to _{B 3} , and the ghost component is relatively widely distributed, so it is extracted to the output of the delay blocks B ₄ to B 3 . The aim is to provide tap gain by extracting the B _o in smaller pieces. The shift register consisting of seven delay stages _r1 to _r7 is used for delay time matching so that ghost components with relatively long delay times appear in the outputs of the delay blocks _B4 to _Bo .

この構成においてもシフトレジスタ４１の遅延
段数を128としタツプ切換回路４２の出力数を32
としたとき、従来の第２図ではスイツチ数が129
×32＝4128組必要となるのに対し、第８図の場合
は２×４＋121×24＝2912組と必要なスイツチ数
は大きく削減される。 In this configuration, the number of delay stages of the shift register 41 is 128, and the number of outputs of the tap switching circuit 42 is 32.
In the conventional diagram 2, the number of switches is 129.
×32=4128 sets are required, whereas in the case of FIG. 8, the number of required switches is greatly reduced to 2×4+121×24=2912 sets.

本発明は以上の実施例に限らず、次のように
種々変形して実施することができる。例えばタツ
プ切換回路内のスイツチを制御する場合のタツプ
利得制御回路３０における判定基準として、タツ
プ利得レジスタ２９に収納されたタツプ利得のう
ちシフトレジスタの各遅延ブロツクに所属する遅
延段に対応するタツプ利得の絶対値の総和の大き
さを用い、この総和がより大きい遅延ブロツクを
選択するようにスイツチを制御するようにしても
よい。 The present invention is not limited to the above embodiments, but can be implemented with various modifications as follows. For example, when controlling a switch in a tap changeover circuit, the tap gain control circuit 30 uses the tap gain corresponding to the delay stage belonging to each delay block of the shift register as a criterion among the tap gains stored in the tap gain register 29. The switch may be controlled by using the magnitude of the sum of the absolute values of , and select a delay block with a larger sum.

また、以上の説明ではトランスバーサル・フイ
ルタとして出力加重形のものを用いた場合につい
て述べたが、入力信号をタツプ利得加重回路を介
して遅延段のタツプに入力する入力加重形のトラ
ンスバーサル・フイルタの場合でも本発明を同様
に適用することができる。 Furthermore, in the above explanation, the case where an output weighting type transversal filter is used is described, but an input weighting type transversal filter in which the input signal is input to the taps of the delay stage via a tap gain weighting circuit is used. The present invention can be applied in the same way even in this case.

また、自動等化器の構成としては図示した非巡
回型構成のみならず、帰還ループを有する巡回型
構成のものであつてもよい。 Further, the configuration of the automatic equalizer is not limited to the acyclic configuration illustrated, but may also be a cyclic configuration having a feedback loop.

さらに、本発明はテレビジヨンゴースト消去に
ついてだけでなく、トランスバーサル・フイルタ
を用いた各種の自動等化器に一般に適用できる。 Furthermore, the present invention is generally applicable not only to television ghost cancellation but also to various automatic equalizers using transversal filters.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の自動等化器の一例を示す図、第
２図は第１図の要部の概略構成図、第３図は本発
明の概要を説明するための要部の概略構成図、第
４図は本発明の一実施例による自動等化器の構成
図、第５図はその要部を詳細に示す図、第６図は
第５図におけるスイツチ群をより詳細に示す図、
第７図は第６図におけるスイツチの具体例を示す
図、第８図は本発明の他の実施例の要部のみ示す
構成図である。１１，２１，４１……遅延手段、１２，２２，
４２……タツプ切換回路、１２１_a1，１２１_a2，
……１２１_d1，１２１_d2，４２１Ａ，４２１Ｂ…
…スイツチ、２２１……スイツチ群、２２１−１
〜２２１−８……スイツチ、１２３ａ，１２３
ｂ，２２３ａ〜２２３ｃ，４２３……遅延器（補
助遅延手段）、２３……タツプ利得加重回路、２
９……タツプ利得レジスタ、３０……タツプ利得
制御回路、１００……トランスバーサル・フイル
タ、２００……制御回路。 FIG. 1 is a diagram showing an example of a conventional automatic equalizer, FIG. 2 is a schematic diagram of the main parts of FIG. 1, and FIG. 3 is a schematic diagram of the main parts for explaining the outline of the present invention. , FIG. 4 is a block diagram of an automatic equalizer according to an embodiment of the present invention, FIG. 5 is a diagram showing its main parts in detail, and FIG. 6 is a diagram showing the switch group in FIG. 5 in more detail.
FIG. 7 is a diagram showing a specific example of the switch in FIG. 6, and FIG. 8 is a configuration diagram showing only the main parts of another embodiment of the present invention. 11, 21, 41...delay means, 12, 22,
42...Tap switching circuit, 121 _a1 , 121 _a2 ,
...121 _d1 , 121 _d2 , 421A, 421B...
...Switch, 221...Switch group, 221-1
~221-8...Switch, 123a, 123
b, 223a to 223c, 423...Delay device (auxiliary delay means), 23...Tap gain weighting circuit, 2
9... Tap gain register, 30... Tap gain control circuit, 100... Transversal filter, 200... Control circuit.

Claims

【特許請求の範囲】１多数の遅延段を有し、その全部または一部が
連続する複数の遅延段からなる複数の遅延ブロツ
クに分割された遅延手段と、この遅延手段の前記
各遅延ブロツクから所定数の遅延ブロツクを選択
するスイツチ手段と、この手段によつて選択され
た各遅延ブロツクの出力信号を遅延してその各遅
延ブロツク内の遅延段間の出力信号を生成する補
助遅延手段と、前記遅延手段の各遅延段に対応す
るタツプ利得を決定するタツプ利得決定手段と、
前記スイツチ手段により選択された各遅延ブロツ
クの出力信号および前記補助遅延手段の出力信号
に、前記タツプ利得決定手段により決定されたタ
ツプ利得から選択されたタツプ利得を乗じるタツ
プ利得加重手段と、これらのタツプ利得加重手段
の出力信号を合成する手段とを備え、前記スイツ
チ手段は前記タツプ利得決定手段により決定され
た各タツプ利得の絶対値がより大きいタツプ利得
に対応する遅延段が所属する所定数の遅延ブロツ
ク、または各遅延ブロツクに所属する遅延段に対
応するタツプ利得の絶対値の総和がより大きい所
定数の遅延ブロツクを選択するものであることを
特徴とする自動等化器。２前記遅延手段は一部の遅延ブロツクが単一の
遅延段で構成されたものである特許請求の範囲第
１項記載の自動等化器。[Scope of Claims] 1. A delay means having a large number of delay stages and divided into a plurality of delay blocks, all or part of which are made up of a plurality of successive delay stages, and from each of the delay blocks of this delay means. switch means for selecting a predetermined number of delay blocks; auxiliary delay means for delaying the output signal of each delay block selected by the means to produce an output signal between delay stages within each delay block; tap gain determining means for determining a tap gain corresponding to each delay stage of the delay means;
tap gain weighting means for multiplying the output signal of each delay block selected by the switch means and the output signal of the auxiliary delay means by a tap gain selected from the tap gains determined by the tap gain determining means; means for synthesizing the output signals of the tap gain weighting means; An automatic equalizer, characterized in that it selects a predetermined number of delay blocks having a larger sum of absolute values of tap gains corresponding to delay blocks or delay stages belonging to each delay block. 2. The automatic equalizer according to claim 1, wherein some of the delay blocks in the delay means are constituted by a single delay stage.