JPS63294125A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS63294125A JPS63294125A JP62128237A JP12823787A JPS63294125A JP S63294125 A JPS63294125 A JP S63294125A JP 62128237 A JP62128237 A JP 62128237A JP 12823787 A JP12823787 A JP 12823787A JP S63294125 A JPS63294125 A JP S63294125A
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- Japan
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- gate circuit
- circuit
- channel type
- input terminal
- gate
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- 101000738757 Homo sapiens Phosphatidylglycerophosphatase and protein-tyrosine phosphatase 1 Proteins 0.000 claims 1
- 102100037408 Phosphatidylglycerophosphatase and protein-tyrosine phosphatase 1 Human genes 0.000 claims 1
- 101100063435 Caenorhabditis elegans din-1 gene Proteins 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 206010073150 Multiple endocrine neoplasia Type 1 Diseases 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理ケーＩ・回路さらにはそれにおける構成
トランジスタ数の低減技術に関し、例えはアンドゲート
回路及びオアゲート回路にも適用して有効な技術に関す
るものである。
トランジスタ数の低減技術に関し、例えはアンドゲート
回路及びオアゲート回路にも適用して有効な技術に関す
るものである。
従来テントゲ−１−回路及びノアゲート回路は、例えば
昭和５９年１」月３０日オーム社発行のｒＴ、ＳＩハン
ドブックＪＰ１４．３に記載されているように、Ｎチャ
ンネルのエンハンスメン１〜型ＭＯＳＦＥＴ、或いはＮ
チャンネル型のエンハンスメン１〜型及びデプレション
型ＭＯＳＦＥＴによって構成する場合、夫々３つのトラ
ンジスタが必要とされ、また、相補型ＭＯＳＦＥＴ （
以下端に０ＭＯ８とも記す）回路によって構成する場合
には４個のトランジスタが必要とされる。したがって、
ナントゲート回路の出力を反転させたアンドゲート回路
、及びノアゲート回路の出方を反転させたオアゲート回
路に関しては、夫々の出方段にインバータ回路を接続し
て構成する性質上、例えば０Ｍ０８回路で構成する場合
には６個のトランジスタが必要とされる。
昭和５９年１」月３０日オーム社発行のｒＴ、ＳＩハン
ドブックＪＰ１４．３に記載されているように、Ｎチャ
ンネルのエンハンスメン１〜型ＭＯＳＦＥＴ、或いはＮ
チャンネル型のエンハンスメン１〜型及びデプレション
型ＭＯＳＦＥＴによって構成する場合、夫々３つのトラ
ンジスタが必要とされ、また、相補型ＭＯＳＦＥＴ （
以下端に０ＭＯ８とも記す）回路によって構成する場合
には４個のトランジスタが必要とされる。したがって、
ナントゲート回路の出力を反転させたアンドゲート回路
、及びノアゲート回路の出方を反転させたオアゲート回
路に関しては、夫々の出方段にインバータ回路を接続し
て構成する性質上、例えば０Ｍ０８回路で構成する場合
には６個のトランジスタが必要とされる。
しかしながら、種々のロジック回路で利用されるアント
ゲート回路やオアゲート回路を構成するトランジスタの
数が６個であるような場合、当該ロジック回路全体の回
路規模にとってその構成トランジスタ数は必ずしも妥当
とは言えず、回路規模の小型化の観点から単位論理ゲー
ト回路を構成するトランジスタ数を更に低減することが
従来がら要望されていた。
ゲート回路やオアゲート回路を構成するトランジスタの
数が６個であるような場合、当該ロジック回路全体の回
路規模にとってその構成トランジスタ数は必ずしも妥当
とは言えず、回路規模の小型化の観点から単位論理ゲー
ト回路を構成するトランジスタ数を更に低減することが
従来がら要望されていた。
本発明の目的は、単位論理ゲート回路を構成するトラン
ジスタ数の低減に寄与することができる論理ゲート回路
を提供することにある。
ジスタ数の低減に寄与することができる論理ゲート回路
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、１対の入力端子と１個の出力端子との間に相
補スイッチ動作可能なトランスファ素子として機能する
ようなスイッチ素子として例えばＰチャンネル型ＭＯＳ
ＰＥＴ及びＮチャンネル型ＭＯＳＦＥＴを接続すると共
に、それら１対のスイッチ素子の選択端子を一方の入力
端子に結合して、アンドケート回路やオアゲート回路の
ような単位ゲート回路を構成するものである。
補スイッチ動作可能なトランスファ素子として機能する
ようなスイッチ素子として例えばＰチャンネル型ＭＯＳ
ＰＥＴ及びＮチャンネル型ＭＯＳＦＥＴを接続すると共
に、それら１対のスイッチ素子の選択端子を一方の入力
端子に結合して、アンドケート回路やオアゲート回路の
ような単位ゲート回路を構成するものである。
上記した手段によれば、前記Ｐチャンネル型ＭＯＳＦＥ
Ｔ及びＮチャンネル型ＭＯＳＦＥＴ（７］ゲート電極が
Ｐチャンネル型ＭＯＳＦＥＴ側の入力３一 端子に共通接続されることにより、入力信号レベルの論
理積を出力端子に与え、また、前記Ｐチャンネル型Ｍ
ＯＳ ＦＥ Ｔ及びＮチャンネル型ＭＯＳＦＥＴのゲー
ト電極がＮチャンネル型ＭＯＳＦＥＴ側の入力端子に接
続されることにより、入力信号レベルの論理和を出力端
子に与え、それによってアンドゲート回路及びノアゲー
ト回路のような単位グーｌ−回路を夫々２個のトランジ
スタによって構成するものである。
Ｔ及びＮチャンネル型ＭＯＳＦＥＴ（７］ゲート電極が
Ｐチャンネル型ＭＯＳＦＥＴ側の入力３一 端子に共通接続されることにより、入力信号レベルの論
理積を出力端子に与え、また、前記Ｐチャンネル型Ｍ
ＯＳ ＦＥ Ｔ及びＮチャンネル型ＭＯＳＦＥＴのゲー
ト電極がＮチャンネル型ＭＯＳＦＥＴ側の入力端子に接
続されることにより、入力信号レベルの論理和を出力端
子に与え、それによってアンドゲート回路及びノアゲー
ト回路のような単位グーｌ−回路を夫々２個のトランジ
スタによって構成するものである。
第１図は本発明に係る論理ゲート回路の１実施例である
２人力型アンドゲート回路を示す回路図である。
２人力型アンドゲート回路を示す回路図である。
同図に示されるアンドゲート回路ＡＮＤは、１対の入力
端子Ｄｉｎ１及びＤｉｎ２と１つの出力端子Ｄ ｏ ｕ
ｔ、どの間にＰチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２とが接続され、それらＭＯ
ＳＦＥＴＱＩ及びＱ２のグー１へ電極が入力端子Ｄｉｎ
１に結合されて構成されている。
端子Ｄｉｎ１及びＤｉｎ２と１つの出力端子Ｄ ｏ ｕ
ｔ、どの間にＰチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２とが接続され、それらＭＯ
ＳＦＥＴＱＩ及びＱ２のグー１へ電極が入力端子Ｄｉｎ
１に結合されて構成されている。
このアンドゲート回路ＡＮＤにおいて、入力端子Ｄｉｎ
１に供給される信号レベルがハイレベル、そして入力端
子Ｄｉｎ２に供給される信号レベルがロウレベルのとき
、前記ＭＯＳＦＥＴＱ］がオフ状態を採ると共に、ＭＯ
ＳＦＥＴＱ２がオン状態を採って、その出力端子Ｄｏｕ
ｔには入力端子Ｄｉｎ２への供給電圧レベルであるロウ
レベルの信号が得られる。
１に供給される信号レベルがハイレベル、そして入力端
子Ｄｉｎ２に供給される信号レベルがロウレベルのとき
、前記ＭＯＳＦＥＴＱ］がオフ状態を採ると共に、ＭＯ
ＳＦＥＴＱ２がオン状態を採って、その出力端子Ｄｏｕ
ｔには入力端子Ｄｉｎ２への供給電圧レベルであるロウ
レベルの信号が得られる。
また、入力端子Ｄｉｎ１に供給される信号レベルがハイ
レベル、そして入力端子Ｄｉｎ２に供給される信号レベ
ルがハイレベルのとき、前記ＭＯＳＦＥＴＱＩがオフ状
態を採ると共に、ＭＯＳＦＥＴＱ２がオン状態を採って
、その出力端子ＤＯｕｔにはハイレベルの信号が得られ
る。このハイレベルの出力信号レベルは、厳密には入力
端子Ｄｉｎ２に供給されるハイレベルの電圧に対してＭ
ＯＳＦＥＴＱ、２のしきい値電圧分だけ降下された電圧
とされる。
レベル、そして入力端子Ｄｉｎ２に供給される信号レベ
ルがハイレベルのとき、前記ＭＯＳＦＥＴＱＩがオフ状
態を採ると共に、ＭＯＳＦＥＴＱ２がオン状態を採って
、その出力端子ＤＯｕｔにはハイレベルの信号が得られ
る。このハイレベルの出力信号レベルは、厳密には入力
端子Ｄｉｎ２に供給されるハイレベルの電圧に対してＭ
ＯＳＦＥＴＱ、２のしきい値電圧分だけ降下された電圧
とされる。
前記入力端子Ｄｉｎ、に供給される信号レベルがロウレ
ベル、そして入力端子Ｄｉｎ２に供給される信号レベル
がロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオン状態
を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態をとって、
その出力端子Ｄ ｏ ｕｔ４にはロウレベルの信号が得
られる。このロウレベルの出力信号レベルは、厳密には
入力端子Ｄ ｉｎ、に供給されるロウレベルの電圧に対
してＭＯＳ Ｆ Ｅ ＴＱ １のしきい値電圧分だけ」
−昇した電圧とされる。
ベル、そして入力端子Ｄｉｎ２に供給される信号レベル
がロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオン状態
を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態をとって、
その出力端子Ｄ ｏ ｕｔ４にはロウレベルの信号が得
られる。このロウレベルの出力信号レベルは、厳密には
入力端子Ｄ ｉｎ、に供給されるロウレベルの電圧に対
してＭＯＳ Ｆ Ｅ ＴＱ １のしきい値電圧分だけ」
−昇した電圧とされる。
前記入力端子Ｄｉｎ、に供給される信号レベルがロウレ
ベル、そして入力端子Ｄｉ、ｎ２に供給される信号レベ
ルがハイレベルのときも前記同様に、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２がオフ状態を採ることにより、出力端子１
） ｏ ｕ ｔには、入力端子１：）ｉｎ、に供給され
るロウレベルの電圧に対してＭＯＳＦＥＴＱ１のしきい
値電圧分だけ」−昇した電圧レベルが得られる。
ベル、そして入力端子Ｄｉ、ｎ２に供給される信号レベ
ルがハイレベルのときも前記同様に、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２がオフ状態を採ることにより、出力端子１
） ｏ ｕ ｔには、入力端子１：）ｉｎ、に供給され
るロウレベルの電圧に対してＭＯＳＦＥＴＱ１のしきい
値電圧分だけ」−昇した電圧レベルが得られる。
このように第１図のアンドゲート回路ＡＮＤは、２個の
１−ランジスタＱｌ、Ｑ２の相補スイッチ動作によって
、１対の入力端子Ｄ ｉ ｎｌ、 Ｄ ｉ ｎ２７！１
１ら供給される信号レベルの論理積を採ってその結果を
出力端子Ｄｏｕｔに得る。
１−ランジスタＱｌ、Ｑ２の相補スイッチ動作によって
、１対の入力端子Ｄ ｉ ｎｌ、 Ｄ ｉ ｎ２７！１
１ら供給される信号レベルの論理積を採ってその結果を
出力端子Ｄｏｕｔに得る。
第２図は本発明に係る論理ゲート回路の他の実施例であ
る２人力型オアグート回路を示す回路図である。
る２人力型オアグート回路を示す回路図である。
同図に示されるオアゲート回路ＯＲは、１対の入力端子
Ｄｊｎ□及びＤｊｎ２と１一つの出力端子１〕ｏ ｕ
ｔ、どの間にＰチャンネル型ＭＯＳＦＥＴＱＩとＮチャ
ンネル型ＭＯＳＦＥＴＱ２とが接続され、それらＭＯＳ
ＦＥＴＱＩ及びＱ２のゲート電極が入力端子Ｄｉｎ、に
結合されて構成されている。
Ｄｊｎ□及びＤｊｎ２と１一つの出力端子１〕ｏ ｕ
ｔ、どの間にＰチャンネル型ＭＯＳＦＥＴＱＩとＮチャ
ンネル型ＭＯＳＦＥＴＱ２とが接続され、それらＭＯＳ
ＦＥＴＱＩ及びＱ２のゲート電極が入力端子Ｄｉｎ、に
結合されて構成されている。
このオアグー１へ回路ＡＮＤにおいて、入力端子Ｄｉ、
ｎ、に供給される信号レベルがロウレベル、そして入力
端子Ｄｉｎ２に供給される信号レベルがハイレベルのと
き、前記ＭＯＳＦＥＴＱＩかオフ状態を採ると共に、Ｍ
ＯＳＦＥＴＱ２がオン状態を採って、その出力端子Ｄ
Ｏ１１ｔにはハイレベルの信号が得られる。このハイレ
ベルの出力信号レベルは、厳密には入力端子Ｄ］ｎ２に
供給されるハイレベルの電圧に対してＭＯ８ＦＥ”ｌｌ
”Ｑ２のしきい値電圧分だけ降下された電圧とされる。
ｎ、に供給される信号レベルがロウレベル、そして入力
端子Ｄｉｎ２に供給される信号レベルがハイレベルのと
き、前記ＭＯＳＦＥＴＱＩかオフ状態を採ると共に、Ｍ
ＯＳＦＥＴＱ２がオン状態を採って、その出力端子Ｄ
Ｏ１１ｔにはハイレベルの信号が得られる。このハイレ
ベルの出力信号レベルは、厳密には入力端子Ｄ］ｎ２に
供給されるハイレベルの電圧に対してＭＯ８ＦＥ”ｌｌ
”Ｑ２のしきい値電圧分だけ降下された電圧とされる。
また、入力端子Ｄｉｎ、に供給される信号レベルかハイ
レベル、そして入力端子Ｄｉｎ、に供給される信号レベ
ルがハイレベルのときも前記同様に、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２がオン状態を採ることにより、出力端子Ｄｏ
ｕｔには、入力端子Ｄｊｎ２に供給されるハイレベルの
電圧に対して当該ＭＯ８Ｆ’ Ｅ Ｔ Ｑ ２のしきい
値電圧分だけ降下された電圧が得られる。
レベル、そして入力端子Ｄｉｎ、に供給される信号レベ
ルがハイレベルのときも前記同様に、Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ２がオン状態を採ることにより、出力端子Ｄｏ
ｕｔには、入力端子Ｄｊｎ２に供給されるハイレベルの
電圧に対して当該ＭＯ８Ｆ’ Ｅ Ｔ Ｑ ２のしきい
値電圧分だけ降下された電圧が得られる。
前記入力端子Ｄｉｎ、に供給される信号レベルがロウレ
ベル、そして入力端子Ｄ］ｎ、に供給される信号レベル
がロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオン状態
を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態を採って、
その出力端子Ｄｏｕｔにはロウレベルの信号が得られる
。このロウレベルの出力信号レベルは、厳密には入力端
子１） ｊｎｌに供給されるロウレベルの電圧に対して
ＭＯＳＦＥＴＱＩのしきい値電圧分だけ」−昇した電圧
とされる。
ベル、そして入力端子Ｄ］ｎ、に供給される信号レベル
がロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオン状態
を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態を採って、
その出力端子Ｄｏｕｔにはロウレベルの信号が得られる
。このロウレベルの出力信号レベルは、厳密には入力端
子１） ｊｎｌに供給されるロウレベルの電圧に対して
ＭＯＳＦＥＴＱＩのしきい値電圧分だけ」−昇した電圧
とされる。
前記入力端子Ｄ ｊ、 ｎ□に供給される信号レベルが
ハイレベル、そして入力端子Ｄｊｎ２に供給される信号
レベルがロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオ
ン状態を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態を採
って、その出力端子１） ｏ ｕｔにはハイレベルの信
号が得られる。このハイレベルの出力信号レベルは、入
力端子Ｄｉｎ、に供給されるハイレベルの信号レベルと
同一レベルとされる。
ハイレベル、そして入力端子Ｄｊｎ２に供給される信号
レベルがロウレベルのとき、前記ＭＯＳＦＥＴＱＩがオ
ン状態を採ると共に、ＭＯＳＦＥＴＱ２がオフ状態を採
って、その出力端子１） ｏ ｕｔにはハイレベルの信
号が得られる。このハイレベルの出力信号レベルは、入
力端子Ｄｉｎ、に供給されるハイレベルの信号レベルと
同一レベルとされる。
このように第２図のオアゲート回路ＯＲは、２個のトラ
ンジスタＱ１．．Ｑ２の相補スイッチ動作によって、１
対の入力端子Ｄ：Ｕｎ、、Ｄｉｎ２から供給される信号
レベルの論理和を採ってその結果を出力端子Ｄ ｏ ｕ
１：に得る。
ンジスタＱ１．．Ｑ２の相補スイッチ動作によって、１
対の入力端子Ｄ：Ｕｎ、、Ｄｉｎ２から供給される信号
レベルの論理和を採ってその結果を出力端子Ｄ ｏ ｕ
１：に得る。
第１図及び第２図に示されるアンドゲート回路ＡＮＤ及
びオアゲート回路ＯＲを構成するＭＯＳＦＥＴＱＩ、Ｑ
２は、相補スイッチ動作することによって入力信号を出
力端子Ｄｏｕｔに選択的に伝達するトランスフアゲ−１
へとして機能することにより、当該トランジスタのオン
動作に必要なゲート・ソース間電圧との関係で、その出
力電圧レベルがＭＯＳＦＥＴＱＩ、Ｑ２のしきい値電圧
の影響を受けてレベルシフトする。このレベルシフトは
、前記２人力型のアンドゲート回路ＡＮＤ及びオアゲー
ト回路ＯＲ単体では実質的に問題になるレベルではない
が、斯るレベルシフトによる影響を改善するには、アン
ドゲート回路やオアゲート回路を含む所定の論理回路網
において所望の論理との整合を図り得るように各ゲート
回路ＡＮＤ。
びオアゲート回路ＯＲを構成するＭＯＳＦＥＴＱＩ、Ｑ
２は、相補スイッチ動作することによって入力信号を出
力端子Ｄｏｕｔに選択的に伝達するトランスフアゲ−１
へとして機能することにより、当該トランジスタのオン
動作に必要なゲート・ソース間電圧との関係で、その出
力電圧レベルがＭＯＳＦＥＴＱＩ、Ｑ２のしきい値電圧
の影響を受けてレベルシフトする。このレベルシフトは
、前記２人力型のアンドゲート回路ＡＮＤ及びオアゲー
ト回路ＯＲ単体では実質的に問題になるレベルではない
が、斯るレベルシフトによる影響を改善するには、アン
ドゲート回路やオアゲート回路を含む所定の論理回路網
において所望の論理との整合を図り得るように各ゲート
回路ＡＮＤ。
ＯＲの出力端子にＣＭＯＳインバータ回路などが結合さ
れるようにすればよい。
れるようにすればよい。
第１図及び第２図に示されるアンドゲート回路ＡＮＤ及
びオアゲート回路ＯＲを利用して２人力以上のアンドゲ
ート回路やオアゲート回路を構成する場合、前記アンド
ゲート回路ＡＮＤやオアゲート回路ＯＲだけで組合せ構
成することもできるが、その場合には前記した各ＭＯＳ
ＦＥＴＱＩ。
びオアゲート回路ＯＲを利用して２人力以上のアンドゲ
ート回路やオアゲート回路を構成する場合、前記アンド
ゲート回路ＡＮＤやオアゲート回路ＯＲだけで組合せ構
成することもできるが、その場合には前記した各ＭＯＳ
ＦＥＴＱＩ。
Ｑ２のしきい値電圧の影響によるレベルシフト電圧が累
積される不利益を考慮しなければならない。
積される不利益を考慮しなければならない。
そのような不利益を解消するには、例えば、３人カアン
ドゲート回路に対しては、第３図に示されるように、３
人力のうちの２人力を受ける前記アンドゲート回路ＡＮ
Ｄ、当該アントゲ−１・回路ＡＮＤの出力を反転させる
ＣＭＯＳインバータ回路ＩＶＴＩ、３人力のうちの残り
１人力を受けて反転させるＣＭＯＳインバータ回路ＩＶ
Ｔ２、前記１対のＣＭＯＳインバータ回路ＩＶＴＩ、Ｉ
ＶＴ２の出力を受ける前記オアゲート回路ＯＲ１及び、
当該オアゲート回路ＯＲの出力を反転させるＣＭＯＳイ
ンバータ回路ＩＶＴ３によって構成することができる。
ドゲート回路に対しては、第３図に示されるように、３
人力のうちの２人力を受ける前記アンドゲート回路ＡＮ
Ｄ、当該アントゲ−１・回路ＡＮＤの出力を反転させる
ＣＭＯＳインバータ回路ＩＶＴＩ、３人力のうちの残り
１人力を受けて反転させるＣＭＯＳインバータ回路ＩＶ
Ｔ２、前記１対のＣＭＯＳインバータ回路ＩＶＴＩ、Ｉ
ＶＴ２の出力を受ける前記オアゲート回路ＯＲ１及び、
当該オアゲート回路ＯＲの出力を反転させるＣＭＯＳイ
ンバータ回路ＩＶＴ３によって構成することができる。
このような構成にすれば、３人カアンドゲート回路の出
力電圧レベルを規定のハイレベル及びロウレベルに維持
することができることはもとより、１０個のトランジス
タによって構成することができる。
力電圧レベルを規定のハイレベル及びロウレベルに維持
することができることはもとより、１０個のトランジス
タによって構成することができる。
第３図に示した３人カアンドゲート回路の場合、その構
成トランジスタ数は、従来のＣＭＯ８構成によるナント
ゲート回路及びノアゲート回路を利用する場合と同じで
あるが、入力信号数がそれ以上とされるようなゲート回
路に第１図及び第２図のゲート回路を適用すれば、その
構成トランジスタ数を従来よりも少なくすることが可能
である。
成トランジスタ数は、従来のＣＭＯ８構成によるナント
ゲート回路及びノアゲート回路を利用する場合と同じで
あるが、入力信号数がそれ以上とされるようなゲート回
路に第１図及び第２図のゲート回路を適用すれば、その
構成トランジスタ数を従来よりも少なくすることが可能
である。
−１１＝
一方、２人力以上のゲート回路を従来から提供されてい
る複合ゲートで構成する場合には、その構成トランジス
タ数を低減することができる。例えばＣＭＯ８構成の３
人力型アンドゲート回路を複合ナントゲート回路とイン
バータ回路とで構成する場合には８個のトランジスタで
それを回路構成することができる。しかしながら、複合
ゲート回路を用いる場合、１対の電源端子の間に直列接
続されることになるトランジスタの数は、各段における
トランジスタの動作電圧との関係で概ね４段程度が限界
とされ、４人力以上のゲート回路に対しては特別な対策
を施さない限り複合ゲート化には適さないことがある。
る複合ゲートで構成する場合には、その構成トランジス
タ数を低減することができる。例えばＣＭＯ８構成の３
人力型アンドゲート回路を複合ナントゲート回路とイン
バータ回路とで構成する場合には８個のトランジスタで
それを回路構成することができる。しかしながら、複合
ゲート回路を用いる場合、１対の電源端子の間に直列接
続されることになるトランジスタの数は、各段における
トランジスタの動作電圧との関係で概ね４段程度が限界
とされ、４人力以上のゲート回路に対しては特別な対策
を施さない限り複合ゲート化には適さないことがある。
したがって、複合ゲート化することができないような論
理ゲート回路においては、第１図及び第２図に示される
ゲート回路の利用がその構成トランジスタ数の低減に寄
与する。
理ゲート回路においては、第１図及び第２図に示される
ゲート回路の利用がその構成トランジスタ数の低減に寄
与する。
上記実施例によれば以下の作用効果を得るものである。
（１）２人カアンドゲート回路及び２人カオアゲ一ト回
路の構成トランジスタ数を夫々２個とすることができる
。
路の構成トランジスタ数を夫々２個とすることができる
。
（２）前記２個のトランジスタで構成される２人カアン
ドゲート回路及び２人力オアゲート回路などを組合せる
ことにより、３人力以上のゲート回路に対してもその構
成トランジスタ数の低減を図ることができる。
ドゲート回路及び２人力オアゲート回路などを組合せる
ことにより、３人力以上のゲート回路に対してもその構
成トランジスタ数の低減を図ることができる。
（３）前記作用効果（１）、（２）より、ＬＳＩのロジ
ック部における回路規模の小型化に寄与することができ
る。
ック部における回路規模の小型化に寄与することができ
る。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、上記実施例では相補スイッチ動作する１対のス
イッチ素子としてＭＯＳトランジスタを用いたが、それ
に限定されるものではなく、バイポーラトランジスタな
どに変更してもよい。
イッチ素子としてＭＯＳトランジスタを用いたが、それ
に限定されるものではなく、バイポーラトランジスタな
どに変更してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である２人方形式のアント
ゲ−１〜回路、オアゲート回路、さらにはそれらを利用
した３人力共−にのアン１くゲート回路に適用する場合
について説明したが、本発明はそれに限定されるもので
はなく、２人力型のナンＩ・ゲート回路、ノアゲート回
路、さらにはそれ以」二の数の入力を受ける各種論理ゲ
ート回路や論理回路網に適用することができる。本発明
は、少なくとも人力信号レベル１こ呼応して相補スイッ
チ動作可能な］一対のスイッチ素子を含んで論理動作す
る条件のものに適用することができる。
をその背景となった利用分野である２人方形式のアント
ゲ−１〜回路、オアゲート回路、さらにはそれらを利用
した３人力共−にのアン１くゲート回路に適用する場合
について説明したが、本発明はそれに限定されるもので
はなく、２人力型のナンＩ・ゲート回路、ノアゲート回
路、さらにはそれ以」二の数の入力を受ける各種論理ゲ
ート回路や論理回路網に適用することができる。本発明
は、少なくとも人力信号レベル１こ呼応して相補スイッ
チ動作可能な］一対のスイッチ素子を含んで論理動作す
る条件のものに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られ効果を簡単に説明すれば下記の通りである。
て得られ効果を簡単に説明すれば下記の通りである。
すなわち、入力信号レベルに呼応して相補スイッチ動作
可能な１対のスイッチ素子だけで２人力アンドゲート回
路や２人力オアグー１へ回路のような単位論理ゲート回
路を構成することができる。
可能な１対のスイッチ素子だけで２人力アンドゲート回
路や２人力オアグー１へ回路のような単位論理ゲート回
路を構成することができる。
第１図は本発明に係る論理ゲート回路の１実施例である
２人力型アンドゲート回路を示す回路図、第２図は本発
明に係る論理ゲート回路の他の実施例である２人力型オ
アゲート回路を示す回路図、第３図は第１図及び第２図
に示されるアンドゲ−ト回路及びオアゲート回路を利用
して構成した３人カアントグート回路の回路図である。 ＡＮＤ・・・アンドゲート回路、ＯＲ・・・オアゲート
回路、Ｑ １．− Ｐチャンネル型ＭＯＳＦＥＴ、Ｑ２
−Ｎチャンネル型ＭＯＳＦＥＴ、Ｄｉ ｎ、及びＤｉｎ
２−入力端子、Ｄｏｕｔ 出力端子、ＩＶＴｌ乃至Ｉ
ＶＴ３・・・ＣＭＯＳインバータ回路。 第 １ 図 第 ２ 図 ０？−ブアヶ・−Ｙ回論這 第 ３ 図 ！ 丁ＶＴ２
２人力型アンドゲート回路を示す回路図、第２図は本発
明に係る論理ゲート回路の他の実施例である２人力型オ
アゲート回路を示す回路図、第３図は第１図及び第２図
に示されるアンドゲ−ト回路及びオアゲート回路を利用
して構成した３人カアントグート回路の回路図である。 ＡＮＤ・・・アンドゲート回路、ＯＲ・・・オアゲート
回路、Ｑ １．− Ｐチャンネル型ＭＯＳＦＥＴ、Ｑ２
−Ｎチャンネル型ＭＯＳＦＥＴ、Ｄｉ ｎ、及びＤｉｎ
２−入力端子、Ｄｏｕｔ 出力端子、ＩＶＴｌ乃至Ｉ
ＶＴ３・・・ＣＭＯＳインバータ回路。 第 １ 図 第 ２ 図 ０？−ブアヶ・−Ｙ回論這 第 ３ 図 ！ 丁ＶＴ２
Claims (1)
- 【特許請求の範囲】 １、１対の入力端子と１個の出力端子との間に相補スイ
ッチ動作可能なスイッチ素子を夫々１個づつ接続すると
共に、それら１対のスイッチ素子の選択端子を一方の入
力端子に結合して成ることを特徴とする論理ゲート回路
。 ２、前記１対のスイッチ素子はＰチャンネル型ＭＯＳＰ
ＥＴ及びＮチャンネル型ＭＯＳＦＥＴであることを特徴
とする特許請求の範囲第１項記載の論理ゲート回路。 ３、前記Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル
型ＭＯＳＦＥＴは、夫々のゲート電極がＰチャンネル型
ＭＯＳＦＥＴ側の入力端子に接続されていて、入力信号
レベルの論理積を出力端子に与え得るスイッチ動作を行
うものであることを特徴とする特許請求の範囲第２項記
載の論理ゲート回路。 ４、前記Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル
型ＭＯＳＦＥＴは、夫々のゲート電極がＮチャンネル型
ＭＯＳＦＥＴ側の入力端子に接続されていて、入力信号
レベルの論理和を出力端子に与え得るスイッチ動作を行
うものであることを特徴とする特許請求の範囲第２項記
載の論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128237A JPS63294125A (ja) | 1987-05-27 | 1987-05-27 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128237A JPS63294125A (ja) | 1987-05-27 | 1987-05-27 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63294125A true JPS63294125A (ja) | 1988-11-30 |
Family
ID=14979883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128237A Pending JPS63294125A (ja) | 1987-05-27 | 1987-05-27 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294125A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444407A2 (en) * | 1990-03-02 | 1991-09-04 | International Business Machines Corporation | High speed decoding circuit with improved AND gate |
| US5656954A (en) * | 1994-11-17 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Current type inverter circuit, current type logic circuit, current type latch circuit, semiconductor integrated circuit, current type ring oscillator, voltage-controlled oscillator and PLL circuit |
| RU2624584C1 (ru) * | 2016-06-09 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многофункциональный токовый логический элемент |
-
1987
- 1987-05-27 JP JP62128237A patent/JPS63294125A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444407A2 (en) * | 1990-03-02 | 1991-09-04 | International Business Machines Corporation | High speed decoding circuit with improved AND gate |
| US5656954A (en) * | 1994-11-17 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Current type inverter circuit, current type logic circuit, current type latch circuit, semiconductor integrated circuit, current type ring oscillator, voltage-controlled oscillator and PLL circuit |
| RU2624584C1 (ru) * | 2016-06-09 | 2017-07-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Многофункциональный токовый логический элемент |
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