JPH04263513A - 入力しきい値可変型入力装置 - Google Patents
入力しきい値可変型入力装置Info
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- JPH04263513A JPH04263513A JP3023588A JP2358891A JPH04263513A JP H04263513 A JPH04263513 A JP H04263513A JP 3023588 A JP3023588 A JP 3023588A JP 2358891 A JP2358891 A JP 2358891A JP H04263513 A JPH04263513 A JP H04263513A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力しきい値可変型入
力装置に関し、レベル変換回路、出力段バッファ回路等
に用いて好適なものである。
力装置に関し、レベル変換回路、出力段バッファ回路等
に用いて好適なものである。
【０００２】
【従来の技術】ディジタルシステムにおいては、前段回
路の有効出力レベルと後段回路の有効入力レベルとが異
なる場合、後段回路の入力部にレベル変換回路又はバッ
ファ回路を設ける。一般には、このようなレベル変換回
路又はバッファ回路の入力しきい値は固定であり、前段
回路の出力レベルに合わせてしきい値が設定されている
。
路の有効出力レベルと後段回路の有効入力レベルとが異
なる場合、後段回路の入力部にレベル変換回路又はバッ
ファ回路を設ける。一般には、このようなレベル変換回
路又はバッファ回路の入力しきい値は固定であり、前段
回路の出力レベルに合わせてしきい値が設定されている
。
【０００３】後段回路又は装置に接続される前段回路又
は装置が複数種予定されていて、各前段回路の有効出力
レベルが異なる場合、後段回路の入力部は複数の入力し
きい値を持たなければならない。従来では、入力しきい
値が異なる複数個の入力部を後段回路に設けたり、或い
は入力しきい値が異なる後段回路（装置）を複数種用意
していた。
は装置が複数種予定されていて、各前段回路の有効出力
レベルが異なる場合、後段回路の入力部は複数の入力し
きい値を持たなければならない。従来では、入力しきい
値が異なる複数個の入力部を後段回路に設けたり、或い
は入力しきい値が異なる後段回路（装置）を複数種用意
していた。
【０００４】
【発明が解決しようとする課題】後段回路又は後段装置
に複数の入力部を設けるのは回路規模の増大となり、ま
た入力しきい値の異なる複数種の後段回路又は装置を用
意するのは、回路又は装置の供給者及び使用者にとって
極めて煩雑なことである。本発明はこの点にかんがみ、
１つの入力装置に異なる有効出力レベルを有する複数種
の前段回路又は出力装置を接続できるようにすることを
目的とする。
に複数の入力部を設けるのは回路規模の増大となり、ま
た入力しきい値の異なる複数種の後段回路又は装置を用
意するのは、回路又は装置の供給者及び使用者にとって
極めて煩雑なことである。本発明はこの点にかんがみ、
１つの入力装置に異なる有効出力レベルを有する複数種
の前段回路又は出力装置を接続できるようにすることを
目的とする。
【０００５】
【課題を解決するための手段】本発明に係る入力しきい
値可変型入力装置は、図１の原理図に示すように、電流
通路を形成するために縦列接続された第１、第２のトラ
ンジスタ回路１、２から成り、上記第１、第２のトラン
ジスタ回路１、２の少なくとも一方は、入力端子７から
の入力信号に応答した出力信号を上記第１、第２のトラ
ンジスタ回路の接続点Ａに連らなる出力端子８から出力
する。上記入力信号に応答する一方のトランジスタ回路
２は、上記電流通路に相当するチャンネルを有すると共
に上記入力信号を受けるＭＯＳＦＥＴ３と、上記チャン
ネルと並列接続された少なくとも１つの分流回路４とか
ら成る。上記分流回路４は、分流路に沿ってチャンネル
が縦列接続された２つのＭＯＳＦＥＴ５、６から成り、
その一方のＭＯＳＦＥＴは、上記入力信号を受けると共
に、他方のＭＯＳＦＥＴ６は、上記分流路を選択的に形
成するための制御端子９からの制御入力信号を受ける。
値可変型入力装置は、図１の原理図に示すように、電流
通路を形成するために縦列接続された第１、第２のトラ
ンジスタ回路１、２から成り、上記第１、第２のトラン
ジスタ回路１、２の少なくとも一方は、入力端子７から
の入力信号に応答した出力信号を上記第１、第２のトラ
ンジスタ回路の接続点Ａに連らなる出力端子８から出力
する。上記入力信号に応答する一方のトランジスタ回路
２は、上記電流通路に相当するチャンネルを有すると共
に上記入力信号を受けるＭＯＳＦＥＴ３と、上記チャン
ネルと並列接続された少なくとも１つの分流回路４とか
ら成る。上記分流回路４は、分流路に沿ってチャンネル
が縦列接続された２つのＭＯＳＦＥＴ５、６から成り、
その一方のＭＯＳＦＥＴは、上記入力信号を受けると共
に、他方のＭＯＳＦＥＴ６は、上記分流路を選択的に形
成するための制御端子９からの制御入力信号を受ける。
【０００６】また本発明の他の特徴によると、上記第１
、第２のトランジスタ回路の他方が上記一方のトランジ
スタ回路と同等な構成を有していると共に、各トランジ
スタ回路は、上記入力信号に対して相補動作する互に異
なる導電型のＭＯＳＦＥＴを備えている。本発明の別の
特徴によると、上記第１、第２のトランジスタ回路の他
方が、上記一方のトランジスタ回路と同一導電型のＭＯ
ＳＦＥＴで構成され、かつ上記電流通路を構成するＭＯ
ＳＦＥＴが負荷ＭＯＳ回路で構成されている。
、第２のトランジスタ回路の他方が上記一方のトランジ
スタ回路と同等な構成を有していると共に、各トランジ
スタ回路は、上記入力信号に対して相補動作する互に異
なる導電型のＭＯＳＦＥＴを備えている。本発明の別の
特徴によると、上記第１、第２のトランジスタ回路の他
方が、上記一方のトランジスタ回路と同一導電型のＭＯ
ＳＦＥＴで構成され、かつ上記電流通路を構成するＭＯ
ＳＦＥＴが負荷ＭＯＳ回路で構成されている。
【０００７】
【作用】分流回路４を構成するＭＯＳＦＥＴ６をオフに
する制御入力信号を与えると、分流路が形成されないの
で、ＭＯＳＦＥＴ３のみが入力信号に対し単一のインバ
ータとして動作する。ＭＯＳＦＥＴ６をオンにする制御
入力信号を与えると、分流路が形成されてＭＯＳＦＥＴ
３と５が入力信号に対し並列動作する。従ってトランジ
スタ回路２は、ＭＯＳＦＥＴ３及び５の総合能力で動作
し、入力端子７から見て等価的に電流通路のチャンネル
幅が広がる。入力しきい値は、トランジスタ回路１、２
の導通能力のバランスによって決定されるので、制御入
力信号によって入力しきい値を制御することができる。
する制御入力信号を与えると、分流路が形成されないの
で、ＭＯＳＦＥＴ３のみが入力信号に対し単一のインバ
ータとして動作する。ＭＯＳＦＥＴ６をオンにする制御
入力信号を与えると、分流路が形成されてＭＯＳＦＥＴ
３と５が入力信号に対し並列動作する。従ってトランジ
スタ回路２は、ＭＯＳＦＥＴ３及び５の総合能力で動作
し、入力端子７から見て等価的に電流通路のチャンネル
幅が広がる。入力しきい値は、トランジスタ回路１、２
の導通能力のバランスによって決定されるので、制御入
力信号によって入力しきい値を制御することができる。
【０００８】
【実施例】図２は本発明の入力装置をＣＭＯＳインバー
タ回路に適用した実施例を示し、図３は図２の具体的回
路構成を示す。図１と同様に、実施例の入力装置は電流
通路を形成するためと電源ＶＤＤに対し縦列配置された
第１、第２のトランジスタ回路１、２から成る。これら
のトランジスタ回路１、２は相補ＭＯＳＦＥＴ回路を構
成し、一方のトランジスタ回路２は例えばＮチャンネル
ＭＯＳＦＥＴで構成され、他方のトランジスタ回路１は
ＰチャンネルＭＯＳＦＥＴで構成されている。入力信号
は入力端子７から各トランシスタ回路１、２に供給され
、また、各トランジスタ回路１、２の接続点Ａから出力
信号が出力端子８に導出される。各トランジスタ回路１
、２は、入力しきい値を制御するための制御端子９、１
０を持っている。
タ回路に適用した実施例を示し、図３は図２の具体的回
路構成を示す。図１と同様に、実施例の入力装置は電流
通路を形成するためと電源ＶＤＤに対し縦列配置された
第１、第２のトランジスタ回路１、２から成る。これら
のトランジスタ回路１、２は相補ＭＯＳＦＥＴ回路を構
成し、一方のトランジスタ回路２は例えばＮチャンネル
ＭＯＳＦＥＴで構成され、他方のトランジスタ回路１は
ＰチャンネルＭＯＳＦＥＴで構成されている。入力信号
は入力端子７から各トランシスタ回路１、２に供給され
、また、各トランジスタ回路１、２の接続点Ａから出力
信号が出力端子８に導出される。各トランジスタ回路１
、２は、入力しきい値を制御するための制御端子９、１
０を持っている。
【０００９】図３に示すように、ＮチャンネルＭＯＳＦ
ＥＴで構成されたトランジスタ回路２は、図１と同様に
、入力端子７から入力信号が供給されるゲートを有する
と共に出力端子８に連らなる接続点Ａにチャンネルが接
続されたＮチャンネルＭＯＳＦＥＴ３ａを備える。また
シトランジスタ回路２は、ＭＯＳＦＥＴ３ａのチャンネ
ルと並列接続された分流回路４ａを有し、この分流回路
４ａは、分流路を構成するようにチャンネルが出力端子
８に対して縦列接続されたＮチャンネルＭＯＳＦＥＴ５
ａ、６ａから成る。これらのＦＥＴ５ａ、６ａの一方（
５ａ）は入力端子７からの入力信号をゲート入力として
受け、また他方（６ａ）は分流路を形成するための制御
入力信号を制御端子９から受ける。
ＥＴで構成されたトランジスタ回路２は、図１と同様に
、入力端子７から入力信号が供給されるゲートを有する
と共に出力端子８に連らなる接続点Ａにチャンネルが接
続されたＮチャンネルＭＯＳＦＥＴ３ａを備える。また
シトランジスタ回路２は、ＭＯＳＦＥＴ３ａのチャンネ
ルと並列接続された分流回路４ａを有し、この分流回路
４ａは、分流路を構成するようにチャンネルが出力端子
８に対して縦列接続されたＮチャンネルＭＯＳＦＥＴ５
ａ、６ａから成る。これらのＦＥＴ５ａ、６ａの一方（
５ａ）は入力端子７からの入力信号をゲート入力として
受け、また他方（６ａ）は分流路を形成するための制御
入力信号を制御端子９から受ける。
【００１０】一方、トランジスタ回路１は、トランジス
タ回路２と同様に結線されたＰチャンネルＭＯＳＦＥＴ
３ｂ、５ｂ、６ｂから成る。ＭＯＳＦＥＴ３ｂは入力信
号をゲート入力として受け、またそのチャンネルは接続
点Ａに接続されている。ＭＯＳＦＥＴ５ｂ、６ｂは、接
続点Ａにチャンネルが縦列接続されて分流回路４ｂを構
成する。またＭＯＳＦＥＴ５ｂは入力信号をゲート入力
として受け、ＭＯＳＦＥＴ６ｂは分流路を形成するため
の制御入力信号を制御端子１０からゲート入力として受
ける。
タ回路２と同様に結線されたＰチャンネルＭＯＳＦＥＴ
３ｂ、５ｂ、６ｂから成る。ＭＯＳＦＥＴ３ｂは入力信
号をゲート入力として受け、またそのチャンネルは接続
点Ａに接続されている。ＭＯＳＦＥＴ５ｂ、６ｂは、接
続点Ａにチャンネルが縦列接続されて分流回路４ｂを構
成する。またＭＯＳＦＥＴ５ｂは入力信号をゲート入力
として受け、ＭＯＳＦＥＴ６ｂは分流路を形成するため
の制御入力信号を制御端子１０からゲート入力として受
ける。
【００１１】制御端子９、１０に与える制御入力信号Ｎ
、Ｐは、ＭＯＳＦＥＴ６ａ、６ｂのオン・オフを制御す
る２ビットのしきい値制御コードである。トランジスタ
回路２について動作の一例を説明すると、まず分流回路
４ａのＦＥＴ６ａをオフにする制御入力Ｎ（低レベル）
を与えると、分流回路４ａは不動作状態となる。従って
ＭＯＳＦＥＴ３ａが単一のインバータ素子として動作し
、入力信号を反転した出力を出力端子８に導出する。
、Ｐは、ＭＯＳＦＥＴ６ａ、６ｂのオン・オフを制御す
る２ビットのしきい値制御コードである。トランジスタ
回路２について動作の一例を説明すると、まず分流回路
４ａのＦＥＴ６ａをオフにする制御入力Ｎ（低レベル）
を与えると、分流回路４ａは不動作状態となる。従って
ＭＯＳＦＥＴ３ａが単一のインバータ素子として動作し
、入力信号を反転した出力を出力端子８に導出する。
【００１２】次に、ＦＥＴ６ｂをオンにする制御入力Ｎ
（高レベル）を与えると、分流回路４ａが有効となり、
出力端子８に連らなる接続点ＡにＦＥＴ３ａ、３ｂのチ
ャンネルが並列に接続された状態になる。各ＦＥＴ３ａ
、５ａはゲート入力を共通としているので、トランジス
タのサイズが同一であれば、チャンネル幅が２倍の単一
のトランジスタと等価である。即ち、トランジスタ回路
２の導通能力が２倍になる。
（高レベル）を与えると、分流回路４ａが有効となり、
出力端子８に連らなる接続点ＡにＦＥＴ３ａ、３ｂのチ
ャンネルが並列に接続された状態になる。各ＦＥＴ３ａ
、５ａはゲート入力を共通としているので、トランジス
タのサイズが同一であれば、チャンネル幅が２倍の単一
のトランジスタと等価である。即ち、トランジスタ回路
２の導通能力が２倍になる。
【００１３】ＰチャンネルＭＯＳＦＥＴで構成されたト
ランジスタ回路１は、入力信号に対し相補動作し、また
制御端子１０に与える制御入力信号Ｐに応じてトランジ
スタ回路２と同様に動作する。即ち、ＦＥＴ６ｂがオフ
で、ＦＥＴ３ｂが単一のインバータとして動作する状態
と、ＦＥＴ６ｂかオンで、２倍の導通能力でＦＥＴ３ｂ
、５ｂが並列動作する状態とが、制御入力Ｐにより選択
される。
ランジスタ回路１は、入力信号に対し相補動作し、また
制御端子１０に与える制御入力信号Ｐに応じてトランジ
スタ回路２と同様に動作する。即ち、ＦＥＴ６ｂがオフ
で、ＦＥＴ３ｂが単一のインバータとして動作する状態
と、ＦＥＴ６ｂかオンで、２倍の導通能力でＦＥＴ３ｂ
、５ｂが並列動作する状態とが、制御入力Ｐにより選択
される。
【００１４】図３に示したＣＭＯＳ入力装置（インバー
タ）は、トランジスタ回路１、２の導通能力のバランス
により、その入力しきい値が決定される。トランジスタ
３ａ、３ｂ、５ａ、５ｂのサイズが同一であれば、次に
示す表１のようになる。
タ）は、トランジスタ回路１、２の導通能力のバランス
により、その入力しきい値が決定される。トランジスタ
３ａ、３ｂ、５ａ、５ｂのサイズが同一であれば、次に
示す表１のようになる。
【００１５】
【表１】
【００１６】この表１に示すように入力しきい値として
（１／２）ＶＤＤ、（２／３）ＶＤＤ、（１／３）ＶＤ
Ｄのいずれかを制御入力信号Ｐ、ＮのレベルＨ、Ｌ（高
レベル、低レベル）により選択することができる。即ち
、制御入力信号Ｐ、Ｎが（Ｈ、Ｌ）の組合せであれば、
ＦＥＴ６ａ、６ｂの双方がオフであり、ＦＥＴ３ａ、３
ｂがＣＭＯＳインバータとして動作する回路１、２の導
通能力は等しいから入力しきい値は（１／２）ＶＤＤで
ある。 同様に、制御入力信号Ｐ、Ｎが（Ｌ、Ｈ）の組合せであ
れば、ＦＥＴ６ａ、６ｂの双方がオンとなり、ＦＥＴ３
ａ、３ｂ、５ａ、５ｂが並列ＣＭＯＳインバータとして
動作する。この場合も、回路１、２の導通能力が等しい
から、入力しきい値は（１／２）ＶＤＤとなる。
（１／２）ＶＤＤ、（２／３）ＶＤＤ、（１／３）ＶＤ
Ｄのいずれかを制御入力信号Ｐ、ＮのレベルＨ、Ｌ（高
レベル、低レベル）により選択することができる。即ち
、制御入力信号Ｐ、Ｎが（Ｈ、Ｌ）の組合せであれば、
ＦＥＴ６ａ、６ｂの双方がオフであり、ＦＥＴ３ａ、３
ｂがＣＭＯＳインバータとして動作する回路１、２の導
通能力は等しいから入力しきい値は（１／２）ＶＤＤで
ある。 同様に、制御入力信号Ｐ、Ｎが（Ｌ、Ｈ）の組合せであ
れば、ＦＥＴ６ａ、６ｂの双方がオンとなり、ＦＥＴ３
ａ、３ｂ、５ａ、５ｂが並列ＣＭＯＳインバータとして
動作する。この場合も、回路１、２の導通能力が等しい
から、入力しきい値は（１／２）ＶＤＤとなる。
【００１７】制御入力信号Ｐ、Ｎの組合せが（Ｌ、Ｌ）
であれば、ＦＥＴ６ａがオフで、ＦＥＴ６ｂがオンとな
る。この状態では、トランジスタ回路２の分流回路４ａ
はオフで、トランジスタ回路１の分流回路４ｂはオンで
あるから、トランジスタ回路１、２の導通能力は２：１
である。従って入力しきい値は（２／３）ＶＤＤとなる
。 また制御入力信号Ｐ、Ｎの組合せが（Ｈ、Ｈ）の場合に
は、ＦＥＴ６ａがオンで、ＦＥＴ６ｂがオフとなるから
、上述とは逆に、トランジスタ回路１、２の導通能力は
１：２となる。従って入力しきい値は（１／３）ＶＤＤ
となる。
であれば、ＦＥＴ６ａがオフで、ＦＥＴ６ｂがオンとな
る。この状態では、トランジスタ回路２の分流回路４ａ
はオフで、トランジスタ回路１の分流回路４ｂはオンで
あるから、トランジスタ回路１、２の導通能力は２：１
である。従って入力しきい値は（２／３）ＶＤＤとなる
。 また制御入力信号Ｐ、Ｎの組合せが（Ｈ、Ｈ）の場合に
は、ＦＥＴ６ａがオンで、ＦＥＴ６ｂがオフとなるから
、上述とは逆に、トランジスタ回路１、２の導通能力は
１：２となる。従って入力しきい値は（１／３）ＶＤＤ
となる。
【００１８】上述の例は、ＦＥＴ３ａ、３ｂ、５ａ、５
ｂのサイズが同一の場合であるが、異なるサイズにして
もよい。例えば、ＦＥＴ５ｂのみサイズを他の２倍とす
ると、回路１、２の導通能力比として１：１、３：１、
１：２、３：２の４種を選択することができ、２ビット
の制御入力信号Ｐ、Ｎにより入力しきい値をＶＤＤの１
／２、３／４、１／３、３／５のように変更することが
できる。
ｂのサイズが同一の場合であるが、異なるサイズにして
もよい。例えば、ＦＥＴ５ｂのみサイズを他の２倍とす
ると、回路１、２の導通能力比として１：１、３：１、
１：２、３：２の４種を選択することができ、２ビット
の制御入力信号Ｐ、Ｎにより入力しきい値をＶＤＤの１
／２、３／４、１／３、３／５のように変更することが
できる。
【００１９】分流回路４ａ、４ｂの数を増加させること
もできる。例えば、図３の例において分流回路４ａ、４
ｂと同一の回路をトランジスタ回路１、２に追加すれば
、４ビットの制御入力信号とトランジスタのサイズとの
組合せにより、更に多数の入力しきい値を設定すること
ができる。なお、図３の例では、しきい値制御用のＦＥ
Ｔ６ａ、６ｂは互に異なる導電型であるが、夫々同一導
電型にしてもよい。この場合には、表１において、制御
入力信号Ｐ、Ｎが相補レベルであるときに入力しきい値
が（１／２）ＶＤＤとなり、制御入力信号Ｐ、Ｎが同一
レベルであるときに入力しきい値が（１／３）ＶＤＤ又
は（２／３）ＶＤＤとなる。
もできる。例えば、図３の例において分流回路４ａ、４
ｂと同一の回路をトランジスタ回路１、２に追加すれば
、４ビットの制御入力信号とトランジスタのサイズとの
組合せにより、更に多数の入力しきい値を設定すること
ができる。なお、図３の例では、しきい値制御用のＦＥ
Ｔ６ａ、６ｂは互に異なる導電型であるが、夫々同一導
電型にしてもよい。この場合には、表１において、制御
入力信号Ｐ、Ｎが相補レベルであるときに入力しきい値
が（１／２）ＶＤＤとなり、制御入力信号Ｐ、Ｎが同一
レベルであるときに入力しきい値が（１／３）ＶＤＤ又
は（２／３）ＶＤＤとなる。
【００２０】図４は本発明の入力装置をＮＭＯＳインバ
ータ回路に適用した実施例を示す。このＮＭＯＳインバ
ータ回路は、図１と同様に第１、第２のトランジスタ回
路１、２から成り、各ＮチャンネルＭＯＳＦＥＴで構成
されている。トランジスタ回路２は、図１又は図３と同
様に接続されたＦＥＴ３、５、６を備え、ＦＥＴ５、６
がオン・オフ可能な分流回路４を構成し、ＦＥＴ３、５
が入力を共通とする並列ＭＯＳインバータ回路を構成し
ている。
ータ回路に適用した実施例を示す。このＮＭＯＳインバ
ータ回路は、図１と同様に第１、第２のトランジスタ回
路１、２から成り、各ＮチャンネルＭＯＳＦＥＴで構成
されている。トランジスタ回路２は、図１又は図３と同
様に接続されたＦＥＴ３、５、６を備え、ＦＥＴ５、６
がオン・オフ可能な分流回路４を構成し、ＦＥＴ３、５
が入力を共通とする並列ＭＯＳインバータ回路を構成し
ている。
【００２１】トランジスタ回路１は、ＭＯＳインバータ
の負荷回路を構成するＮチャンネルＭＯＳＦＥＴ１１を
備える。このＦＥＴ１１はゲートとドレインとが結合さ
れ、そのチャンネル抵抗がトランジスタ回路２のＦＥＴ
３の負荷となっている。ＦＥＴ３、１１は双方がエンハ
ンスメント形であってよく、この場合にはＦ／Ｅ形ＭＯ
Ｓインバータ回路となる。
の負荷回路を構成するＮチャンネルＭＯＳＦＥＴ１１を
備える。このＦＥＴ１１はゲートとドレインとが結合さ
れ、そのチャンネル抵抗がトランジスタ回路２のＦＥＴ
３の負荷となっている。ＦＥＴ３、１１は双方がエンハ
ンスメント形であってよく、この場合にはＦ／Ｅ形ＭＯ
Ｓインバータ回路となる。
【００２２】トランジスタ回路１は、ＦＥＴ１１と並列
チャンネルを構成するＮチャンネルＭＯＳＦＥＴ１２を
備える。このＦＥＴ１２は制御端子１０からの制御入力
信号をゲート入力として受け、オン・オフ制御される。 このＦＥＴ１２もエンハンスメント形でよく、高レベル
の制御入力信号が与えられると導通して、ＦＥＴ１１と
共に並列負荷回路を形成する。また低レベルの制御入力
信号でＦＥＴ１２はオフとなる。従ってＦＥＴ１２は、
トランジスタ回路２における分流路を形成するＦＥＴ５
及び分流路をオン・オフ制御（動作／不動作）する制御
用ＦＥＴ６の双方の機能を備えている。
チャンネルを構成するＮチャンネルＭＯＳＦＥＴ１２を
備える。このＦＥＴ１２は制御端子１０からの制御入力
信号をゲート入力として受け、オン・オフ制御される。 このＦＥＴ１２もエンハンスメント形でよく、高レベル
の制御入力信号が与えられると導通して、ＦＥＴ１１と
共に並列負荷回路を形成する。また低レベルの制御入力
信号でＦＥＴ１２はオフとなる。従ってＦＥＴ１２は、
トランジスタ回路２における分流路を形成するＦＥＴ５
及び分流路をオン・オフ制御（動作／不動作）する制御
用ＦＥＴ６の双方の機能を備えている。
【００２３】図４のＮＭＯＳインバータ回路のしきい値
制御の原理は図３と同様であり、制御端子９、１０に与
える２ビットの制御入力信号により、トランジスタ回路
１、２の導電チャンネルの大きさを制御し、回路１、２
の導通能力のバランスにより入力しきい値の制御を行う
。なおトランジスタ回路１のＦＥＴ１２を除去し、負荷
ＭＯＳＦＥＴ１１のみを用い、トランジスタ回路２のＦ
ＥＴ６の制御のみでしきい値の変更を行ってもよい。 また図４においてＦＥＴ６及び１２をディプレッション
形とし、Ｅ／Ｄ形ＭＯＳインバータ回路を構成してもよ
い。また図４と同等な回路をＰチャンネルＭＯＳＦＥＴ
で構成することもできる。
制御の原理は図３と同様であり、制御端子９、１０に与
える２ビットの制御入力信号により、トランジスタ回路
１、２の導電チャンネルの大きさを制御し、回路１、２
の導通能力のバランスにより入力しきい値の制御を行う
。なおトランジスタ回路１のＦＥＴ１２を除去し、負荷
ＭＯＳＦＥＴ１１のみを用い、トランジスタ回路２のＦ
ＥＴ６の制御のみでしきい値の変更を行ってもよい。 また図４においてＦＥＴ６及び１２をディプレッション
形とし、Ｅ／Ｄ形ＭＯＳインバータ回路を構成してもよ
い。また図４と同等な回路をＰチャンネルＭＯＳＦＥＴ
で構成することもできる。
【００２４】
【発明の効果】本発明の入力装置は上述のように、縦列
接続された第１、第２のトランジスタ回路の少なくとも
一方に、少なくとも１つの制御可能な分流回路を設けて
、各トランジスタ回路の導通チャンネル数の比（導通能
力）を変えることにより、入力しきい値を変えるように
構成されている。従って、一つの入力装置を種々の有効
出力レベルを有する前段回路と接続することが可能とな
り、全体として装置を小型、簡略にすることが可能とな
る。
接続された第１、第２のトランジスタ回路の少なくとも
一方に、少なくとも１つの制御可能な分流回路を設けて
、各トランジスタ回路の導通チャンネル数の比（導通能
力）を変えることにより、入力しきい値を変えるように
構成されている。従って、一つの入力装置を種々の有効
出力レベルを有する前段回路と接続することが可能とな
り、全体として装置を小型、簡略にすることが可能とな
る。
【図１】本発明の入力装置の原理を示す回路図である。
【図２】本発明の入力装置をＣＭＯＳインバータ回路に
適用した実施例を示すブロック回路図である。
適用した実施例を示すブロック回路図である。
【図３】図２のＣＭＯＳインバータ回路の具体的構成を
示す回路図である。
示す回路図である。
【図４】本発明の入力装置をＮＭＯＳインバータ回路に
適用した実施例を示す回路図である。
適用した実施例を示す回路図である。
１…第１のトランジスタ回路
２…第２のトランジスタ回路
３…ＰＭＯＳＦＥＴ
４、４ａ、４ｂ…分流回路
５、６…ＭＯＳＦＥＴ
７…入力端子
８…出力端子
９…制御端子
Claims (4)
- 【請求項１】 電流通路を形成するために縦列接続さ
れた第１、第２のトランジスタ回路から成り、上記第１
、第２のトランジスタ回路の少なくとも一方は、入力信
号に応答した出力信号を上記第１、第２のトランジスタ
回路の接続点から出力し、上記入力信号に応答する一方
のトランジスタ回路は、上記電流通路に相当するチャン
ネルを有すると共に上記入力信号を受けるＭＯＳＦＥＴ
と、上記チャンネルと並列接続された少なくとも１つの
分流回路とから成り、上記分流回路は、分流路に沿って
チャンネルが縦列接続された２つのＭＯＳＦＥＴから成
り、その一方のＭＯＳＦＥＴが上記入力信号を受けると
共に、他方のＭＯＳＦＥＴが上記分流路を選択的に形成
するための制御入力信号を受けることを特徴とする入力
しきい値可変型入力装置。 - 【請求項２】 上記第１、第２のトランジスタ回路の
他方が上記一方のトランジスタ回路と同等な構成を有し
ていると共に、各トランジスタ回路は、上記入力信号に
対して相補動作する互に異なる導電型のＭＯＳＦＥＴを
備えていることを特徴とする請求項１に記載の入力装置
。 - 【請求項３】 上記制御入力信号が入力しきい値を変
更するための制御コード信号であることを特徴とする請
求項１又は２の入力装置。 - 【請求項４】 上記第１、第２のトランジスタ回路の
他方が、上記一方のトランジスタ回路と同一導電型のＭ
ＯＳＦＥＴで構成され、かつ上記電流通路を構成するＭ
ＯＳＦＥＴが負荷ＭＯＳ回路で構成されていることを特
徴とする請求項１に記載の入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023588A JPH04263513A (ja) | 1991-02-18 | 1991-02-18 | 入力しきい値可変型入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023588A JPH04263513A (ja) | 1991-02-18 | 1991-02-18 | 入力しきい値可変型入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263513A true JPH04263513A (ja) | 1992-09-18 |
Family
ID=12114746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023588A Withdrawn JPH04263513A (ja) | 1991-02-18 | 1991-02-18 | 入力しきい値可変型入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263513A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012122986A (ja) * | 2010-11-19 | 2012-06-28 | Fuji Electric Co Ltd | 非接地回路の地絡検出回路 |
| JP2016048871A (ja) * | 2014-08-28 | 2016-04-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-02-18 JP JP3023588A patent/JPH04263513A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012122986A (ja) * | 2010-11-19 | 2012-06-28 | Fuji Electric Co Ltd | 非接地回路の地絡検出回路 |
| JP2016048871A (ja) * | 2014-08-28 | 2016-04-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |