JPS63292350A - Memory circuit - Google Patents

Abstract

PURPOSE:To release a bus from the locked state, to report the abnormality of a memory and to execute the abnormality processing, by outputting a false ready signal to interrupt a processor if a ready signal generating part of the memory cannot function. CONSTITUTION:If the ready signal generating part which responds to a processor 1 cannot function, an address signal 201 and a memory read signal 203 are kept outputted because a ready signal 205 is not outputted, and a clock signal 207 from a clock generating circuit 3 is inputted to a timer circuit 4. When a prescribed number of times or more of clocks are inputted, memory access abnormality is decided and a pseudo ready signal 206 is outputted from the timer circuit 4 to terminate this cycle. Simultaneously, the processor 1 is interrupted to be informed of memory abnormality. Thus, the bus is released from the locked state to execute the abnormality processing.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to memory circuits.

〔従来の技術〕[Conventional technology]

従来のメモリ回路を第３図に示し、その動作波形を第４
図に示す、第３図において、プロセッサ１はメモリ２に
データを書き込むときにアドレス信号４０１、データ信
号４ｏｚ、メモリライト信号４０４をそれぞれ出力する
。A conventional memory circuit is shown in Figure 3, and its operating waveforms are shown in Figure 4.
In FIG. 3, when writing data to the memory 2, the processor 1 outputs an address signal 401, a data signal 4oz, and a memory write signal 404, respectively.

メモリ２はアドレス信号４０１、データ信号４０２、メ
モリライト信号４０４を元にしてデータを記憶できるタ
イミングでレディ信号４０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号４０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号４０１、データ信
号４０２、メモリライト信号４０４の出力を中止する。Based on the address signal 401, data signal 402, and memory write signal 404, the memory 2 returns a ready signal 405 to the processor 1 at a timing when data can be stored.
It understands that writing has been completed, and stops outputting the address signal 401, data signal 402, and memory write signal 404.

次にプロセッサ１がメモリ２からデータを読み出す場合
、アドレス信号４０１．メモリリード信号４０３をそれ
ぞれ出力する。Next, when processor 1 reads data from memory 2, address signal 401. Each outputs a memory read signal 403.

メモリ２はアドレス信号４０１、メモリリード信号４０
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）、データ信号４０２を出力し、
同時にプロセッサ１にデータが有効であるという意味で
レディ信号４０５を返す。Memory 2 has an address signal 401 and a memory read signal 40.
3, after a short delay (depending on the memory access time), it outputs the data signal 402,
At the same time, a ready signal 405 is returned to the processor 1 indicating that the data is valid.

プロセッサ１はレディ信号４０５を受けると、データを
読み込み、同時にアドレス信号４０１、メモリリード信
号４０３の出力をそれぞれ中止する。このようにメモリ
回路においてはあらゆる速度のメモリに対応するため、
プロセッサ１のアクセスに対してメモリ２はレディ信号
を返すことによりプロセッサが次のサイクルを実行する
構成となっている。When processor 1 receives ready signal 405, it reads the data and simultaneously stops outputting address signal 401 and memory read signal 403, respectively. In this way, in order to support memory of all speeds in memory circuits,
The memory 2 is configured to return a ready signal in response to an access by the processor 1 so that the processor executes the next cycle.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のメモリ回路はプロセッサに対して応答を
出すレディ信号発生部が機能しなくなった場合、レディ
信号が返らないため、プロセッサはアドレス信号、デー
タ信号、メモリアクセス信号（リードまたはライト）を
出力したままとなりバスがロックしてしまうという欠点
を有している。In the conventional memory circuit described above, if the ready signal generator that sends a response to the processor stops functioning, the ready signal will not be returned, so the processor will output an address signal, data signal, and memory access signal (read or write). This has the disadvantage that the bus remains locked.

本発明の目的は前記問題点を解消したメモリ回路を提供
することにある。An object of the present invention is to provide a memory circuit that solves the above problems.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は命令及びデータの読み出し、書き込みを行うプ
ロセッサと、前記プロセッサの書き込むデータを記憶し
、前記プロセッサの読み出し、書き込みに対し応答する
メモリと、前記メモリの異常時に前記メモリのかわりに
前記プロセッサに対し疑似応答を行い、割込みをかける
タイマ回路と。The present invention provides a processor that reads and writes instructions and data, a memory that stores data written by the processor and responds to reads and writes by the processor, and a memory that stores data written by the processor and responds to reads and writes by the processor; A timer circuit that makes a pseudo response and issues an interrupt.

前記タイマ回路にクロックを入力し、前記タイマ回路を
動作させるクロック回路とを有することを特徴とするメ
モリ回路である。The memory circuit includes a clock circuit that inputs a clock to the timer circuit and operates the timer circuit.

〔実施例〕〔Example〕

以下、本発明の一実施例を図により説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第１図において１本発明のメモリ回路は命令及びデータ
の読み出し、書き込みを行うプロセッサ１と、前記プロ
セッサの書き込むデータを記憶し、前記プロセッサの読
み出し、書き込みに対し応答を返すメモリ２と、前記メ
モリ２の異常時に前記メモリ２のかわりに前記プロセッ
サ１に疑似応答を返し割込みをかけるタイマ回路４と、
前記タイマ回路４にクロックを入力し、前記タイマ回路
４を動作させるクロック回路３を有している。In FIG. 1, a memory circuit according to the present invention includes a processor 1 that reads and writes instructions and data, a memory 2 that stores data written by the processor and returns responses to reads and writes by the processor, and the memory a timer circuit 4 that returns a pseudo-response to the processor 1 instead of the memory 2 and generates an interrupt when an abnormality occurs;
It has a clock circuit 3 that inputs a clock to the timer circuit 4 and causes the timer circuit 4 to operate.

実施例において、プロセッサ１はメモリ２にデータを書
き込むときに、アドレス信号２０１、データ信号２０２
、メモリライト信号２０４を出力する（第２図参照）。In the embodiment, when the processor 1 writes data to the memory 2, the processor 1 sends an address signal 201 and a data signal 202.
, outputs a memory write signal 204 (see FIG. 2).

メモリ２はアドレス信号２０１、データ信号２０２、メ
モリライト信号２０４を元にしてデータを記憶できるタ
イミングでレディ信号２０５をプロセッサ１に返し、プ
ロセッサ１はレディ信号２０５によりデータがメモリ２
に書き込めたと理解し、アドレス信号２０１、データ信
号２０２、メモリライト信号２０４の出力を中止する。Based on the address signal 201, data signal 202, and memory write signal 204, the memory 2 returns a ready signal 205 to the processor 1 at a timing when data can be stored.
It understands that writing has been completed, and stops outputting the address signal 201, data signal 202, and memory write signal 204.

次にプロセッサ１がメモリ２からデータを読み出す場合
、アドレス信号２０１、メモリリード信号２０３を出力
する（第２図参照）。Next, when the processor 1 reads data from the memory 2, it outputs an address signal 201 and a memory read signal 203 (see FIG. 2).

メモリ２はアドレス信号２０１、メモリリード信号２０
３を受けると、少し時間をおいて（メモリのアクセスタ
イムにより違ってくる）データ信号２０２を出力し、同
時にプロセッサ１にデータが有効であるという意味でレ
ディ信号２０５を返す、プロセッサ１はレディ信号２０
５を受けると、データを読み込み、同時にアドレス信号
２０１．メモリリード信号２０３の出力を中止する。Memory 2 has an address signal 201 and a memory read signal 20.
3, it outputs the data signal 202 after a short period of time (depending on the memory access time), and at the same time returns a ready signal 205 to the processor 1 indicating that the data is valid.The processor 1 outputs the ready signal 205. 20
5, the data is read and at the same time address signal 201. The output of the memory read signal 203 is stopped.

このようにメモリ回路においてはあらゆる速度のメモリ
に対応するため、プロセッサのアクセスに対してメモリ
はレディ信号を返すことによりプロセッサ１が次のサイ
クルを実行する構成となっている。In order to accommodate memories of all speeds, the memory circuit is configured such that the memory returns a ready signal in response to an access by the processor, allowing the processor 1 to execute the next cycle.

プロセッサ１に対して応答を出すレディ信号発生部が機
能しなくなった場合、レディ信号２０５が出ないため、
アドレス信号２０１、メモリリード信号２０３が出力さ
れたままとなり、クロック発生回路３からのクロック信
号２０７がタイマ回路４に入力される。If the ready signal generator that sends a response to the processor 1 stops functioning, the ready signal 205 will not be output.
The address signal 201 and memory read signal 203 remain output, and the clock signal 207 from the clock generation circuit 3 is input to the timer circuit 4.

規定回数以上のクロックが入力された場合、メモリアク
セス異常とみなし、タイマ回路４から疑似レディ信号２
０６を出力し、本サイクルを終了させる。同時にプロセ
ッサ１に割込みを入力しメモリ異常を通知する。If the clock is input more than the specified number of times, it is regarded as a memory access error and a pseudo ready signal 2 is sent from the timer circuit 4.
06 is output and this cycle is ended. At the same time, an interrupt is input to the processor 1 to notify the memory abnormality.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明はメモリのレディ信号発生部
が機能しなくなった場合、疑似レディ信号を出力し、プ
ロセッサに割込みを入力することによりバスをロック状
態から解除し、メモリ異常を通知し、異常処理が実行で
きるという効果がある。As explained above, the present invention outputs a pseudo ready signal when the ready signal generating section of the memory stops functioning, releases the bus from the locked state by inputting an interrupt to the processor, and notifies the memory abnormality. This has the effect that abnormality processing can be executed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図、第２図は本発
明の動作波形図、第３図は従来例を示す回路図、第４図
は従来方式の動作波形図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is an operational waveform diagram of the present invention, FIG. 3 is a circuit diagram of a conventional example, and FIG. 4 is an operational waveform diagram of the conventional system.

Claims (1)

【特許請求の範囲】[Claims] （１）命令及びデータの読み出し、書き込みを行うプロ
セッサと、前記プロセッサの書き込むデータを記憶し、
前記プロセッサの読み出し、書き込みに対し応答するメ
モリと、前記メモリの異常時に前記メモリのかわりに前
記プロセッサに対し疑似応答を行い、割込みをかけるタ
イマ回路と、前記タイマ回路にクロックを入力し、前記
タイマ回路を動作させるクロック回路とを有することを
特徴とするメモリ回路。(1) A processor that reads and writes instructions and data, and stores the data written by the processor,
a memory that responds to reads and writes by the processor; a timer circuit that issues a pseudo response to the processor instead of the memory when an abnormality occurs in the memory; and a timer circuit that inputs a clock to the timer circuit; A memory circuit comprising: a clock circuit for operating the circuit.