JPS63288382A - メモリーカード - Google Patents
メモリーカードInfo
- Publication number
- JPS63288382A JPS63288382A JP62122964A JP12296487A JPS63288382A JP S63288382 A JPS63288382 A JP S63288382A JP 62122964 A JP62122964 A JP 62122964A JP 12296487 A JP12296487 A JP 12296487A JP S63288382 A JPS63288382 A JP S63288382A
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- JP
- Japan
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- memory
- power supply
- control circuit
- signal line
- voltage
- Prior art date
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 64
- 238000001514 detection method Methods 0.000 claims description 25
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ワードプロセッサの文書用メモリー等のOム
用、Fム用機器等のメモリーとして使用されるメモリー
カードに関するものである。
用、Fム用機器等のメモリーとして使用されるメモリー
カードに関するものである。
従来の技術
従来のメモリーカードの構成を第2図に示す。
第2図で1は入出力端子、2はメモリー制御回路。
3はメモリー、4はメモリーバックアップ制御回路、6
はバックアップ電源、7はデータ信号ライン、8はアド
レス信号ライン、9は制御信号ライン、10は電源ライ
ンであり、この構成の回路を名刺状のカード内に実装す
ることによりメモリーカードが構成される。
はバックアップ電源、7はデータ信号ライン、8はアド
レス信号ライン、9は制御信号ライン、10は電源ライ
ンであり、この構成の回路を名刺状のカード内に実装す
ることによりメモリーカードが構成される。
メモリーカードのメモリー容量はメモリー3の構成によ
る。一般的にメモリー3は種々のROM。
る。一般的にメモリー3は種々のROM。
RAM 、メモリー制御回路2はデコーダ、バックアッ
プ電源6は電池、メモリーバックアップ制御回路4は電
源ライン1oから電池への充電を防ぐだめのダイオード
である。メモリー容量が1メガビツトのメモリーカード
の1構成例について説明する。メモリー3は266キロ
ビツト(8ビツト×32キロバイト)のスタティックR
AMを4個使用する。この様な構成でデータ信号ライン
7は8本となり、入出力端子1から直接メモリー3に接
続される。アドレス信号ラインは全部で17本(8ビツ
ト×2 =1メガビット)必要である。
プ電源6は電池、メモリーバックアップ制御回路4は電
源ライン1oから電池への充電を防ぐだめのダイオード
である。メモリー容量が1メガビツトのメモリーカード
の1構成例について説明する。メモリー3は266キロ
ビツト(8ビツト×32キロバイト)のスタティックR
AMを4個使用する。この様な構成でデータ信号ライン
7は8本となり、入出力端子1から直接メモリー3に接
続される。アドレス信号ラインは全部で17本(8ビツ
ト×2 =1メガビット)必要である。
メモリー3はスタティックRAMを4個使っているので
メモリー制御回路2は2−To−4のデコーダとなる。
メモリー制御回路2は2−To−4のデコーダとなる。
従って入出力端子1からメモリー3ヘ直接接続されてい
るアドレス信号ライン8は16本でメモリー制御回路2
に接続されるアドレス信号ライン8aは2本である。メ
モリー制御回路2から出力されるメモリー制御信号ライ
ン8bはデコーダの出力で4本である。
るアドレス信号ライン8は16本でメモリー制御回路2
に接続されるアドレス信号ライン8aは2本である。メ
モリー制御回路2から出力されるメモリー制御信号ライ
ン8bはデコーダの出力で4本である。
制御信号ライン9は入出力端子1からメモリー3に接続
される(9)と、メモリー制御回路2に接続される(9
a)にわかれる。例えば制御信号ライン9はOK(アウ
トプット・イネーブル)、WX(ライト・イネーブル)
信号であり、9aはGE(チップ・イネーブル)信号で
ある。電源ライン1oはメモリー制御回路2とメモリー
3に接続され、バックアップ電源として電池がダイオー
ドを通して電源ライン10に接続されている。
される(9)と、メモリー制御回路2に接続される(9
a)にわかれる。例えば制御信号ライン9はOK(アウ
トプット・イネーブル)、WX(ライト・イネーブル)
信号であり、9aはGE(チップ・イネーブル)信号で
ある。電源ライン1oはメモリー制御回路2とメモリー
3に接続され、バックアップ電源として電池がダイオー
ドを通して電源ライン10に接続されている。
メモリーカードのリード・ライトは入出力端子1を通し
て外部機器により制御される。
て外部機器により制御される。
発明が解決しようとする問題点
しかし従来の方法ではメモリーカードの入出力端子1の
接合が不完全な場合等でメモリーカード内のメモリー3
に電源が印加されていない時や電源電圧がメモリー3の
動作電圧以下に降下した場合はメモリー3にデータを書
き込めなかったり、誤動作により他のアドレスにデータ
を書き込んでしまう事態が発生する。また同時に、外部
機器は制御信号を送り続けるという無意味な動作を続け
、この様な異常事態はデータをリードした時にしか判ら
ないという問題点を有するものであった。
接合が不完全な場合等でメモリーカード内のメモリー3
に電源が印加されていない時や電源電圧がメモリー3の
動作電圧以下に降下した場合はメモリー3にデータを書
き込めなかったり、誤動作により他のアドレスにデータ
を書き込んでしまう事態が発生する。また同時に、外部
機器は制御信号を送り続けるという無意味な動作を続け
、この様な異常事態はデータをリードした時にしか判ら
ないという問題点を有するものであった。
問題点を解決するための手段
本発明は、上記問題点を解決するため、メモリー制御回
路への電源を検出する電源電圧検出回路を設け、この検
出信号をメモリー制御回路と入出力端子に供給する構成
としたものである。
路への電源を検出する電源電圧検出回路を設け、この検
出信号をメモリー制御回路と入出力端子に供給する構成
としたものである。
作用
本発明により、メモリー制御回路により電源電圧降下時
にメモリーカード内のメモリーを保護し。
にメモリーカード内のメモリーを保護し。
また入出力端子への信号により外部機器に電源電圧降下
の情報を伝えるので上記異常事態をすぐに検知できるも
のとなる。
の情報を伝えるので上記異常事態をすぐに検知できるも
のとなる。
実施例
本発明のメモリーカードの1構成図を第1図に示す。6
は電源電圧検出回路、11は検出信号ライン、他は第2
図と同じである。電源電圧が、ある電圧以下に降下した
時に電源電圧検出回路6で検出信号が発生し、この検出
信号により、メモリー制御回路2をディスイネーブルに
することによりメモリー3のリード・ライトを禁止し、
データを保護すると同時に検出信号ライン11が入出力
端子1から出ているので外部機器に電源電圧が降下した
事を伝えることが出来る。
は電源電圧検出回路、11は検出信号ライン、他は第2
図と同じである。電源電圧が、ある電圧以下に降下した
時に電源電圧検出回路6で検出信号が発生し、この検出
信号により、メモリー制御回路2をディスイネーブルに
することによりメモリー3のリード・ライトを禁止し、
データを保護すると同時に検出信号ライン11が入出力
端子1から出ているので外部機器に電源電圧が降下した
事を伝えることが出来る。
電源電圧検出回路6の1回路例を第3図に示す。
12はツェナーダイオード、131L、13b。
14.15は抵抗、16はNPN)ランジスタ、17は
PNP)ランジスタである。PNP)ランジスタ17の
エミッタを電源ライン1o、コレクタを検出信号ライン
11としたものである。今、ツェナーダイオード12の
ツェナー電圧を3.8マとじた時、NPN)ランジスタ
16のベース・エミッター間電圧が0.7マであるので
、電源ライン1oの電圧が4.6マ以上の時、NPN
)ランジスタ16がオン状態になり抵抗14を通してP
NPトランジスタ17のペース電流が流れ、PNP )
ランジスタ17がオン状態になり検出信号ライン11に
は電源ライン1oの電圧からPNP )ランジスタ17
の飽和電圧0.2マを引いた電圧が印加される。電源ラ
イン1oの電圧が6マの時、検出信号ライン11の電圧
は4.8マとなる。電源ライン1oの電圧が4.6マ以
下の時、トランジスタ16.17はともにオフ状態にな
り、検出信号ライン11は抵抗16によりプルダウンさ
れているので検出信号ライン11の電圧は0マになる。
PNP)ランジスタである。PNP)ランジスタ17の
エミッタを電源ライン1o、コレクタを検出信号ライン
11としたものである。今、ツェナーダイオード12の
ツェナー電圧を3.8マとじた時、NPN)ランジスタ
16のベース・エミッター間電圧が0.7マであるので
、電源ライン1oの電圧が4.6マ以上の時、NPN
)ランジスタ16がオン状態になり抵抗14を通してP
NPトランジスタ17のペース電流が流れ、PNP )
ランジスタ17がオン状態になり検出信号ライン11に
は電源ライン1oの電圧からPNP )ランジスタ17
の飽和電圧0.2マを引いた電圧が印加される。電源ラ
イン1oの電圧が6マの時、検出信号ライン11の電圧
は4.8マとなる。電源ライン1oの電圧が4.6マ以
下の時、トランジスタ16.17はともにオフ状態にな
り、検出信号ライン11は抵抗16によりプルダウンさ
れているので検出信号ライン11の電圧は0マになる。
上記検出信号をメモリー制御信号とした回路例を第4図
aに示す。18は2人カオア回路、19はインバーター
であり、他は第1図と同じである。
aに示す。18は2人カオア回路、19はインバーター
であり、他は第1図と同じである。
メモリー制御回路2は2−To−4のデコーダで例えば
74H0139である。このデコーダのイネーブル端子
Gが°”L(ロウ)”レベルの時、アドレス信号ライン
8aの入力条件により出力端子YO+”1 +”2 +
”5がデコードされ、メモリー制御信号ライン8bとな
り、4個のメモリーのうち1個が選択される。イネーブ
ル端子Gが°’H(ハイ)”レベルの時デコーダの出力
端子は全てtH”になり、4個のメモリーはどれも選択
されずリード・ライトが禁止状態になる。C!信号91
Lを2人力オア回路18の1人力にし、検出信号ライン
11をインバーター190入力端子に接続し、その出力
端子を2人力オア回路18の残りの入力端子に接続し、
その出力端子をデコーダのイネーブル端子Gに接続した
ものである。Cm信号9!L、検出信号ライン111L
、イネーブル端子Gの真理値表を第4図すに示す。
74H0139である。このデコーダのイネーブル端子
Gが°”L(ロウ)”レベルの時、アドレス信号ライン
8aの入力条件により出力端子YO+”1 +”2 +
”5がデコードされ、メモリー制御信号ライン8bとな
り、4個のメモリーのうち1個が選択される。イネーブ
ル端子Gが°’H(ハイ)”レベルの時デコーダの出力
端子は全てtH”になり、4個のメモリーはどれも選択
されずリード・ライトが禁止状態になる。C!信号91
Lを2人力オア回路18の1人力にし、検出信号ライン
11をインバーター190入力端子に接続し、その出力
端子を2人力オア回路18の残りの入力端子に接続し、
その出力端子をデコーダのイネーブル端子Gに接続した
ものである。Cm信号9!L、検出信号ライン111L
、イネーブル端子Gの真理値表を第4図すに示す。
電源ライン1oの電圧が4.6マ以上の時、検出信号ラ
イン112Lは1H”になり、メモリー制御回路2はC
Ic信号91Lにより制御され、外部機器によυ、メモ
リー3のリード・ライトが制御される。電源ライン1o
の電圧が4.6v以下になると検出信号ライン11&は
”L”になり、イネーブル端子0は、aX信号91Lの
状態によらず常に”H”となり、メモリー3へのリード
・ライトが禁止状態になり、メモリー3内のデータは保
護される0又、検出信号ライン111kを入出力端子1
の1端子としているので電源電圧が降下した場合、外部
機器に異常事態の発生を伝えることができる。
イン112Lは1H”になり、メモリー制御回路2はC
Ic信号91Lにより制御され、外部機器によυ、メモ
リー3のリード・ライトが制御される。電源ライン1o
の電圧が4.6v以下になると検出信号ライン11&は
”L”になり、イネーブル端子0は、aX信号91Lの
状態によらず常に”H”となり、メモリー3へのリード
・ライトが禁止状態になり、メモリー3内のデータは保
護される0又、検出信号ライン111kを入出力端子1
の1端子としているので電源電圧が降下した場合、外部
機器に異常事態の発生を伝えることができる。
発明の効果
本発明により電源電圧降下時にメモリー制御回路でメモ
リーのリード・ライトを禁止状態にするのでメモリーの
データを保護することができ、また入出力端子に検出信
号が供給されるので外部機器に電源電圧降下の情報をす
ぐに伝える事が出来、電源電圧が降下した時に外部機器
がメモリーをリード・ライトするだめの制御信号を送り
続けるという無意味な動作をすることがなくなる。
リーのリード・ライトを禁止状態にするのでメモリーの
データを保護することができ、また入出力端子に検出信
号が供給されるので外部機器に電源電圧降下の情報をす
ぐに伝える事が出来、電源電圧が降下した時に外部機器
がメモリーをリード・ライトするだめの制御信号を送り
続けるという無意味な動作をすることがなくなる。
第1図は本発明一実施例のメモリーカードの構成を示す
図、第2図は従来のメモリーカードの構成を示す図、第
3図は電源電圧検出回路の回路図。 第4図aは検出信号をメモリー制御信号とした回路図、
第4図すは第4図aの真理値を示す図である。 1・・・・・・入出力端子、2・・・9メモリ一制御回
路、ゴ・・・・・・メモリー、4・・・・・・メモリー
バックアップ制御回路、6・・・・・・バックアップ電
源、6・・・・・・電源電圧検出回路、7・・・・・・
データ信号ライン、8・・・・・・アドレス信号ライン
、9・・・・・・制御信号ライン、10・・・・・・電
源ライン、11・・・・・・検出信号ライン、12・・
・・・・ツェナーダイオード、13,14.15・・・
・・・抵抗、16・・・・・・NPN )ランジスタ、
17・・・・・・PNP )ランジスタ、18・・・・
・・2人力オア回路、19・・・・・・インバーター。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名/−
−−入出力誦子 2・−メモリー制#址浴 3−m−メモリ− S−一−バッグアップ位源 6°−’I:瀝電圧校出面賂 7−°−デ°−タ修号ライン 6°°−アドレス信号ライン 9−−一例御修号ライン / −一一人出力璃子 2−−−メモリー制蝉回路 3− メモリー 5−一一バッグアップ電涼 7−・−デ°−タ信号ライン 8−一−アドレス信号うオン q−All−9名ゼイン 12−−−ツェナータンオード 13a、 13b、 14.15−一一港抗第 3 図
16−−− NPNトランジ
ズダ/7−=NPN トランジスタ
図、第2図は従来のメモリーカードの構成を示す図、第
3図は電源電圧検出回路の回路図。 第4図aは検出信号をメモリー制御信号とした回路図、
第4図すは第4図aの真理値を示す図である。 1・・・・・・入出力端子、2・・・9メモリ一制御回
路、ゴ・・・・・・メモリー、4・・・・・・メモリー
バックアップ制御回路、6・・・・・・バックアップ電
源、6・・・・・・電源電圧検出回路、7・・・・・・
データ信号ライン、8・・・・・・アドレス信号ライン
、9・・・・・・制御信号ライン、10・・・・・・電
源ライン、11・・・・・・検出信号ライン、12・・
・・・・ツェナーダイオード、13,14.15・・・
・・・抵抗、16・・・・・・NPN )ランジスタ、
17・・・・・・PNP )ランジスタ、18・・・・
・・2人力オア回路、19・・・・・・インバーター。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名/−
−−入出力誦子 2・−メモリー制#址浴 3−m−メモリ− S−一−バッグアップ位源 6°−’I:瀝電圧校出面賂 7−°−デ°−タ修号ライン 6°°−アドレス信号ライン 9−−一例御修号ライン / −一一人出力璃子 2−−−メモリー制蝉回路 3− メモリー 5−一一バッグアップ電涼 7−・−デ°−タ信号ライン 8−一−アドレス信号うオン q−All−9名ゼイン 12−−−ツェナータンオード 13a、 13b、 14.15−一一港抗第 3 図
16−−− NPNトランジ
ズダ/7−=NPN トランジスタ
Claims (1)
- メモリーと、このメモリーのメモリー制御回路と、こ
のメモリー制御回路を外部機器で制御するための入出力
端子とからなり、前記メモリー制御回路への電源を検出
し、その検出信号をメモリー制御回路と入出力端子に供
給するメモリー制御回路を設けたメモリーカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122964A JPS63288382A (ja) | 1987-05-20 | 1987-05-20 | メモリーカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62122964A JPS63288382A (ja) | 1987-05-20 | 1987-05-20 | メモリーカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63288382A true JPS63288382A (ja) | 1988-11-25 |
Family
ID=14848976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62122964A Pending JPS63288382A (ja) | 1987-05-20 | 1987-05-20 | メモリーカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63288382A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02310712A (ja) * | 1989-05-26 | 1990-12-26 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-05-20 JP JP62122964A patent/JPS63288382A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02310712A (ja) * | 1989-05-26 | 1990-12-26 | Mitsubishi Electric Corp | 半導体装置 |
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