JPS63285963A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS63285963A JPS63285963A JP63107756A JP10775688A JPS63285963A JP S63285963 A JPS63285963 A JP S63285963A JP 63107756 A JP63107756 A JP 63107756A JP 10775688 A JP10775688 A JP 10775688A JP S63285963 A JPS63285963 A JP S63285963A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/8605—Resistors with PN junctions
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路装置を、該集積回路装置に作用する
高エネルギーの電気障害から保護する少なくとも部分的
に一緒に集積された保護装置を具備した回路装置に関す
る。
高エネルギーの電気障害から保護する少なくとも部分的
に一緒に集積された保護装置を具備した回路装置に関す
る。
従来の技術
高エネルギーの障害は例えば、静電的な放電によって生
じる障害であって、それは集積回路の操作取扱いの際該
集積回路の接続端子に作用することがあり、その際非可
逆的変化を集積回路内に惹き起こしそれを破壊する原因
となることがある。このような静電的な放電は種々様々
な形式及び強1度において生じるので、それ故に個々に
は記述し難い。しかしこのような障害に対する集積回路
の感度を絶対とはいえないまでもある程度確実に検出す
ることができるように、−電子素子の場合も通例行われ
ているように一集積回路にもストレス検査がますます行
われるようになっている。この検査では静電的な放電過
程が所定の検査装置を用いてシミュレートされる。つま
りこの検査において特定のパターンに従って集積回路の
接続端子に所定のパルス負荷が加えられる。
じる障害であって、それは集積回路の操作取扱いの際該
集積回路の接続端子に作用することがあり、その際非可
逆的変化を集積回路内に惹き起こしそれを破壊する原因
となることがある。このような静電的な放電は種々様々
な形式及び強1度において生じるので、それ故に個々に
は記述し難い。しかしこのような障害に対する集積回路
の感度を絶対とはいえないまでもある程度確実に検出す
ることができるように、−電子素子の場合も通例行われ
ているように一集積回路にもストレス検査がますます行
われるようになっている。この検査では静電的な放電過
程が所定の検査装置を用いてシミュレートされる。つま
りこの検査において特定のパターンに従って集積回路の
接続端子に所定のパルス負荷が加えられる。
基本的にストレス検査では前以て決められた容量のコン
デンサが前以て決められた電圧に充電されかつ所定の条
件下で検査すべき素子を介して放電される。実際には以
下に詳しく説明する2つのバージョンの検査回路が有利
である。
デンサが前以て決められた電圧に充電されかつ所定の条
件下で検査すべき素子を介して放電される。実際には以
下に詳しく説明する2つのバージョンの検査回路が有利
である。
検査回路の第1バージヨンは、第1図に図示されている
。第1図の検査回路では、コンデンサCは電圧源Qから
抵抗R1を介して充電されかつスイッチSの切換によっ
て抵抗R2及び被検体を介して放電される。この場合抵
抗R2は電圧源Qを保護しかつ接触した場合に危険なア
ース電流を回避するためにのみ用いられる。
。第1図の検査回路では、コンデンサCは電圧源Qから
抵抗R1を介して充電されかつスイッチSの切換によっ
て抵抗R2及び被検体を介して放電される。この場合抵
抗R2は電圧源Qを保護しかつ接触した場合に危険なア
ース電流を回避するためにのみ用いられる。
第4図に第2バージヨンの検査回路が図示されている。
第4図の検査回路は第1図の検査回路とは、第1バージ
ヨンにはあった抵抗R2がそこには設けられていない点
で異なっている。
ヨンにはあった抵抗R2がそこには設けられていない点
で異なっている。
第2バージヨンにおいて抵抗R2を省略したことで、第
2バージヨンの検査回路(第4図)では充電されたコン
デンサCの全電気エネルギーが被検体に作用する。第1
バージヨンの検査回路は主にMO8回路の検査に使用さ
れ、一方第2バージョンはバイポーラ集積回路の検査に
使用される傾向が強くなっている。相応の検査仕様では
、検査が両極性によって実施されるべきであることが明
記されている。
2バージヨンの検査回路(第4図)では充電されたコン
デンサCの全電気エネルギーが被検体に作用する。第1
バージヨンの検査回路は主にMO8回路の検査に使用さ
れ、一方第2バージョンはバイポーラ集積回路の検査に
使用される傾向が強くなっている。相応の検査仕様では
、検査が両極性によって実施されるべきであることが明
記されている。
集積回路において実施されるストレス検査によれば、損
傷全豪った素子の様子は実際に得られた様子と犬幅顛相
応することが認められているので、上述の検査方法は集
積回路の判定のためにますます用いられるようになって
いる。又、集積回路に対する保護装置の開発のために、
この種の検査方法が保護装置を評価するために仕使用さ
れる。
傷全豪った素子の様子は実際に得られた様子と犬幅顛相
応することが認められているので、上述の検査方法は集
積回路の判定のためにますます用いられるようになって
いる。又、集積回路に対する保護装置の開発のために、
この種の検査方法が保護装置を評価するために仕使用さ
れる。
公知の検査回路(バージョン1またはバージョン2)を
用いた検査期間中に行われる過程を明確に把握するため
に、経過進行する放電過程のシミュレーションが行なわ
れた。というのはこの放電過程は非周期的かつ迅速に経
過するため測定技術的に実際には把握することができな
いからである。このためにまず、検査回路はシミュレー
ションに適した等価回路に変換されなければならなかっ
た。第2図は、第1図の検査回路(バージョン1)のシ
ミュレーションに適した等価回路を示している。シミュ
レーションの際被検体はまずオーミック負荷抵抗弘によ
って置換された。この負荷抵抗顯は最初1Ωに設定され
た。第2図の等価回路においてスイッチSの切換過程は
発生器Qの電圧の跳躍的変化によってシミュレートされ
る。放電回路の重要な回路素子は第2図によれば回路素
子C1”It R,、、C1l L2? R4+
C2+ R5,c31R6及びRLによって図示
されている。
用いた検査期間中に行われる過程を明確に把握するため
に、経過進行する放電過程のシミュレーションが行なわ
れた。というのはこの放電過程は非周期的かつ迅速に経
過するため測定技術的に実際には把握することができな
いからである。このためにまず、検査回路はシミュレー
ションに適した等価回路に変換されなければならなかっ
た。第2図は、第1図の検査回路(バージョン1)のシ
ミュレーションに適した等価回路を示している。シミュ
レーションの際被検体はまずオーミック負荷抵抗弘によ
って置換された。この負荷抵抗顯は最初1Ωに設定され
た。第2図の等価回路においてスイッチSの切換過程は
発生器Qの電圧の跳躍的変化によってシミュレートされ
る。放電回路の重要な回路素子は第2図によれば回路素
子C1”It R,、、C1l L2? R4+
C2+ R5,c31R6及びRLによって図示
されている。
第2図の等価回路のインダクタンスL工はコンデンサC
の接続インダクタンスを表す。抵抗R3はスイッチSの
接触抵抗を表しかつコンデンサC工は切換位置に工にお
けるスイッチSの容量並びに抵抗R2へのリード容量を
表す。抵抗R2は回路素子L21 R41R5+
C3及びR6によってシミュレートされる。シミュレー
ション負荷は抵抗礼によって行われる。
の接続インダクタンスを表す。抵抗R3はスイッチSの
接触抵抗を表しかつコンデンサC工は切換位置に工にお
けるスイッチSの容量並びに抵抗R2へのリード容量を
表す。抵抗R2は回路素子L21 R41R5+
C3及びR6によってシミュレートされる。シミュレー
ション負荷は抵抗礼によって行われる。
第6図は、第2図の等価回路に基いたシミュレーション
の結果ヲ示す。シミュレーションの際電圧発生器Qは零
から2000V(正)に切換られた。第6図は、シミュ
レーション負荷としてオーミック抵抗u、=IQ’に使
用した場合の時間に依存した電流経過を示す。第3図に
図示の電流は、負荷抵抗を流れる電流である。
の結果ヲ示す。シミュレーションの際電圧発生器Qは零
から2000V(正)に切換られた。第6図は、シミュ
レーション負荷としてオーミック抵抗u、=IQ’に使
用した場合の時間に依存した電流経過を示す。第3図に
図示の電流は、負荷抵抗を流れる電流である。
第5図は、第4図の検査回路に対する等価回路を示す。
インダクタンスL3は放電回路の固有インダクタンスを
表し、一方抵抗R9は放電回路の固有減衰量を表す。シ
ミュレーション負荷は礼によって行われる。
表し、一方抵抗R9は放電回路の固有減衰量を表す。シ
ミュレーション負荷は礼によって行われる。
第6図は、第5図の等価回路を用いたシミュレーション
の結果を示しているが、時点零において発生器Qは零か
ら500Vへの電圧跳躍的変化を行っている。その際礼
は同様1Ωの値を有する。第3図と同様、シミュレート
される時間領域(横軸)はO乃至100 n5ecにわ
たっている。
の結果を示しているが、時点零において発生器Qは零か
ら500Vへの電圧跳躍的変化を行っている。その際礼
は同様1Ωの値を有する。第3図と同様、シミュレート
される時間領域(横軸)はO乃至100 n5ecにわ
たっている。
第3図及び第6図を相互比較すれば、第2の検査回路(
第4図)を使用した場合、第1の検査回路(第1図)t
l−使用した場合より著しく大きな電流が発生すること
がわかる。この結果は発生器電圧の両極性に対して当て
はまる。その際第2の検査方法において使用上れた発生
器Qの電圧が、第1の検査方法において使用された電圧
より著しく低い、即ち第1の検査方法の場合の200口
Vに比べて500vである点が考慮されるべきである。
第4図)を使用した場合、第1の検査回路(第1図)t
l−使用した場合より著しく大きな電流が発生すること
がわかる。この結果は発生器電圧の両極性に対して当て
はまる。その際第2の検査方法において使用上れた発生
器Qの電圧が、第1の検査方法において使用された電圧
より著しく低い、即ち第1の検査方法の場合の200口
Vに比べて500vである点が考慮されるべきである。
この比較から、検査すべき集積回路に対する第2の検査
方法は第1の検査方法より著しく難しいことが明らかで
ある。
方法は第1の検査方法より著しく難しいことが明らかで
ある。
電流一時間経過の他に、電力一時間経過も重要である。
第7図は、弘=1Ωであるときの負荷抵抗RLにおける
電力経過を示す。第7図の電力一時間経過もシミュレー
ションによって得られたものであるが、抵抗顯における
電圧及び電流の積の形成によって得られた。電流一時間
経過は第4図の等何回路を用いて求められた。このこと
は、第8図及び第9図に対しても当てはまるが、第8図
の方は負荷抵抗礼=11Ωとした電流一時間経過を示し
、第9図のほうは同様負荷R,=11Gに対する電カ一
時間経過金示している。それによれば九の値が比較的高
いことで、著しく高い尖端電力が発生するが、同時に比
較的迅速に減衰する。これら表示から、短時間負荷は、
図示の値領域において負荷抵抗が高くなればなる程、著
しく高くなることがわかる。
電力経過を示す。第7図の電力一時間経過もシミュレー
ションによって得られたものであるが、抵抗顯における
電圧及び電流の積の形成によって得られた。電流一時間
経過は第4図の等何回路を用いて求められた。このこと
は、第8図及び第9図に対しても当てはまるが、第8図
の方は負荷抵抗礼=11Ωとした電流一時間経過を示し
、第9図のほうは同様負荷R,=11Gに対する電カ一
時間経過金示している。それによれば九の値が比較的高
いことで、著しく高い尖端電力が発生するが、同時に比
較的迅速に減衰する。これら表示から、短時間負荷は、
図示の値領域において負荷抵抗が高くなればなる程、著
しく高くなることがわかる。
研究から、上述の検査を受けた集積回路がしばしば、負
荷された回路部分の領域において、局所的な著しい加熱
が原因で生じる局所的な1溶融チヤネル”を有すること
が認められた。
荷された回路部分の領域において、局所的な著しい加熱
が原因で生じる局所的な1溶融チヤネル”を有すること
が認められた。
このような現象は主に、ドーぎング濃度の低い半導体帯
域において見られる。従って”溶融チャネル”は、所定
の温度から不純物伝導度を上回る、半導体材料の温度に
よる注入での真性伝導度によって生じるものとおおよそ
考えられる。
域において見られる。従って”溶融チャネル”は、所定
の温度から不純物伝導度を上回る、半導体材料の温度に
よる注入での真性伝導度によって生じるものとおおよそ
考えられる。
真性伝導(真性キャリヤ密度)は温度と共に指数関数的
に上昇するので、この種の”煽り立てられた”半導体領
域に電流がなだれ的に集中しかつこのようにして半導体
材料が局所的(/i:加熱される。この過程は一般に制
御不能である。これは、シリコンに対する真性伝導度(
真性キャリヤ密度)の温度依存性に関する定理が明らか
にしているように、例えば1015c7rL−3の不純
物濃度を有するシリコン帯域においては約2806Cの
温度で既に電気抵抗に対して真性伝導度が規定的である
。ffOちこのような結晶温度から導電率が指数関数的
に上昇するとき、理解される。
に上昇するので、この種の”煽り立てられた”半導体領
域に電流がなだれ的に集中しかつこのようにして半導体
材料が局所的(/i:加熱される。この過程は一般に制
御不能である。これは、シリコンに対する真性伝導度(
真性キャリヤ密度)の温度依存性に関する定理が明らか
にしているように、例えば1015c7rL−3の不純
物濃度を有するシリコン帯域においては約2806Cの
温度で既に電気抵抗に対して真性伝導度が規定的である
。ffOちこのような結晶温度から導電率が指数関数的
に上昇するとき、理解される。
比較のためK 1019crIL−3の不純物濃度では
このことは約1400℃から斯く生じ、即ちそれはシリ
コンの融点近傍で漸く生じるのである。
このことは約1400℃から斯く生じ、即ちそれはシリ
コンの融点近傍で漸く生じるのである。
発明が解決しようとする問題点及び問題点を解決するだ
めの手段 本発明の課題は、集積回路に作用する上述の不都合な障
害からそれ自体保護されかつ保護すべき、後置接続され
た集積回路装置に対する障害作用を著しく低減するか乃
至保護作用をする、集積回路装置に対する保護装置を提
供することである。この課題は、冒頭に述べた形式の集
積回路装置において本発明により、保護装置が次のよう
に形成されている1つ又は複数の抵抗領域の形のオーミ
ック抵抗を有し、即ち該オーミック抵抗が限界負荷の際
、電気障害のエネルギーの大部分を吸収しかつエネルギ
ー吸収によって抵抗中に発生される熱を、オーミック抵
抗の熱エネルギーによって作用下におかれる、保護装置
の面が熱的に過負荷されないような、保護回路の面に分
配するように形成された抵抗を有し、かつ上記保護装置
が障害電圧を制限するために1つの電圧制限素子又は複
数の電圧制限素子を有するようにしたことによって解決
される。
めの手段 本発明の課題は、集積回路に作用する上述の不都合な障
害からそれ自体保護されかつ保護すべき、後置接続され
た集積回路装置に対する障害作用を著しく低減するか乃
至保護作用をする、集積回路装置に対する保護装置を提
供することである。この課題は、冒頭に述べた形式の集
積回路装置において本発明により、保護装置が次のよう
に形成されている1つ又は複数の抵抗領域の形のオーミ
ック抵抗を有し、即ち該オーミック抵抗が限界負荷の際
、電気障害のエネルギーの大部分を吸収しかつエネルギ
ー吸収によって抵抗中に発生される熱を、オーミック抵
抗の熱エネルギーによって作用下におかれる、保護装置
の面が熱的に過負荷されないような、保護回路の面に分
配するように形成された抵抗を有し、かつ上記保護装置
が障害電圧を制限するために1つの電圧制限素子又は複
数の電圧制限素子を有するようにしたことによって解決
される。
1つ又は複数の電圧制限素子は有利には、該素子に供給
される放電エネルギーが1つ又は複数の電圧制限素子を
過負荷しないように形成されている。
される放電エネルギーが1つ又は複数の電圧制限素子を
過負荷しないように形成されている。
オーミック抵抗領域は例えば、半導体基体における抵抗
帯域及び/又は集積回路装置の表面上の金属導体路とし
て形成することができる。
帯域及び/又は集積回路装置の表面上の金属導体路とし
て形成することができる。
半導体基体に抵抗を形成した場合、抵抗帯域を、比較的
高い不純物濃度(例えば1019cm−3より濃い)を
有する半導体帯域から形成すると有利である。これによ
り、半導体における不安定な電流分布を来すおそれがあ
る制御不能な真性伝導の影響が回避される。半導体領域
における抵抗は有利には、埋め込み層に相応して半導体
表面から間隔をおいて設けられている。半導体基体にお
ける抵抗帯域は例えば次のように表面領域に設けること
もできる。即ち高抵抗の、低くドーぎングされたn領域
(エピタキシャル層)におけるコレクタ接続拡散によっ
て形成されるn+帯域によってである。例えば埋め込み
層帯域におけるn工ぎタキシャル層によって形成される
p+拡散を使用すれば、高ドーピングされた半導体層を
有する絶縁された抵抗を形成する別の可能性が生じる。
高い不純物濃度(例えば1019cm−3より濃い)を
有する半導体帯域から形成すると有利である。これによ
り、半導体における不安定な電流分布を来すおそれがあ
る制御不能な真性伝導の影響が回避される。半導体領域
における抵抗は有利には、埋め込み層に相応して半導体
表面から間隔をおいて設けられている。半導体基体にお
ける抵抗帯域は例えば次のように表面領域に設けること
もできる。即ち高抵抗の、低くドーぎングされたn領域
(エピタキシャル層)におけるコレクタ接続拡散によっ
て形成されるn+帯域によってである。例えば埋め込み
層帯域におけるn工ぎタキシャル層によって形成される
p+拡散を使用すれば、高ドーピングされた半導体層を
有する絶縁された抵抗を形成する別の可能性が生じる。
抵抗帯域に対する本発明による別の構成態様によれば、
抵抗帯域における電界強度降伏現象を回避することであ
る。即ち電界強度降伏現象によって抵抗帯域が作用しな
くなるか又は部分的に作用しなくなることがある。この
ことは例えば、降伏区間が抵抗帯域を全部又は部分的に
橋絡することによって生じる可能性がある。それ故に抵
抗帯域は、ストレス負荷が最大阻生じた際にも抵抗帯域
のいずれの個所においても降伏電界強度(2・・・10
×105v/crlL)が発生することがないように形
成すべきである。
抵抗帯域における電界強度降伏現象を回避することであ
る。即ち電界強度降伏現象によって抵抗帯域が作用しな
くなるか又は部分的に作用しなくなることがある。この
ことは例えば、降伏区間が抵抗帯域を全部又は部分的に
橋絡することによって生じる可能性がある。それ故に抵
抗帯域は、ストレス負荷が最大阻生じた際にも抵抗帯域
のいずれの個所においても降伏電界強度(2・・・10
×105v/crlL)が発生することがないように形
成すべきである。
本発明の実施例によれば、放電過程を抵抗として用いら
れるサブストレート領域にわたってガイドすることによ
って、放電エネルギーが一部、半導体基体のサブストレ
ート(保護装置及び集積回路装置に対するサブストレー
ト)において熱エネルギーに変換されるようになってい
る。これによれば、保護装置の残りの部分を所要結晶面
積に関して比較的小さく選定することができるという利
点が生じる。というのは、上記部分の電気的負荷が低減
されているからである。サブストレート抵抗の利用の別
の利点として、次のことが挙けられる。即ちサブストレ
ート領域における電圧降下が、接続パッドの下に位置す
るサブストレート領域が保護装置のサブストレート領域
に接続されているとき、接続バンドとその下に位置する
サブストレート領域との間の帯域に対する電圧負荷とし
て作用しないことである。しかしサブストレート抵抗を
利用する場合、問題のサブストレート抵抗における電圧
降下の結果として、障害の発生の際保護装置の出力電位
がサブストレート抵抗において降下する電圧だけ、障害
の極性に応じて、低下するか又は上昇する点に注意すべ
きである。
れるサブストレート領域にわたってガイドすることによ
って、放電エネルギーが一部、半導体基体のサブストレ
ート(保護装置及び集積回路装置に対するサブストレー
ト)において熱エネルギーに変換されるようになってい
る。これによれば、保護装置の残りの部分を所要結晶面
積に関して比較的小さく選定することができるという利
点が生じる。というのは、上記部分の電気的負荷が低減
されているからである。サブストレート抵抗の利用の別
の利点として、次のことが挙けられる。即ちサブストレ
ート領域における電圧降下が、接続パッドの下に位置す
るサブストレート領域が保護装置のサブストレート領域
に接続されているとき、接続バンドとその下に位置する
サブストレート領域との間の帯域に対する電圧負荷とし
て作用しないことである。しかしサブストレート抵抗を
利用する場合、問題のサブストレート抵抗における電圧
降下の結果として、障害の発生の際保護装置の出力電位
がサブストレート抵抗において降下する電圧だけ、障害
の極性に応じて、低下するか又は上昇する点に注意すべ
きである。
保護すべき回路におけるこの電圧降下の不都合な影響を
回避するために、保護すべき回路のアースに関連付けら
れた基準点を直接、保護装置の電圧制限素子が接続され
ているサブストレート領域に対応配置することが望まし
い。これにより、障害の発生時に保護すべき回路には、
保護装置の電圧制限素子に発生する電圧の大きさに相応
するピーク電圧しか供給されないことが保証される。
回避するために、保護すべき回路のアースに関連付けら
れた基準点を直接、保護装置の電圧制限素子が接続され
ているサブストレート領域に対応配置することが望まし
い。これにより、障害の発生時に保護すべき回路には、
保護装置の電圧制限素子に発生する電圧の大きさに相応
するピーク電圧しか供給されないことが保証される。
更に、保護装置のサブストレート領域を集積回路のその
他のサブストレート領域から”切離し”かつ保護装置の
サブストレート領域を別個の導体路を介して集積回路の
基準点(アース)に接続すると有利であり、その際保護
装置の所望の(必要な)サブストレート抵抗は分離接続
帯域の相応の形成によって実現することができる。保護
装置のサブストレート領域の、その他の集積回路のサブ
ストレート領域からの”切離し”により、このために障
害発生時において、直接保護される回路部分を越えて、
その他の集積回路部分に対する比較的大きな保護作用が
実現されるという利点が生じる。
他のサブストレート領域から”切離し”かつ保護装置の
サブストレート領域を別個の導体路を介して集積回路の
基準点(アース)に接続すると有利であり、その際保護
装置の所望の(必要な)サブストレート抵抗は分離接続
帯域の相応の形成によって実現することができる。保護
装置のサブストレート領域の、その他の集積回路のサブ
ストレート領域からの”切離し”により、このために障
害発生時において、直接保護される回路部分を越えて、
その他の集積回路部分に対する比較的大きな保護作用が
実現されるという利点が生じる。
保護装置のサブストレート領域の、他の回路部分のサブ
ストレート領域からの”切離し”は例えば、集積回路の
対応配置された接続パッドのサブストレート領域の周囲
に、保護装置の低抵抗のサブストレート領域を集積回路
の他の低抵抗のサブストレート領域から分離する比較的
低い導電率を有する帯域を設けることによって実現する
ことができる。低抵抗のサブストレート領域は一般にp
導電型の分離拡散によって形成され、一方比較的低い導
電率を有する帯域は半導体基体のサブストレート材料の
p導電型の低ドーピングされた領域によって規定される
。
ストレート領域からの”切離し”は例えば、集積回路の
対応配置された接続パッドのサブストレート領域の周囲
に、保護装置の低抵抗のサブストレート領域を集積回路
の他の低抵抗のサブストレート領域から分離する比較的
低い導電率を有する帯域を設けることによって実現する
ことができる。低抵抗のサブストレート領域は一般にp
導電型の分離拡散によって形成され、一方比較的低い導
電率を有する帯域は半導体基体のサブストレート材料の
p導電型の低ドーピングされた領域によって規定される
。
実施例
次に本発明を図示の実施例につき図面を用いて詳細に説
明する。
明する。
第10図乃至第14図は、集積回路装置を保護しようと
する、本発明の保護装置の製造工程を示すものであるが
、集積回路は保護装置と同じ半導体基体に存在するが、
以下の図には図示されていない。第10図に図示のよう
に、保護装置の製造において、実施例ではp導電型を有
する半導体基体1(図示されていない集積回路装置の半
導体基体も同様である)から出発している。半導体基体
1に、第10図に図示のように、半導体基体1の導電型
とは反対の導電型であり、従って第10図ではn導電型
を有する抵抗領域2が設けられる。抵抗領域2は比較的
濃くドーピングされておりかつ例えば101019C”
の不純物濃度を有する。
する、本発明の保護装置の製造工程を示すものであるが
、集積回路は保護装置と同じ半導体基体に存在するが、
以下の図には図示されていない。第10図に図示のよう
に、保護装置の製造において、実施例ではp導電型を有
する半導体基体1(図示されていない集積回路装置の半
導体基体も同様である)から出発している。半導体基体
1に、第10図に図示のように、半導体基体1の導電型
とは反対の導電型であり、従って第10図ではn導電型
を有する抵抗領域2が設けられる。抵抗領域2は比較的
濃くドーピングされておりかつ例えば101019C”
の不純物濃度を有する。
第11図によれば、n導電型の抵抗領域2を有するp導
電型の半導体基体1(サブストレート)上にn導電型の
エピタキシャル層3が形成され、その結果抵抗領域2は
サブストレート1とエピタキシャル層3との間に埋め込
まれる(埋め込み層)。第12図に図示のように工ぎタ
キシャル層3に、p導電型の半導体帯域4が形成される
。この帯域の領域4′、4“及び4//Fは境を接する
抵抗領域2と共に、電圧制限素子として用いられるツェ
ナーダイオードを形成している。p領域4′及び4″は
更に付加的にp領域゛4′と一緒に分離帯域の機能を果
たす。p領域4″′は抵抗領域2に下面全体が接し、一
方p領域4′は抵抗領域4′に縁のみが接している。p
領域4′、411. 4/#及び4″は、それらが抵抗
領域2乃至サブストレート1に接する程度に深く形成さ
れる。p帯域4は、サブストレート1.とエピタキシャ
ル層3とから成る半導体基体に1工程において、例えば
拡散又はイオン、プランテーションによって形成される
。
電型の半導体基体1(サブストレート)上にn導電型の
エピタキシャル層3が形成され、その結果抵抗領域2は
サブストレート1とエピタキシャル層3との間に埋め込
まれる(埋め込み層)。第12図に図示のように工ぎタ
キシャル層3に、p導電型の半導体帯域4が形成される
。この帯域の領域4′、4“及び4//Fは境を接する
抵抗領域2と共に、電圧制限素子として用いられるツェ
ナーダイオードを形成している。p領域4′及び4″は
更に付加的にp領域゛4′と一緒に分離帯域の機能を果
たす。p領域4″′は抵抗領域2に下面全体が接し、一
方p領域4′は抵抗領域4′に縁のみが接している。p
領域4′、411. 4/#及び4″は、それらが抵抗
領域2乃至サブストレート1に接する程度に深く形成さ
れる。p帯域4は、サブストレート1.とエピタキシャ
ル層3とから成る半導体基体に1工程において、例えば
拡散又はイオン、プランテーションによって形成される
。
抵抗領域2の接続は、第16図に図示のように、例えば
同じく拡散又はイオンプランテーションによってp領域
の後に製造されるn導電型の接続帯域5及び6によって
行われる。第13図の接続帯域5は抵抗領域2に対する
電流供給のために用いられかつ抵抗領域2の中央にある
。
同じく拡散又はイオンプランテーションによってp領域
の後に製造されるn導電型の接続帯域5及び6によって
行われる。第13図の接続帯域5は抵抗領域2に対する
電流供給のために用いられかつ抵抗領域2の中央にある
。
第14図は、エピタキシャル層3の表面に絶縁層7並び
に接続帯域5に通じる導体路8、p領域4′、4”及び
4″を相互接続する導体路9及び接続帯域6と後置接続
された、図示されていない、同じ半導体基体にある集積
回路装置との間の電気的接続を形成する導体路10を備
えた完成した保護装置を示している。
に接続帯域5に通じる導体路8、p領域4′、4”及び
4″を相互接続する導体路9及び接続帯域6と後置接続
された、図示されていない、同じ半導体基体にある集積
回路装置との間の電気的接続を形成する導体路10を備
えた完成した保護装置を示している。
第15図は、第14図の保護装置の平面図である。
第15図において、後置接続された、図示、されていな
い保護すべき集積回路の基準点を、第 13図に図示の
本発明の装置の電圧制限ツェナーダイオードの基準点(
p領域4. 4’、 4“。
い保護すべき集積回路の基準点を、第 13図に図示の
本発明の装置の電圧制限ツェナーダイオードの基準点(
p領域4. 4’、 4“。
4″)に接続する導体路9′が示されている。
第16図は、第14図及び第15図の保護装置の等価回
路図である。第16図の等価回路図において、抵抗領域
2は抵抗領域2’、 2’及び2′″に分割されてい
る。というのは、第14図及び第15図の本発明の実施
例において抵抗領域2とサブストレート1との間に、抵
抗領域2とサブストレート1との間のpn接合によって
形成される大面積のダイオードが作用するからである。
路図である。第16図の等価回路図において、抵抗領域
2は抵抗領域2’、 2’及び2′″に分割されてい
る。というのは、第14図及び第15図の本発明の実施
例において抵抗領域2とサブストレート1との間に、抵
抗領域2とサブストレート1との間のpn接合によって
形成される大面積のダイオードが作用するからである。
このダイオードは第16図の等価回路図ではダイオード
11及び12によって簡単に示されている。ツェナーダ
イオードは参照番号13によって示されている。破線で
示した抵抗14はサブストレート抵抗を表している。回
路の接続点は参照番号15及び16によって示されてい
る。
11及び12によって簡単に示されている。ツェナーダ
イオードは参照番号13によって示されている。破線で
示した抵抗14はサブストレート抵抗を表している。回
路の接続点は参照番号15及び16によって示されてい
る。
第16図の等価回路を用いて、保護装置の機能を説明し
たい。接続端子15及び16に既述の障害の1つが発生
すると、接続端子15及び16の間で発生した障害電圧
の極性が正の場合、抵抗2′、2“ 2tn、電圧制限
素子としてのツェナーダイオード13及びサブストレー
ト抵抗14を介して電流が流れる。その場合ダイオード
11及び12は阻止されている。接続端子15と16と
の間の障害電圧が負の極性を有すると、ダイオード11
及び12は導通し、即ち障害によって生じる電流は抵抗
領域2’、 2″及び2″ヲ介してサブストレートに
流れ、それから導通方向て作用するダイオード11.1
2及び13を介して流出する。本発明によれば抵抗領域
2′、2“、2″及び14は、次のように選定されかつ
実現されている。即ち保護装置がその機能を果たさなけ
ればならない予測されるピーク負荷の限界において、エ
ネルギーの大部分を吸収しかつその際発生された熱を比
−較的大きな結晶容積中に放出するようにである。電流
の流れによって発生される、サブストレート抵抗14に
おける電圧降下が後続の、保護すべき集積回路に作用す
ることがないようにするために、有利には、後続の回路
に対する基準点として、ツェナーダイオード13のアノ
ードとツェナーダイオード13のサブストレート領域と
の接続点が選択されるようになっている。
たい。接続端子15及び16に既述の障害の1つが発生
すると、接続端子15及び16の間で発生した障害電圧
の極性が正の場合、抵抗2′、2“ 2tn、電圧制限
素子としてのツェナーダイオード13及びサブストレー
ト抵抗14を介して電流が流れる。その場合ダイオード
11及び12は阻止されている。接続端子15と16と
の間の障害電圧が負の極性を有すると、ダイオード11
及び12は導通し、即ち障害によって生じる電流は抵抗
領域2’、 2″及び2″ヲ介してサブストレートに
流れ、それから導通方向て作用するダイオード11.1
2及び13を介して流出する。本発明によれば抵抗領域
2′、2“、2″及び14は、次のように選定されかつ
実現されている。即ち保護装置がその機能を果たさなけ
ればならない予測されるピーク負荷の限界において、エ
ネルギーの大部分を吸収しかつその際発生された熱を比
−較的大きな結晶容積中に放出するようにである。電流
の流れによって発生される、サブストレート抵抗14に
おける電圧降下が後続の、保護すべき集積回路に作用す
ることがないようにするために、有利には、後続の回路
に対する基準点として、ツェナーダイオード13のアノ
ードとツェナーダイオード13のサブストレート領域と
の接続点が選択されるようになっている。
次に本発明の保護装置の別の実施例の製造について説明
する。第17図によれば、p導電型のサブストレート1
.n導電型の埋め込み層2(抵抗領域)及びn導電型の
エピタキシャル層3から成る半導体基体に本発明の保護
装置を製造するために、p導電型のp帯域15.16及
び17が、サブストレート1に接触するように形成され
る。p帯域15.16及び17は例えば、拡散又はイオ
ンプランテーションによって製造される。p帯域15は
分離帯域として用いられ、一方p帯域16及び17はツ
ェナーダイオードの半導体帯域である。
する。第17図によれば、p導電型のサブストレート1
.n導電型の埋め込み層2(抵抗領域)及びn導電型の
エピタキシャル層3から成る半導体基体に本発明の保護
装置を製造するために、p導電型のp帯域15.16及
び17が、サブストレート1に接触するように形成され
る。p帯域15.16及び17は例えば、拡散又はイオ
ンプランテーションによって製造される。p帯域15は
分離帯域として用いられ、一方p帯域16及び17はツ
ェナーダイオードの半導体帯域である。
p帯域15.16及び17の製造後、第18図に図示の
ように、抵抗領域2に対する接続帯域18.19及び2
0が製造される。これら接続帯域18.19及び20は
n導電型を有する。
ように、抵抗領域2に対する接続帯域18.19及び2
0が製造される。これら接続帯域18.19及び20は
n導電型を有する。
第19図によれば引き続き、n帯域21及び22が製造
される。その深さはそれ以前にエピタキシャル層3に製
造された半導体帯域の深さよυ浅い。半導体帯域21は
半導体帯域19から半導体帯域16まで延在しかつこれ
ら両生導体帯域を被覆している。半導体帯域22は半導
体帯域17から半導体帯域20″jfで延在しかつこれ
ら両生導体帯域を被覆している。第19図は、そのうち
一方が半導体帯域21及び半導体帯域16によって形成
され、他方が半導体帯域22及び17によって形成され
る2つのツェナーダイオードを有する。
される。その深さはそれ以前にエピタキシャル層3に製
造された半導体帯域の深さよυ浅い。半導体帯域21は
半導体帯域19から半導体帯域16まで延在しかつこれ
ら両生導体帯域を被覆している。半導体帯域22は半導
体帯域17から半導体帯域20″jfで延在しかつこれ
ら両生導体帯域を被覆している。第19図は、そのうち
一方が半導体帯域21及び半導体帯域16によって形成
され、他方が半導体帯域22及び17によって形成され
る2つのツェナーダイオードを有する。
半導体帯域16(p+帯域)を半導体帯域21(n+帯
域)によって被覆しかつ半導体帯域17全半導体帯域2
2によって被覆することにより、これら帯域の阻止層が
いずれの個所でも半導体基体5の表面に接しないことに
なり、これによりpn接合は表面からの影響から保護さ
れるようになる。
域)によって被覆しかつ半導体帯域17全半導体帯域2
2によって被覆することにより、これら帯域の阻止層が
いずれの個所でも半導体基体5の表面に接しないことに
なり、これによりpn接合は表面からの影響から保護さ
れるようになる。
完成した保護装置は、第20図に断面図にて、又、第2
1図に平面図にて示されている。
1図に平面図にて示されている。
第19図、第20図及び第21図が、2つのツェナーダ
イオードが相互に並列に作用するようになっている保護
装置を示しているのに対し、第22図及び第23図は、
それぞれ2つのツェナーダイオードが直列に接続されか
つこれら直列回路が相互に並列に作用するようになって
いる保護装置を示している。第22図に図示のように、
この保護装置の半導体基体はここでも、p導電型のサブ
ストレート1とn導電型のエピタキシャル層3とから成
っている。第22図の保護装置では埋め込み層の形の3
つの抵抗領域2’、 2’及び2′が設けられている
。第22図によればエピタキシャル層3に、領域23a
。
イオードが相互に並列に作用するようになっている保護
装置を示しているのに対し、第22図及び第23図は、
それぞれ2つのツェナーダイオードが直列に接続されか
つこれら直列回路が相互に並列に作用するようになって
いる保護装置を示している。第22図に図示のように、
この保護装置の半導体基体はここでも、p導電型のサブ
ストレート1とn導電型のエピタキシャル層3とから成
っている。第22図の保護装置では埋め込み層の形の3
つの抵抗領域2’、 2’及び2′が設けられている
。第22図によればエピタキシャル層3に、領域23a
。
23b、23c+ 23a+ 23e及び23fか
ら成る、p導電型の分離帯域23が形成されている。分
離領域23aは抵抗領域2′と共にツェナーダイオード
を形成し、分離領域23bは抵抗領域2′と共にツェナ
ーダイオードを形成し、分離領域23Cは抵抗領域2′
と共にツェナーダイオードを形成しかつ更に分離領域2
3dは抵抗領域2′と共にツェナーダイオードを形成す
る。n導電型の接続帯域27は抵抗領域2′に対する接
続部を形成し、接続帯域28及び29は抵抗領域2″に
対する接続部を形成しかっn導電型の接続帯域30は抵
抗領域2″に対する接続部を形成する。第23図は、エ
ビタキシャル層上の絶縁層31及び電極32,33.3
4及び35を備えた完成した保護装置を示している。
ら成る、p導電型の分離帯域23が形成されている。分
離領域23aは抵抗領域2′と共にツェナーダイオード
を形成し、分離領域23bは抵抗領域2′と共にツェナ
ーダイオードを形成し、分離領域23Cは抵抗領域2′
と共にツェナーダイオードを形成しかつ更に分離領域2
3dは抵抗領域2′と共にツェナーダイオードを形成す
る。n導電型の接続帯域27は抵抗領域2′に対する接
続部を形成し、接続帯域28及び29は抵抗領域2″に
対する接続部を形成しかっn導電型の接続帯域30は抵
抗領域2″に対する接続部を形成する。第23図は、エ
ビタキシャル層上の絶縁層31及び電極32,33.3
4及び35を備えた完成した保護装置を示している。
第23図に相応する等価回路図である。
第22図、第26図及び第24図の保護装置は、第14
図、第20図及び第21図に対して、電圧制限素子とし
ての直列接続されたツェナーダイオードによって、後続
の、保護すべき回路に対する作動電圧を相応に大きく選
択することができるという利点を有する。
図、第20図及び第21図に対して、電圧制限素子とし
ての直列接続されたツェナーダイオードによって、後続
の、保護すべき回路に対する作動電圧を相応に大きく選
択することができるという利点を有する。
第25図は、ここでもp導電型のサブストレート1とn
導電型の工ざタキシャル層3とを有する、本発明の別の
保護装置を示している。第25図の保護装置はp導電型
の分離帯域36によって取り囲まれている。エピタキシ
ャル層3とサブストレート1との間に、同時に電界効果
トランジスタのソース帯域を形成する抵抗領域2が存在
している。この電界効果トランジスタのドレイン帯域は
n導電型の半導体帯域37によって形成される。エピタ
キシャル層3に、n導電型の該エピタキシャル層3と共
にツェナーダイオードを形成する2つのp帯域38及び
39が存在している。更にp帯域39は電界効果トラン
ジスタの、ゲート電極を形成する。抵抗領域2乃至ソー
ス帯域は接続帯域40によって接触接続され、一方p帯
域38は接続帯域42によって接゛触接続されかつp帯
域39は接続帯域42によって接触接続される。ドレイ
ン帯域37は接続帯域43によって接触接続される。
導電型の工ざタキシャル層3とを有する、本発明の別の
保護装置を示している。第25図の保護装置はp導電型
の分離帯域36によって取り囲まれている。エピタキシ
ャル層3とサブストレート1との間に、同時に電界効果
トランジスタのソース帯域を形成する抵抗領域2が存在
している。この電界効果トランジスタのドレイン帯域は
n導電型の半導体帯域37によって形成される。エピタ
キシャル層3に、n導電型の該エピタキシャル層3と共
にツェナーダイオードを形成する2つのp帯域38及び
39が存在している。更にp帯域39は電界効果トラン
ジスタの、ゲート電極を形成する。抵抗領域2乃至ソー
ス帯域は接続帯域40によって接触接続され、一方p帯
域38は接続帯域42によって接゛触接続されかつp帯
域39は接続帯域42によって接触接続される。ドレイ
ン帯域37は接続帯域43によって接触接続される。
接続帯域41及び42は分離帯域36に接続されている
。
。
第26図は、ツェナーダイオード44、抵抗帯域2のサ
ブストレート1に対するpn接合を特徴付ける2つのサ
ブストレートダイオード45及び43、抵抗領域2′、
2“及び2M及び電界効果トランジスタ47を有する、
第25図の保護装置の等何回路を示している。
ブストレート1に対するpn接合を特徴付ける2つのサ
ブストレートダイオード45及び43、抵抗領域2′、
2“及び2M及び電界効果トランジスタ47を有する、
第25図の保護装置の等何回路を示している。
第25図及び第26図の保護装置における電界効果トラ
ンジスタは、保護装置の出力側に障害発生時に生じる電
流を制限するという課題を有し、これにより保護機能は
拡大される。このことは、ソース電極に比較的高い(正
の)障害電圧が発生した場合に集積された電界効果トラ
ンジスタのチャネル領域K(第25図)が狭くなるよう
にすることによって行われる。本発明の保護装置の出力
側における電界効果トランジスタの使用は、既述の保護
装置の実現のためにも適している。
ンジスタは、保護装置の出力側に障害発生時に生じる電
流を制限するという課題を有し、これにより保護機能は
拡大される。このことは、ソース電極に比較的高い(正
の)障害電圧が発生した場合に集積された電界効果トラ
ンジスタのチャネル領域K(第25図)が狭くなるよう
にすることによって行われる。本発明の保護装置の出力
側における電界効果トランジスタの使用は、既述の保護
装置の実現のためにも適している。
限界負荷の際にエネルギーの大部分を吸収しなければな
らずかつ例えば、第16図の部分抵抗2′、2“及び2
″の合計によって特徴付けられている本発明の保護装置
の抵抗は有利には次のように選定されるべきである。即
ち限界負荷(予測される最大“障害電流”)の発生時に
この抵抗における電圧降下とツェナー電圧との和が、接
続パッド15とその下に存在する領域、例えばnBox
i含む醸化層との間の区間に対して、降伏電圧の値に達
しないようにである。
らずかつ例えば、第16図の部分抵抗2′、2“及び2
″の合計によって特徴付けられている本発明の保護装置
の抵抗は有利には次のように選定されるべきである。即
ち限界負荷(予測される最大“障害電流”)の発生時に
この抵抗における電圧降下とツェナー電圧との和が、接
続パッド15とその下に存在する領域、例えばnBox
i含む醸化層との間の区間に対して、降伏電圧の値に達
しないようにである。
このことを以下に示す例によって明らかにしたい。
一最大発生障害電流=2OA(第6図)。
−ツエナー電圧(第16図における13)=7■。
一接続パッドとnBoxとの間の許容ピーク電圧=15
0V を前提条件として、最大許容抵抗値、例えば部分領域2
’、 2’、 2”(第16図)の和はと計算され
る。
0V を前提条件として、最大許容抵抗値、例えば部分領域2
’、 2’、 2”(第16図)の和はと計算され
る。
ここから、抵抗領域が吸収するぎ−ク電力の成分が
PR= (150V 7 v) X20A=2.86
KWと計算される。
KWと計算される。
従ってツェナーダイオードによって吸収すべきピーク電
力の成分はたった PZD=7■×2OA−140W である。
力の成分はたった PZD=7■×2OA−140W である。
計算例から、比較的低いツェナー電圧を有するツェナー
ダイオードは比較的高いツェナー電圧を有するツェナー
ダイオードに比べてピークエネルギーの比較的僅かな成
分を消費することも認められる。第16図の等価回路図
において参照番号14によって図示されているようなサ
ブストレート領域に抵抗が存在していると、相応に、障
害発生時に七の他の領域において発生する、熱に変換す
べきエネルギーが低減される。
ダイオードは比較的高いツェナー電圧を有するツェナー
ダイオードに比べてピークエネルギーの比較的僅かな成
分を消費することも認められる。第16図の等価回路図
において参照番号14によって図示されているようなサ
ブストレート領域に抵抗が存在していると、相応に、障
害発生時に七の他の領域において発生する、熱に変換す
べきエネルギーが低減される。
電圧制限素子(ツェナーダイオード)において熱に変換
すべきエネルギーの成分が僅かになればなる程、この素
子の面積は一層小さく実現することができる。即ち、電
圧制限素子としてツェナーダイオードを使用した場合そ
の面積が低減されるが、ドーざング比の他に、阻止層面
積にも依存するツェナーダイオード阻止層容積も低減さ
れる。この点は、この阻止層容積が集積回路の機能に不
都合な作用を及ぼしかつこの阻止層面積の低減によって
この不都合な作用を回避または低減することができると
き、l要である。
すべきエネルギーの成分が僅かになればなる程、この素
子の面積は一層小さく実現することができる。即ち、電
圧制限素子としてツェナーダイオードを使用した場合そ
の面積が低減されるが、ドーざング比の他に、阻止層面
積にも依存するツェナーダイオード阻止層容積も低減さ
れる。この点は、この阻止層容積が集積回路の機能に不
都合な作用を及ぼしかつこの阻止層面積の低減によって
この不都合な作用を回避または低減することができると
き、l要である。
第27図は、第1の保護装置48の他に第2の保護装置
49が設けられている、本発明の実施例を示している。
49が設けられている、本発明の実施例を示している。
第27図の装置における保護装置48及び49は例えば
、第10図、第11図、第12図、第16図、第14図
、第15図及び第16図に基いて説明したような構成で
ある。第1の保護装置48の入力側5は導体路8を介し
て集積回路の接続パッド15に接続されている。第1の
保護装R4Bの出力接続端子6は導体路10を介して第
2の保護装置49の入力側5′に接続されており、かつ
その出力側6′は導体路10′を介して(図示されてい
ない)保護すべき回路装置に接続されている。導体路5
1は第1の保護装置48のサブストレート領域50をp
導電型の抵抗帯域52に接続し、一方接点接続帯域53
′は集積回路の基準点16(アース)に接続されている
。第2の保護装置49のサブストレート領域54は導体
路55を介して集積回路の基準点16と同時に(図示さ
れていない)保護すべき回路装置の基準点に接続されて
いる。サブストレート領域には、接続パッド15に対応
して設けられているn帯域56も形成されている。第1
の保護装置48が埋め込まれているサブストレート領域
50は第2の保護装置49が埋め込まれているサブスト
レート領域58からn帯域59によって”切り離されて
いる”。
、第10図、第11図、第12図、第16図、第14図
、第15図及び第16図に基いて説明したような構成で
ある。第1の保護装置48の入力側5は導体路8を介し
て集積回路の接続パッド15に接続されている。第1の
保護装R4Bの出力接続端子6は導体路10を介して第
2の保護装置49の入力側5′に接続されており、かつ
その出力側6′は導体路10′を介して(図示されてい
ない)保護すべき回路装置に接続されている。導体路5
1は第1の保護装置48のサブストレート領域50をp
導電型の抵抗帯域52に接続し、一方接点接続帯域53
′は集積回路の基準点16(アース)に接続されている
。第2の保護装置49のサブストレート領域54は導体
路55を介して集積回路の基準点16と同時に(図示さ
れていない)保護すべき回路装置の基準点に接続されて
いる。サブストレート領域には、接続パッド15に対応
して設けられているn帯域56も形成されている。第1
の保護装置48が埋め込まれているサブストレート領域
50は第2の保護装置49が埋め込まれているサブスト
レート領域58からn帯域59によって”切り離されて
いる”。
第28図は第27図の装置の線A −A’に沿って切断
し−で見た、個々の半導体帯域の断面図でありかつ第6
0図はその斜視図である。
し−で見た、個々の半導体帯域の断面図でありかつ第6
0図はその斜視図である。
第29図には、第1の保護装置48及び第2の保護装置
49の素子を有する、第27図の装置の等価回路が示さ
れている。保護装置の動作は既に説明した。第29図の
等価回路は実質的に、2つの保護装置48及び49のサ
ブストレート領域の”切り離し”を明らかにしている。
49の素子を有する、第27図の装置の等価回路が示さ
れている。保護装置の動作は既に説明した。第29図の
等価回路は実質的に、2つの保護装置48及び49のサ
ブストレート領域の”切り離し”を明らかにしている。
第29図に図示されているように、サブストレート領域
50は抵抗52′及び52“によって集積回路の基準点
16に接続されており、その際第27図に図示のように
半導体帯域の配置によって抵抗52′は一般に抵抗52
“より小さい。これにより第2の保護装置49のサブス
トレート領域54は導体55′Jk介して基準点16に
接続可能であり、これによりサブストレート帯域50と
基準点16との間で作用する抵抗を別個に選定すること
ができる。例えば、サブストレート帯域50と基準点1
6との間で作用する抵抗を第27図に図示の抵抗帯域5
2の構成によって規定することができる。
50は抵抗52′及び52“によって集積回路の基準点
16に接続されており、その際第27図に図示のように
半導体帯域の配置によって抵抗52′は一般に抵抗52
“より小さい。これにより第2の保護装置49のサブス
トレート領域54は導体55′Jk介して基準点16に
接続可能であり、これによりサブストレート帯域50と
基準点16との間で作用する抵抗を別個に選定すること
ができる。例えば、サブストレート帯域50と基準点1
6との間で作用する抵抗を第27図に図示の抵抗帯域5
2の構成によって規定することができる。
第27図に図示の本発明の装置の利点は、第2の保護装
置49に後置接続されている保護すべき回路装置に対し
ても、集積回路のその他の部分に対しても、サブストレ
ート領域の”切り離し”のため、比較的大きな保護作用
が実現されるという点である。第27図の装置の別の利
点は、サブストレート抵抗52’、52’の相応の選定
によって、このサブストレート抵抗によって吸収される
放電エネルギー(障害)の成分を、保護装置48及び4
9が所要結晶面積に関して相応に小さく選択することが
できる程大きく選択することができるという点にある。
置49に後置接続されている保護すべき回路装置に対し
ても、集積回路のその他の部分に対しても、サブストレ
ート領域の”切り離し”のため、比較的大きな保護作用
が実現されるという点である。第27図の装置の別の利
点は、サブストレート抵抗52’、52’の相応の選定
によって、このサブストレート抵抗によって吸収される
放電エネルギー(障害)の成分を、保護装置48及び4
9が所要結晶面積に関して相応に小さく選択することが
できる程大きく選択することができるという点にある。
実施例においては集積回路装置のサブストレ−トはp導
電型を有していたが、本発明は勿論n導電型のサブスト
レート及び相応に整合された導電型のその他の半導体帯
域を有する集積回路に対しても当てはまる。
電型を有していたが、本発明は勿論n導電型のサブスト
レート及び相応に整合された導電型のその他の半導体帯
域を有する集積回路に対しても当てはまる。
本発明により、高エネルギーの電気的な障害から保護す
るために設けられている抵抗は、第16図に図示のよう
に有利には、不都合な電気的な障害が作用する、集積回
路装置の接続端子ピン15.16に接続される。
るために設けられている抵抗は、第16図に図示のよう
に有利には、不都合な電気的な障害が作用する、集積回
路装置の接続端子ピン15.16に接続される。
第1図は、第1バージヨンの検査回路の回路略図であり
、第2図は、第1図の検査回路の等価回路図であり、第
6図は、第1図の検査回路においてシミュレーション負
荷を1Ωとした場合に得られた電流の時間に関する経過
を示す図であり、第4図は、第2バージヨンの検査回路
の回路略図であり、第5図は、第4図の検査回路の等価
回路図であ夛、第6図は、第4図の検査回路においてシ
ミュレーション負荷を1Ωとした場合に得られた電流の
時間に関する経過を示す図であり、第7図は、第4図の
検査回路においてシミュレーション負荷を1Ωとした場
合に得られた電力の時間に関する経過を示す図であり、
第8図は、第4図の検査回路においてシミュレーション
負荷を11Ωとした場合に得られた電流の時間に関する
経過を示す図であり、第9図は、第4図の検査回路にお
いてシミュレーション負荷を11Ωとした場合に得られ
た電力の時間に関する経過を示す図であり、第10図乃
至第14図は、本発明の保護装置の第1実施例をその製
造工程を説明する斜視図であり、第15図は、第14図
の完成した保護装置の平面図で−あり、第16図は、第
14図及び第15図の保護装置の等価回路図であり、第
17図乃至第19図は、本発明の保護装置の別の実施例
の製造工程を説明する斜視図であり、第20図は、第2
の実施例の完成した保護装置を示す断面図であり、第2
1図は、第20図の平面図であり、第22図は、ツェナ
ーダイオード対が直列接続されている別の実施例の斜視
図であり、第26図は第22図の実施例を完成した状態
において示す同じく斜視図であり、第24図は、第23
図の保護装置の等価回路図であり、第25図は、本発明
の更に別の実施例を示す断面図であり、第26図は、第
25図の保護装置の等価回路図であり、第27図は、2
つの保護装置を備えた本発明の別の実施例の平面図であ
り、第28図は、第27図の線A −A’に沿って切断
して見た断面図であり、第29図は、第27図の保護装
置の等価回路図であり、第60図は、第27図の保護装
置の斜視図である。 1・・・サブストレート、2. 2’、 2“、2′
、2″・・・抵抗領域、3・・・工ぎタキシャル層、4
,15゜23・・分離帯域、5. 6. 18. 19
. 20゜27.28.29・・・接続帯域、7,31
・・・絶縁層、8,9.9’、10,32,33,34
゜35・・・導体路、11,12,45.46・・・ダ
イオード、13,16,17.44・・・ツェナーダイ
オード、14. 52’、 52″・・・サブストレ
ート抵抗、15.16・・・接続端子、47・・・電界
効呆トランジスタ
、第2図は、第1図の検査回路の等価回路図であり、第
6図は、第1図の検査回路においてシミュレーション負
荷を1Ωとした場合に得られた電流の時間に関する経過
を示す図であり、第4図は、第2バージヨンの検査回路
の回路略図であり、第5図は、第4図の検査回路の等価
回路図であ夛、第6図は、第4図の検査回路においてシ
ミュレーション負荷を1Ωとした場合に得られた電流の
時間に関する経過を示す図であり、第7図は、第4図の
検査回路においてシミュレーション負荷を1Ωとした場
合に得られた電力の時間に関する経過を示す図であり、
第8図は、第4図の検査回路においてシミュレーション
負荷を11Ωとした場合に得られた電流の時間に関する
経過を示す図であり、第9図は、第4図の検査回路にお
いてシミュレーション負荷を11Ωとした場合に得られ
た電力の時間に関する経過を示す図であり、第10図乃
至第14図は、本発明の保護装置の第1実施例をその製
造工程を説明する斜視図であり、第15図は、第14図
の完成した保護装置の平面図で−あり、第16図は、第
14図及び第15図の保護装置の等価回路図であり、第
17図乃至第19図は、本発明の保護装置の別の実施例
の製造工程を説明する斜視図であり、第20図は、第2
の実施例の完成した保護装置を示す断面図であり、第2
1図は、第20図の平面図であり、第22図は、ツェナ
ーダイオード対が直列接続されている別の実施例の斜視
図であり、第26図は第22図の実施例を完成した状態
において示す同じく斜視図であり、第24図は、第23
図の保護装置の等価回路図であり、第25図は、本発明
の更に別の実施例を示す断面図であり、第26図は、第
25図の保護装置の等価回路図であり、第27図は、2
つの保護装置を備えた本発明の別の実施例の平面図であ
り、第28図は、第27図の線A −A’に沿って切断
して見た断面図であり、第29図は、第27図の保護装
置の等価回路図であり、第60図は、第27図の保護装
置の斜視図である。 1・・・サブストレート、2. 2’、 2“、2′
、2″・・・抵抗領域、3・・・工ぎタキシャル層、4
,15゜23・・分離帯域、5. 6. 18. 19
. 20゜27.28.29・・・接続帯域、7,31
・・・絶縁層、8,9.9’、10,32,33,34
゜35・・・導体路、11,12,45.46・・・ダ
イオード、13,16,17.44・・・ツェナーダイ
オード、14. 52’、 52″・・・サブストレ
ート抵抗、15.16・・・接続端子、47・・・電界
効呆トランジスタ
Claims (1)
- 【特許請求の範囲】 1、集積回路装置に作用する高エネルギーの電気的障害
から該集積回路装置を保護する少なくとも部分的に一緒
に集積された保護装置を具備した集積回路装置において
、 上記保護装置は、1つ又は複数の抵抗領域の形のオーミ
ック抵抗を有し、該抵抗の選定に際して、限界負荷の際
電気的障害のエネルギーの大部分を吸収しかつ該エネル
ギー吸収によって上記抵抗内に発生される熱を、上記オ
ーミック抵抗の熱エネルギーによって作用を受ける、上
記保護装置の面が熱的に過負荷されないように、保護装
置の面に分配するように当該抵抗の選定設計がなされて
おり、かつ上記保護装置は障害電圧の制限のために1つ
の電圧制限素子又は複数の電圧制限素子を有することを
特徴とする集積回路装置。 2、オーミック抵抗は第1の導電型の抵抗領域として又
は第1の導電型の複数の抵抗領域の形において半導体基
体中に設けられている請求項1記載の集積回路装置。 3、半導体基体における抵抗領域は半導体表面から間隔
をおいて配設されている請求項1記載の集積回路装置。 4、抵抗領域を取り囲む半導体領域は第1の導電型を有
しかつ従って抵抗領域と同じ導電型を有する請求項1か
ら3までのいずれか1項記載の集積回路装置。 5、抵抗領域は、該抵抗領域を取り囲む半導体領域より
高くドーピングされている請求項1から4までのいずれ
か1項記載の集積回路装置。 6、抵抗領域は、種々異なった抵抗の領域を有する請求
項1から5までのいずれか1項記載の集積回路装置。 7、抵抗領域の電気的な接続部に対して、抵抗領域の導
電型の接続帯域が設けられており、該接続帯域は半導体
表面から抵抗領域まで延在している請求項1から5まで
のいずれか1項記載の集積回路装置。 8、1つ又は複数の抵抗領域は、矩形又は円形の横断面
を有する請求項1から7までのいずれか1項記載の集積
回路装置。 9、抵抗領域は、該抵抗領域並びに該抵抗領域を取り囲
む半導体領域が熱的に過負荷されないような大きさの容
積に形成されている請求項1から8までのいずれか1項
記載の集積回路装置。 10、抵抗領域に対する電流供給は、該抵抗領域の中央
にある接続帯域を介して行われる請求項1から9までの
いずれか1項記載の集積回路装置。 11、抵抗領域は、電圧制限素子と電気的に接続されて
いる請求項1から10までのいずれか1項記載の集積回
路装置。 12、電圧制限素子は、障害のエネルギーによって過負
荷されないように形成されている請求項1から11まで
のいずれか1項記載の集積回路装置。 13、電圧制限素子として、ツェナーダイオードが設け
られている請求項1から12までのいずれか1項記載の
集積回路装置。 14、保護装置に対する半導体基体に、第2の導電型の
半導体帯域が設けられており、該半導体帯域は第1の導
電型の抵抗領域と共にツェナーダイオードのpn接合を
成している請求項13記載の集積回路装置。 15、抵抗領域と共にツェナーダイオードのpn接合を
形成している、第2の導電型の半導体帯域は、半導体表
面から該半導体帯域の下に存在する抵抗領域まで延在し
ている請求項1から14までのいずれか1項記載の集積
回路装置。 16、抵抗領域と共にツェナーダイオードのpn接合を
形成している、第2の導電型の半導体帯域は、環状に形
成されている請求項1から15までのいずれか1項記載
の集積回路装置。 17、環状の半導体帯域によって取り囲まれている半導
体領域内の抵抗領域に対する第1の導電型の接続帯域及
び環状の半導体帯域によって取り囲まれている半導体領
域外の抵抗領域に対する第1の導電型の接続帯域が設け
られておりかつ環状の半導体帯域によって取り囲まれて
いる半導体領域の外にある抵抗領域に対する接続帯域は
、保護装置の出力側を形成している請求項16記載の集
積回路装置。 18、第2の導電型の半導体帯域の部分並びに別個だが
、上記第2の導電型の半導体とつながっている、第2の
導電型の半導体帯域によって形成されている分離帯域が
設けられている請求項1から17までのいずれか1項記
載の集積回路装置。 19、第2の導電型の半導体帯域は、該第2の導電型の
半導体帯域より浅く半導体基体中に配設されている第1
の導電型の半導体帯域と共にツェナーダイオードのpn
接合を形成し ている請求項1から18までのいずれか1項記載の集積
回路装置。 20、第1の導電型の半導体帯域は、抵抗領域の接続帯
域まで延在している請求項19記載の集積回路装置。 21、抵抗領域の導電型の半導体帯域並びに第2の導電
型の半導体帯域によって形成される複数のツェナーダイ
オードが設けられている請求項19記載の集積回路装置
。 22、それぞれ第2の導電型の半導体帯域並びにそれぞ
れ抵抗領域によって形成されている2つのツェナーダイ
オードが相互に直列に接続されている請求項1から22
までのいずれか1項記載の集積回路装置。 23、2つのツェナーダイオードの直列回路が、一方に
おいて一方のツェナーダイオードの第2の導電型の半導
体帯域に接続されておりかつ他方において第2の導電型
の半導体帯域と共に他方のツェナーダイオードのpn接
合を形成する抵抗領域に接触接続されている接続帯域に
接続されている導体路を介して行われている請求項22
記載の集積回路装置。 24、第1の導電型の3つの隣接して配置された半導体
領域を取り囲む第2の導電型の半導体帯域が設けられて
おり、かつ第1の導電型の真ん中の半導体領域に、第2
の導電型の2つの別の半導体帯域が配設されており、か
つ第1の導電型の半導体領域の下方に、第1の導電型の
抵抗領域が設けられておりかつ該抵抗領域は第2の導電
型の半導体帯域と共にツェナーダイオードのpn接合を
形成している請求項1から23までのいずれか1項記載
の集積回路装置。 25、第1の導電型の真ん中の半導体領域は、該第1の
導電型の真ん中の半導体領域を取り囲む第2の導電型の
環状帯域の外で接触接続が生じるように広がった面を有
しておりかつ上記接触接続個所が保護装置の出力側を形
成している請求項24記載の集積回路装置。 26、電圧制限素子の他に、電流制限素子が設けられて
いる請求項1から25までのいずれか1項記載の集積回
路装置。 27、電流制限素子として、電界効果トランジスタが設
けられている請求項26記載の集積回路装置。 28、電界効果トランジスタのソース帯域及びドレイン
帯域は、半導体基体において半導体表面から間隔をおい
て配設されている半導体帯域であり、かつソース帯域は
同時に、抵抗領域又は保護装置の抵抗領域である請求項
1から27までのいずれか1項記載の集積回路装置。 29、ゲート帯域は半導体表面から半導体基体内に延在
している請求項28記載の集積回路装置。 30、半導体基体は、サブストレートと該サブストレー
ト上に存在するエピタキシャル層とから成っており、か
つ保護装置は、分離帯域によって取り囲まれておりかつ
上記サブストレートは付加的な抵抗領域として用いられ
る請求項1から29までのいずれか1項記載の集積回路
装置。 31、第1の保護装置に後置接続されている第2の保護
装置が設けられている請求項1から 30までのいずれか1項記載の集積回路装置。 32、オーミック抵抗は、不都合な電気的な障害が作用
する、集積回路装置の接続端子(ピン)に電気的に接続
されている請求項1から31までのいずれか1項記載の
集積回路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3714647A DE3714647C2 (de) | 1987-05-02 | 1987-05-02 | Integrierte Schaltungsanordnung |
DE3714647.5 | 1987-05-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63285963A true JPS63285963A (ja) | 1988-11-22 |
JP2823562B2 JP2823562B2 (ja) | 1998-11-11 |
Family
ID=6326697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63107756A Expired - Lifetime JP2823562B2 (ja) | 1987-05-02 | 1988-05-02 | 集積半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4984031A (ja) |
EP (1) | EP0293575B1 (ja) |
JP (1) | JP2823562B2 (ja) |
KR (1) | KR970003733B1 (ja) |
DE (2) | DE3714647C2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
JP3155134B2 (ja) * | 1993-10-27 | 2001-04-09 | ローム株式会社 | 半導体装置 |
JP3217560B2 (ja) * | 1993-11-15 | 2001-10-09 | 株式会社東芝 | 半導体装置 |
JP2611639B2 (ja) * | 1993-11-25 | 1997-05-21 | 日本電気株式会社 | 半導体装置 |
US6111734A (en) * | 1996-03-07 | 2000-08-29 | Dallas Semiconductor Corporation | Electrostatic discharge protection circuits and application |
US6304126B1 (en) * | 1997-09-29 | 2001-10-16 | Stmicroelectronics S.A. | Protection circuit that can be associated with a filter |
US6791161B2 (en) | 2002-04-08 | 2004-09-14 | Fabtech, Inc. | Precision Zener diodes |
KR102576210B1 (ko) * | 2016-07-05 | 2023-09-08 | 삼성전자주식회사 | 반도체 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 | ||
JPS53108878U (ja) * | 1977-02-08 | 1978-08-31 | ||
JPS6196757A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置 |
JPS61183550U (ja) * | 1986-04-03 | 1986-11-15 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1209271A (en) * | 1967-02-27 | 1970-10-21 | Hitachi Ltd | Improvements in semiconductor devices |
US3562547A (en) * | 1967-04-17 | 1971-02-09 | Ibm | Protection diode for integrated circuit |
US3619725A (en) * | 1970-04-08 | 1971-11-09 | Rca Corp | Electrical fuse link |
US4042950A (en) * | 1976-03-01 | 1977-08-16 | Advanced Micro Devices, Inc. | Platinum silicide fuse links for integrated circuit devices |
DE2951931C2 (de) * | 1979-12-21 | 1981-10-29 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zum Schutz von bipolaren, integrierten Halbleiterschaltungen vor elektrischen Entladungen |
JPS5715459A (en) * | 1980-07-01 | 1982-01-26 | Fujitsu Ltd | Semiconductor integrated circuit |
DE3026361A1 (de) * | 1980-07-11 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Aus mindestens zwei monolitisch zusammengefassten mis-feldeffekttransistoren bestehender elektrischer widerstand fuer integrierte halbleiterschaltungen |
US4405933A (en) * | 1981-02-04 | 1983-09-20 | Rca Corporation | Protective integrated circuit device utilizing back-to-back zener diodes |
US4507756A (en) * | 1982-03-23 | 1985-03-26 | Texas Instruments Incorporated | Avalanche fuse element as programmable device |
US4491860A (en) * | 1982-04-23 | 1985-01-01 | Signetics Corporation | TiW2 N Fusible links in semiconductor integrated circuits |
JPS5992557A (ja) * | 1982-11-18 | 1984-05-28 | Nec Corp | 入力保護回路付半導体集積回路 |
JPS59107555A (ja) * | 1982-12-03 | 1984-06-21 | Fujitsu Ltd | 半導体装置 |
BR8606541A (pt) * | 1985-04-08 | 1987-08-04 | Sgs Semiconductor Corp | Rede de protecao de entrada aperfeicoada para reduzir o efeito de danificacao de uma descarga eletrostatica em pelo menos um eletrodo de portao de entrada de um chip semicondutor mos |
JP2580571B2 (ja) * | 1985-07-31 | 1997-02-12 | 日本電気株式会社 | 入力保護回路 |
GB2179494B (en) * | 1985-08-09 | 1989-07-26 | Plessey Co Plc | Protection structures for integrated circuits |
JPS6271275A (ja) * | 1985-09-25 | 1987-04-01 | Toshiba Corp | 半導体集積回路 |
JPS63128656A (ja) * | 1986-11-18 | 1988-06-01 | Sanyo Electric Co Ltd | 混成集積回路 |
JPH0766957B2 (ja) * | 1986-12-12 | 1995-07-19 | 三菱電機株式会社 | 半導体集積回路装置の静電破壊防止装置 |
-
1987
- 1987-05-02 DE DE3714647A patent/DE3714647C2/de not_active Expired - Fee Related
-
1988
- 1988-04-07 EP EP88105515A patent/EP0293575B1/de not_active Expired - Lifetime
- 1988-04-07 DE DE3850303T patent/DE3850303D1/de not_active Expired - Lifetime
- 1988-04-29 US US07/188,554 patent/US4984031A/en not_active Expired - Fee Related
- 1988-05-02 KR KR1019880005077A patent/KR970003733B1/ko not_active IP Right Cessation
- 1988-05-02 JP JP63107756A patent/JP2823562B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 | ||
JPS53108878U (ja) * | 1977-02-08 | 1978-08-31 | ||
JPS6196757A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置 |
JPS61183550U (ja) * | 1986-04-03 | 1986-11-15 |
Also Published As
Publication number | Publication date |
---|---|
DE3714647A1 (de) | 1988-11-17 |
EP0293575B1 (de) | 1994-06-22 |
KR880014674A (ko) | 1988-12-24 |
KR970003733B1 (ko) | 1997-03-21 |
JP2823562B2 (ja) | 1998-11-11 |
EP0293575A2 (de) | 1988-12-07 |
US4984031A (en) | 1991-01-08 |
EP0293575A3 (en) | 1990-11-22 |
DE3714647C2 (de) | 1993-10-07 |
DE3850303D1 (de) | 1994-07-28 |
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