JPS63285963A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路装置を、該集積回路装置に作用する
高エネルギーの電気障害から保護する少なくとも部分的
に一緒に集積された保護装置を具備した回路装置に関す
る。

従来の技術 高エネルギーの障害は例えば、静電的な放電によって生
じる障害であって、それは集積回路の操作取扱いの際該
集積回路の接続端子に作用することがあり、その際非可
逆的変化を集積回路内に惹き起こしそれを破壊する原因
となることがある。このような静電的な放電は種々様々
な形式及び強１度において生じるので、それ故に個々に
は記述し難い。しかしこのような障害に対する集積回路
の感度を絶対とはいえないまでもある程度確実に検出す
ることができるように、−電子素子の場合も通例行われ
ているように一集積回路にもストレス検査がますます行
われるようになっている。この検査では静電的な放電過
程が所定の検査装置を用いてシミュレートされる。つま
りこの検査において特定のパターンに従って集積回路の
接続端子に所定のパルス負荷が加えられる。

基本的にストレス検査では前以て決められた容量のコン
デンサが前以て決められた電圧に充電されかつ所定の条
件下で検査すべき素子を介して放電される。実際には以
下に詳しく説明する２つのバージョンの検査回路が有利
である。

検査回路の第１バージヨンは、第１図に図示されている
。第１図の検査回路では、コンデンサＣは電圧源Ｑから
抵抗Ｒ１を介して充電されかつスイッチＳの切換によっ
て抵抗Ｒ２及び被検体を介して放電される。この場合抵
抗Ｒ２は電圧源Ｑを保護しかつ接触した場合に危険なア
ース電流を回避するためにのみ用いられる。

第４図に第２バージヨンの検査回路が図示されている。

第４図の検査回路は第１図の検査回路とは、第１バージ
ヨンにはあった抵抗Ｒ２がそこには設けられていない点
で異なっている。

第２バージヨンにおいて抵抗Ｒ２を省略したことで、第
２バージヨンの検査回路（第４図）では充電されたコン
デンサＣの全電気エネルギーが被検体に作用する。第１
バージヨンの検査回路は主にＭＯ８回路の検査に使用さ
れ、一方第２バージョンはバイポーラ集積回路の検査に
使用される傾向が強くなっている。相応の検査仕様では
、検査が両極性によって実施されるべきであることが明
記されている。

集積回路において実施されるストレス検査によれば、損
傷全豪った素子の様子は実際に得られた様子と犬幅顛相
応することが認められているので、上述の検査方法は集
積回路の判定のためにますます用いられるようになって
いる。又、集積回路に対する保護装置の開発のために、
この種の検査方法が保護装置を評価するために仕使用さ
れる。

公知の検査回路（バージョン１またはバージョン２）を
用いた検査期間中に行われる過程を明確に把握するため
に、経過進行する放電過程のシミュレーションが行なわ
れた。というのはこの放電過程は非周期的かつ迅速に経
過するため測定技術的に実際には把握することができな
いからである。このためにまず、検査回路はシミュレー
ションに適した等価回路に変換されなければならなかっ
た。第２図は、第１図の検査回路（バージョン１）のシ
ミュレーションに適した等価回路を示している。シミュ
レーションの際被検体はまずオーミック負荷抵抗弘によ
って置換された。この負荷抵抗顯は最初１Ωに設定され
た。第２図の等価回路においてスイッチＳの切換過程は
発生器Ｑの電圧の跳躍的変化によってシミュレートされ
る。放電回路の重要な回路素子は第２図によれば回路素
子Ｃ１”Ｉｔ　　Ｒ，、、Ｃ１ｌ　　Ｌ２？　　Ｒ４＋
　　Ｃ２＋　　Ｒ５，ｃ３１Ｒ６及びＲＬによって図示
されている。

第２図の等価回路のインダクタンスＬ工はコンデンサＣ
の接続インダクタンスを表す。抵抗Ｒ３はスイッチＳの
接触抵抗を表しかつコンデンサＣ工は切換位置に工にお
けるスイッチＳの容量並びに抵抗Ｒ２へのリード容量を
表す。抵抗Ｒ２は回路素子Ｌ２１　　Ｒ４１Ｒ５＋　　
Ｃ３及びＲ６によってシミュレートされる。シミュレー
ション負荷は抵抗礼によって行われる。

第６図は、第２図の等価回路に基いたシミュレーション
の結果ヲ示す。シミュレーションの際電圧発生器Ｑは零
から２０００Ｖ（正）に切換られた。第６図は、シミュ
レーション負荷としてオーミック抵抗ｕ、＝ＩＱ’に使
用した場合の時間に依存した電流経過を示す。第３図に
図示の電流は、負荷抵抗を流れる電流である。

第５図は、第４図の検査回路に対する等価回路を示す。

インダクタンスＬ３は放電回路の固有インダクタンスを
表し、一方抵抗Ｒ９は放電回路の固有減衰量を表す。シ
ミュレーション負荷は礼によって行われる。

第６図は、第５図の等価回路を用いたシミュレーション
の結果を示しているが、時点零において発生器Ｑは零か
ら５００Ｖへの電圧跳躍的変化を行っている。その際礼
は同様１Ωの値を有する。第３図と同様、シミュレート
される時間領域（横軸）はＯ乃至１００　ｎ５ｅｃにわ
たっている。

第３図及び第６図を相互比較すれば、第２の検査回路（
第４図）を使用した場合、第１の検査回路（第１図）ｔ
ｌ−使用した場合より著しく大きな電流が発生すること
がわかる。この結果は発生器電圧の両極性に対して当て
はまる。その際第２の検査方法において使用上れた発生
器Ｑの電圧が、第１の検査方法において使用された電圧
より著しく低い、即ち第１の検査方法の場合の２００口
Ｖに比べて５００ｖである点が考慮されるべきである。

この比較から、検査すべき集積回路に対する第２の検査
方法は第１の検査方法より著しく難しいことが明らかで
ある。

電流一時間経過の他に、電力一時間経過も重要である。

第７図は、弘＝１Ωであるときの負荷抵抗ＲＬにおける
電力経過を示す。第７図の電力一時間経過もシミュレー
ションによって得られたものであるが、抵抗顯における
電圧及び電流の積の形成によって得られた。電流一時間
経過は第４図の等何回路を用いて求められた。このこと
は、第８図及び第９図に対しても当てはまるが、第８図
の方は負荷抵抗礼＝１１Ωとした電流一時間経過を示し
、第９図のほうは同様負荷Ｒ，＝１１Ｇに対する電カ一
時間経過金示している。それによれば九の値が比較的高
いことで、著しく高い尖端電力が発生するが、同時に比
較的迅速に減衰する。これら表示から、短時間負荷は、
図示の値領域において負荷抵抗が高くなればなる程、著
しく高くなることがわかる。

研究から、上述の検査を受けた集積回路がしばしば、負
荷された回路部分の領域において、局所的な著しい加熱
が原因で生じる局所的な１溶融チヤネル”を有すること
が認められた。

このような現象は主に、ドーぎング濃度の低い半導体帯
域において見られる。従って”溶融チャネル”は、所定
の温度から不純物伝導度を上回る、半導体材料の温度に
よる注入での真性伝導度によって生じるものとおおよそ
考えられる。

真性伝導（真性キャリヤ密度）は温度と共に指数関数的
に上昇するので、この種の”煽り立てられた”半導体領
域に電流がなだれ的に集中しかつこのようにして半導体
材料が局所的（／ｉ：加熱される。この過程は一般に制
御不能である。これは、シリコンに対する真性伝導度（
真性キャリヤ密度）の温度依存性に関する定理が明らか
にしているように、例えば１０１５ｃ７ｒＬ−３の不純
物濃度を有するシリコン帯域においては約２８０６Ｃの
温度で既に電気抵抗に対して真性伝導度が規定的である
。ｆｆＯちこのような結晶温度から導電率が指数関数的
に上昇するとき、理解される。

比較のためＫ　１０１９ｃｒＩＬ−３の不純物濃度では
このことは約１４００℃から斯く生じ、即ちそれはシリ
コンの融点近傍で漸く生じるのである。

発明が解決しようとする問題点及び問題点を解決するだ
めの手段 本発明の課題は、集積回路に作用する上述の不都合な障
害からそれ自体保護されかつ保護すべき、後置接続され
た集積回路装置に対する障害作用を著しく低減するか乃
至保護作用をする、集積回路装置に対する保護装置を提
供することである。この課題は、冒頭に述べた形式の集
積回路装置において本発明により、保護装置が次のよう
に形成されている１つ又は複数の抵抗領域の形のオーミ
ック抵抗を有し、即ち該オーミック抵抗が限界負荷の際
、電気障害のエネルギーの大部分を吸収しかつエネルギ
ー吸収によって抵抗中に発生される熱を、オーミック抵
抗の熱エネルギーによって作用下におかれる、保護装置
の面が熱的に過負荷されないような、保護回路の面に分
配するように形成された抵抗を有し、かつ上記保護装置
が障害電圧を制限するために１つの電圧制限素子又は複
数の電圧制限素子を有するようにしたことによって解決
される。

１つ又は複数の電圧制限素子は有利には、該素子に供給
される放電エネルギーが１つ又は複数の電圧制限素子を
過負荷しないように形成されている。

オーミック抵抗領域は例えば、半導体基体における抵抗
帯域及び／又は集積回路装置の表面上の金属導体路とし
て形成することができる。

半導体基体に抵抗を形成した場合、抵抗帯域を、比較的
高い不純物濃度（例えば１０１９ｃｍ−３より濃い）を
有する半導体帯域から形成すると有利である。これによ
り、半導体における不安定な電流分布を来すおそれがあ
る制御不能な真性伝導の影響が回避される。半導体領域
における抵抗は有利には、埋め込み層に相応して半導体
表面から間隔をおいて設けられている。半導体基体にお
ける抵抗帯域は例えば次のように表面領域に設けること
もできる。即ち高抵抗の、低くドーぎングされたｎ領域
（エピタキシャル層）におけるコレクタ接続拡散によっ
て形成されるｎ＋帯域によってである。例えば埋め込み
層帯域におけるｎ工ぎタキシャル層によって形成される
ｐ＋拡散を使用すれば、高ドーピングされた半導体層を
有する絶縁された抵抗を形成する別の可能性が生じる。

抵抗帯域に対する本発明による別の構成態様によれば、
抵抗帯域における電界強度降伏現象を回避することであ
る。即ち電界強度降伏現象によって抵抗帯域が作用しな
くなるか又は部分的に作用しなくなることがある。この
ことは例えば、降伏区間が抵抗帯域を全部又は部分的に
橋絡することによって生じる可能性がある。それ故に抵
抗帯域は、ストレス負荷が最大阻生じた際にも抵抗帯域
のいずれの個所においても降伏電界強度（２・・・１０
×１０５ｖ／ｃｒｌＬ）が発生することがないように形
成すべきである。

本発明の実施例によれば、放電過程を抵抗として用いら
れるサブストレート領域にわたってガイドすることによ
って、放電エネルギーが一部、半導体基体のサブストレ
ート（保護装置及び集積回路装置に対するサブストレー
ト）において熱エネルギーに変換されるようになってい
る。これによれば、保護装置の残りの部分を所要結晶面
積に関して比較的小さく選定することができるという利
点が生じる。というのは、上記部分の電気的負荷が低減
されているからである。サブストレート抵抗の利用の別
の利点として、次のことが挙けられる。即ちサブストレ
ート領域における電圧降下が、接続パッドの下に位置す
るサブストレート領域が保護装置のサブストレート領域
に接続されているとき、接続バンドとその下に位置する
サブストレート領域との間の帯域に対する電圧負荷とし
て作用しないことである。しかしサブストレート抵抗を
利用する場合、問題のサブストレート抵抗における電圧
降下の結果として、障害の発生の際保護装置の出力電位
がサブストレート抵抗において降下する電圧だけ、障害
の極性に応じて、低下するか又は上昇する点に注意すべ
きである。

保護すべき回路におけるこの電圧降下の不都合な影響を
回避するために、保護すべき回路のアースに関連付けら
れた基準点を直接、保護装置の電圧制限素子が接続され
ているサブストレート領域に対応配置することが望まし
い。これにより、障害の発生時に保護すべき回路には、
保護装置の電圧制限素子に発生する電圧の大きさに相応
するピーク電圧しか供給されないことが保証される。

更に、保護装置のサブストレート領域を集積回路のその
他のサブストレート領域から”切離し”かつ保護装置の
サブストレート領域を別個の導体路を介して集積回路の
基準点（アース）に接続すると有利であり、その際保護
装置の所望の（必要な）サブストレート抵抗は分離接続
帯域の相応の形成によって実現することができる。保護
装置のサブストレート領域の、その他の集積回路のサブ
ストレート領域からの”切離し”により、このために障
害発生時において、直接保護される回路部分を越えて、
その他の集積回路部分に対する比較的大きな保護作用が
実現されるという利点が生じる。

保護装置のサブストレート領域の、他の回路部分のサブ
ストレート領域からの”切離し”は例えば、集積回路の
対応配置された接続パッドのサブストレート領域の周囲
に、保護装置の低抵抗のサブストレート領域を集積回路
の他の低抵抗のサブストレート領域から分離する比較的
低い導電率を有する帯域を設けることによって実現する
ことができる。低抵抗のサブストレート領域は一般にｐ
導電型の分離拡散によって形成され、一方比較的低い導
電率を有する帯域は半導体基体のサブストレート材料の
ｐ導電型の低ドーピングされた領域によって規定される
。

実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。

第１０図乃至第１４図は、集積回路装置を保護しようと
する、本発明の保護装置の製造工程を示すものであるが
、集積回路は保護装置と同じ半導体基体に存在するが、
以下の図には図示されていない。第１０図に図示のよう
に、保護装置の製造において、実施例ではｐ導電型を有
する半導体基体１（図示されていない集積回路装置の半
導体基体も同様である）から出発している。半導体基体
１に、第１０図に図示のように、半導体基体１の導電型
とは反対の導電型であり、従って第１０図ではｎ導電型
を有する抵抗領域２が設けられる。抵抗領域２は比較的
濃くドーピングされておりかつ例えば１０１０１９Ｃ”
の不純物濃度を有する。

第１１図によれば、ｎ導電型の抵抗領域２を有するｐ導
電型の半導体基体１（サブストレート）上にｎ導電型の
エピタキシャル層３が形成され、その結果抵抗領域２は
サブストレート１とエピタキシャル層３との間に埋め込
まれる（埋め込み層）。第１２図に図示のように工ぎタ
キシャル層３に、ｐ導電型の半導体帯域４が形成される
。この帯域の領域４′、４“及び４／／Ｆは境を接する
抵抗領域２と共に、電圧制限素子として用いられるツェ
ナーダイオードを形成している。ｐ領域４′及び４″は
更に付加的にｐ領域゛４′と一緒に分離帯域の機能を果
たす。ｐ領域４″′は抵抗領域２に下面全体が接し、一
方ｐ領域４′は抵抗領域４′に縁のみが接している。ｐ
領域４′、４１１．　４／＃及び４″は、それらが抵抗
領域２乃至サブストレート１に接する程度に深く形成さ
れる。ｐ帯域４は、サブストレート１．とエピタキシャ
ル層３とから成る半導体基体に１工程において、例えば
拡散又はイオン、プランテーションによって形成される
。

抵抗領域２の接続は、第１６図に図示のように、例えば
同じく拡散又はイオンプランテーションによってｐ領域
の後に製造されるｎ導電型の接続帯域５及び６によって
行われる。第１３図の接続帯域５は抵抗領域２に対する
電流供給のために用いられかつ抵抗領域２の中央にある
。

第１４図は、エピタキシャル層３の表面に絶縁層７並び
に接続帯域５に通じる導体路８、ｐ領域４′、４”及び
４″を相互接続する導体路９及び接続帯域６と後置接続
された、図示されていない、同じ半導体基体にある集積
回路装置との間の電気的接続を形成する導体路１０を備
えた完成した保護装置を示している。

第１５図は、第１４図の保護装置の平面図である。

第１５図において、後置接続された、図示、されていな
い保護すべき集積回路の基準点を、第　１３図に図示の
本発明の装置の電圧制限ツェナーダイオードの基準点（
ｐ領域４．　４’、　　４“。

４″）に接続する導体路９′が示されている。

第１６図は、第１４図及び第１５図の保護装置の等価回
路図である。第１６図の等価回路図において、抵抗領域
２は抵抗領域２’、　　２’及び２′″に分割されてい
る。というのは、第１４図及び第１５図の本発明の実施
例において抵抗領域２とサブストレート１との間に、抵
抗領域２とサブストレート１との間のｐｎ接合によって
形成される大面積のダイオードが作用するからである。

このダイオードは第１６図の等価回路図ではダイオード
１１及び１２によって簡単に示されている。ツェナーダ
イオードは参照番号１３によって示されている。破線で
示した抵抗１４はサブストレート抵抗を表している。回
路の接続点は参照番号１５及び１６によって示されてい
る。

第１６図の等価回路を用いて、保護装置の機能を説明し
たい。接続端子１５及び１６に既述の障害の１つが発生
すると、接続端子１５及び１６の間で発生した障害電圧
の極性が正の場合、抵抗２′、２“　２ｔｎ、電圧制限
素子としてのツェナーダイオード１３及びサブストレー
ト抵抗１４を介して電流が流れる。その場合ダイオード
１１及び１２は阻止されている。接続端子１５と１６と
の間の障害電圧が負の極性を有すると、ダイオード１１
及び１２は導通し、即ち障害によって生じる電流は抵抗
領域２’、　　２″及び２″ヲ介してサブストレートに
流れ、それから導通方向て作用するダイオード１１．１
２及び１３を介して流出する。本発明によれば抵抗領域
２′、２“、２″及び１４は、次のように選定されかつ
実現されている。即ち保護装置がその機能を果たさなけ
ればならない予測されるピーク負荷の限界において、エ
ネルギーの大部分を吸収しかつその際発生された熱を比
−較的大きな結晶容積中に放出するようにである。電流
の流れによって発生される、サブストレート抵抗１４に
おける電圧降下が後続の、保護すべき集積回路に作用す
ることがないようにするために、有利には、後続の回路
に対する基準点として、ツェナーダイオード１３のアノ
ードとツェナーダイオード１３のサブストレート領域と
の接続点が選択されるようになっている。

次に本発明の保護装置の別の実施例の製造について説明
する。第１７図によれば、ｐ導電型のサブストレート１
．ｎ導電型の埋め込み層２（抵抗領域）及びｎ導電型の
エピタキシャル層３から成る半導体基体に本発明の保護
装置を製造するために、ｐ導電型のｐ帯域１５．１６及
び１７が、サブストレート１に接触するように形成され
る。ｐ帯域１５．１６及び１７は例えば、拡散又はイオ
ンプランテーションによって製造される。ｐ帯域１５は
分離帯域として用いられ、一方ｐ帯域１６及び１７はツ
ェナーダイオードの半導体帯域である。

ｐ帯域１５．１６及び１７の製造後、第１８図に図示の
ように、抵抗領域２に対する接続帯域１８．１９及び２
０が製造される。これら接続帯域１８．１９及び２０は
ｎ導電型を有する。

第１９図によれば引き続き、ｎ帯域２１及び２２が製造
される。その深さはそれ以前にエピタキシャル層３に製
造された半導体帯域の深さよυ浅い。半導体帯域２１は
半導体帯域１９から半導体帯域１６まで延在しかつこれ
ら両生導体帯域を被覆している。半導体帯域２２は半導
体帯域１７から半導体帯域２０″ｊｆで延在しかつこれ
ら両生導体帯域を被覆している。第１９図は、そのうち
一方が半導体帯域２１及び半導体帯域１６によって形成
され、他方が半導体帯域２２及び１７によって形成され
る２つのツェナーダイオードを有する。

半導体帯域１６（ｐ＋帯域）を半導体帯域２１（ｎ＋帯
域）によって被覆しかつ半導体帯域１７全半導体帯域２
２によって被覆することにより、これら帯域の阻止層が
いずれの個所でも半導体基体５の表面に接しないことに
なり、これによりｐｎ接合は表面からの影響から保護さ
れるようになる。

完成した保護装置は、第２０図に断面図にて、又、第２
１図に平面図にて示されている。

第１９図、第２０図及び第２１図が、２つのツェナーダ
イオードが相互に並列に作用するようになっている保護
装置を示しているのに対し、第２２図及び第２３図は、
それぞれ２つのツェナーダイオードが直列に接続されか
つこれら直列回路が相互に並列に作用するようになって
いる保護装置を示している。第２２図に図示のように、
この保護装置の半導体基体はここでも、ｐ導電型のサブ
ストレート１とｎ導電型のエピタキシャル層３とから成
っている。第２２図の保護装置では埋め込み層の形の３
つの抵抗領域２’、　　２’及び２′が設けられている
。第２２図によればエピタキシャル層３に、領域２３ａ
。

２３ｂ、２３ｃ＋　　２３ａ＋　　２３ｅ及び２３ｆか
ら成る、ｐ導電型の分離帯域２３が形成されている。分
離領域２３ａは抵抗領域２′と共にツェナーダイオード
を形成し、分離領域２３ｂは抵抗領域２′と共にツェナ
ーダイオードを形成し、分離領域２３Ｃは抵抗領域２′
と共にツェナーダイオードを形成しかつ更に分離領域２
３ｄは抵抗領域２′と共にツェナーダイオードを形成す
る。ｎ導電型の接続帯域２７は抵抗領域２′に対する接
続部を形成し、接続帯域２８及び２９は抵抗領域２″に
対する接続部を形成しかっｎ導電型の接続帯域３０は抵
抗領域２″に対する接続部を形成する。第２３図は、エ
ビタキシャル層上の絶縁層３１及び電極３２，３３．３
４及び３５を備えた完成した保護装置を示している。

第２３図に相応する等価回路図である。

第２２図、第２６図及び第２４図の保護装置は、第１４
図、第２０図及び第２１図に対して、電圧制限素子とし
ての直列接続されたツェナーダイオードによって、後続
の、保護すべき回路に対する作動電圧を相応に大きく選
択することができるという利点を有する。

第２５図は、ここでもｐ導電型のサブストレート１とｎ
導電型の工ざタキシャル層３とを有する、本発明の別の
保護装置を示している。第２５図の保護装置はｐ導電型
の分離帯域３６によって取り囲まれている。エピタキシ
ャル層３とサブストレート１との間に、同時に電界効果
トランジスタのソース帯域を形成する抵抗領域２が存在
している。この電界効果トランジスタのドレイン帯域は
ｎ導電型の半導体帯域３７によって形成される。エピタ
キシャル層３に、ｎ導電型の該エピタキシャル層３と共
にツェナーダイオードを形成する２つのｐ帯域３８及び
３９が存在している。更にｐ帯域３９は電界効果トラン
ジスタの、ゲート電極を形成する。抵抗領域２乃至ソー
ス帯域は接続帯域４０によって接触接続され、一方ｐ帯
域３８は接続帯域４２によって接゛触接続されかつｐ帯
域３９は接続帯域４２によって接触接続される。ドレイ
ン帯域３７は接続帯域４３によって接触接続される。

接続帯域４１及び４２は分離帯域３６に接続されている
。

第２６図は、ツェナーダイオード４４、抵抗帯域２のサ
ブストレート１に対するｐｎ接合を特徴付ける２つのサ
ブストレートダイオード４５及び４３、抵抗領域２′、
２“及び２Ｍ及び電界効果トランジスタ４７を有する、
第２５図の保護装置の等何回路を示している。

第２５図及び第２６図の保護装置における電界効果トラ
ンジスタは、保護装置の出力側に障害発生時に生じる電
流を制限するという課題を有し、これにより保護機能は
拡大される。このことは、ソース電極に比較的高い（正
の）障害電圧が発生した場合に集積された電界効果トラ
ンジスタのチャネル領域Ｋ（第２５図）が狭くなるよう
にすることによって行われる。本発明の保護装置の出力
側における電界効果トランジスタの使用は、既述の保護
装置の実現のためにも適している。

限界負荷の際にエネルギーの大部分を吸収しなければな
らずかつ例えば、第１６図の部分抵抗２′、２“及び２
″の合計によって特徴付けられている本発明の保護装置
の抵抗は有利には次のように選定されるべきである。即
ち限界負荷（予測される最大“障害電流”）の発生時に
この抵抗における電圧降下とツェナー電圧との和が、接
続パッド１５とその下に存在する領域、例えばｎＢｏｘ
ｉ含む醸化層との間の区間に対して、降伏電圧の値に達
しないようにである。

このことを以下に示す例によって明らかにしたい。

一最大発生障害電流＝２ＯＡ（第６図）。

−ツエナー電圧（第１６図における１３）＝７■。

一接続パッドとｎＢｏｘとの間の許容ピーク電圧＝１５
０Ｖ を前提条件として、最大許容抵抗値、例えば部分領域２
’、　　２’、　　２”（第１６図）の和はと計算され
る。

ここから、抵抗領域が吸収するぎ−ク電力の成分が ＰＲ＝　（１５０Ｖ　　７　ｖ）　Ｘ２０Ａ＝２．８６
ＫＷと計算される。

従ってツェナーダイオードによって吸収すべきピーク電
力の成分はたった ＰＺＤ＝７■×２ＯＡ−１４０Ｗ である。

計算例から、比較的低いツェナー電圧を有するツェナー
ダイオードは比較的高いツェナー電圧を有するツェナー
ダイオードに比べてピークエネルギーの比較的僅かな成
分を消費することも認められる。第１６図の等価回路図
において参照番号１４によって図示されているようなサ
ブストレート領域に抵抗が存在していると、相応に、障
害発生時に七の他の領域において発生する、熱に変換す
べきエネルギーが低減される。

電圧制限素子（ツェナーダイオード）において熱に変換
すべきエネルギーの成分が僅かになればなる程、この素
子の面積は一層小さく実現することができる。即ち、電
圧制限素子としてツェナーダイオードを使用した場合そ
の面積が低減されるが、ドーざング比の他に、阻止層面
積にも依存するツェナーダイオード阻止層容積も低減さ
れる。この点は、この阻止層容積が集積回路の機能に不
都合な作用を及ぼしかつこの阻止層面積の低減によって
この不都合な作用を回避または低減することができると
き、ｌ要である。

第２７図は、第１の保護装置４８の他に第２の保護装置
４９が設けられている、本発明の実施例を示している。

第２７図の装置における保護装置４８及び４９は例えば
、第１０図、第１１図、第１２図、第１６図、第１４図
、第１５図及び第１６図に基いて説明したような構成で
ある。第１の保護装置４８の入力側５は導体路８を介し
て集積回路の接続パッド１５に接続されている。第１の
保護装Ｒ４Ｂの出力接続端子６は導体路１０を介して第
２の保護装置４９の入力側５′に接続されており、かつ
その出力側６′は導体路１０′を介して（図示されてい
ない）保護すべき回路装置に接続されている。導体路５
１は第１の保護装置４８のサブストレート領域５０をｐ
導電型の抵抗帯域５２に接続し、一方接点接続帯域５３
′は集積回路の基準点１６（アース）に接続されている
。第２の保護装置４９のサブストレート領域５４は導体
路５５を介して集積回路の基準点１６と同時に（図示さ
れていない）保護すべき回路装置の基準点に接続されて
いる。サブストレート領域には、接続パッド１５に対応
して設けられているｎ帯域５６も形成されている。第１
の保護装置４８が埋め込まれているサブストレート領域
５０は第２の保護装置４９が埋め込まれているサブスト
レート領域５８からｎ帯域５９によって”切り離されて
いる”。

第２８図は第２７図の装置の線Ａ　−Ａ’に沿って切断
し−で見た、個々の半導体帯域の断面図でありかつ第６
０図はその斜視図である。

第２９図には、第１の保護装置４８及び第２の保護装置
４９の素子を有する、第２７図の装置の等価回路が示さ
れている。保護装置の動作は既に説明した。第２９図の
等価回路は実質的に、２つの保護装置４８及び４９のサ
ブストレート領域の”切り離し”を明らかにしている。

第２９図に図示されているように、サブストレート領域
５０は抵抗５２′及び５２“によって集積回路の基準点
１６に接続されており、その際第２７図に図示のように
半導体帯域の配置によって抵抗５２′は一般に抵抗５２
“より小さい。これにより第２の保護装置４９のサブス
トレート領域５４は導体５５′Ｊｋ介して基準点１６に
接続可能であり、これによりサブストレート帯域５０と
基準点１６との間で作用する抵抗を別個に選定すること
ができる。例えば、サブストレート帯域５０と基準点１
６との間で作用する抵抗を第２７図に図示の抵抗帯域５
２の構成によって規定することができる。

第２７図に図示の本発明の装置の利点は、第２の保護装
置４９に後置接続されている保護すべき回路装置に対し
ても、集積回路のその他の部分に対しても、サブストレ
ート領域の”切り離し”のため、比較的大きな保護作用
が実現されるという点である。第２７図の装置の別の利
点は、サブストレート抵抗５２’、５２’の相応の選定
によって、このサブストレート抵抗によって吸収される
放電エネルギー（障害）の成分を、保護装置４８及び４
９が所要結晶面積に関して相応に小さく選択することが
できる程大きく選択することができるという点にある。

実施例においては集積回路装置のサブストレ−トはｐ導
電型を有していたが、本発明は勿論ｎ導電型のサブスト
レート及び相応に整合された導電型のその他の半導体帯
域を有する集積回路に対しても当てはまる。

本発明により、高エネルギーの電気的な障害から保護す
るために設けられている抵抗は、第１６図に図示のよう
に有利には、不都合な電気的な障害が作用する、集積回
路装置の接続端子ピン１５．１６に接続される。

【図面の簡単な説明】

第１図は、第１バージヨンの検査回路の回路略図であり
、第２図は、第１図の検査回路の等価回路図であり、第
６図は、第１図の検査回路においてシミュレーション負
荷を１Ωとした場合に得られた電流の時間に関する経過
を示す図であり、第４図は、第２バージヨンの検査回路
の回路略図であり、第５図は、第４図の検査回路の等価
回路図であ夛、第６図は、第４図の検査回路においてシ
ミュレーション負荷を１Ωとした場合に得られた電流の
時間に関する経過を示す図であり、第７図は、第４図の
検査回路においてシミュレーション負荷を１Ωとした場
合に得られた電力の時間に関する経過を示す図であり、
第８図は、第４図の検査回路においてシミュレーション
負荷を１１Ωとした場合に得られた電流の時間に関する
経過を示す図であり、第９図は、第４図の検査回路にお
いてシミュレーション負荷を１１Ωとした場合に得られ
た電力の時間に関する経過を示す図であり、第１０図乃
至第１４図は、本発明の保護装置の第１実施例をその製
造工程を説明する斜視図であり、第１５図は、第１４図
の完成した保護装置の平面図で−あり、第１６図は、第
１４図及び第１５図の保護装置の等価回路図であり、第
１７図乃至第１９図は、本発明の保護装置の別の実施例
の製造工程を説明する斜視図であり、第２０図は、第２
の実施例の完成した保護装置を示す断面図であり、第２
１図は、第２０図の平面図であり、第２２図は、ツェナ
ーダイオード対が直列接続されている別の実施例の斜視
図であり、第２６図は第２２図の実施例を完成した状態
において示す同じく斜視図であり、第２４図は、第２３
図の保護装置の等価回路図であり、第２５図は、本発明
の更に別の実施例を示す断面図であり、第２６図は、第
２５図の保護装置の等価回路図であり、第２７図は、２
つの保護装置を備えた本発明の別の実施例の平面図であ
り、第２８図は、第２７図の線Ａ　−Ａ’に沿って切断
して見た断面図であり、第２９図は、第２７図の保護装
置の等価回路図であり、第６０図は、第２７図の保護装
置の斜視図である。 １・・・サブストレート、２．　２’、　　２“、２′
、２″・・・抵抗領域、３・・・工ぎタキシャル層、４
，１５゜２３・・分離帯域、５．　６．　１８．　１９
．　２０゜２７．２８．２９・・・接続帯域、７，３１
・・・絶縁層、８，９．９’、１０，３２，３３，３４
゜３５・・・導体路、１１，１２，４５．４６・・・ダ
イオード、１３，１６，１７．４４・・・ツェナーダイ
オード、１４．　５２’、　　５２″・・・サブストレ
ート抵抗、１５．１６・・・接続端子、４７・・・電界
効呆トランジスタ

Claims (1)

1. 【特許請求の範囲】 １、集積回路装置に作用する高エネルギーの電気的障害
   から該集積回路装置を保護する少なくとも部分的に一緒
   に集積された保護装置を具備した集積回路装置において
   、 上記保護装置は、１つ又は複数の抵抗領域の形のオーミ
   ック抵抗を有し、該抵抗の選定に際して、限界負荷の際
   電気的障害のエネルギーの大部分を吸収しかつ該エネル
   ギー吸収によって上記抵抗内に発生される熱を、上記オ
   ーミック抵抗の熱エネルギーによって作用を受ける、上
   記保護装置の面が熱的に過負荷されないように、保護装
   置の面に分配するように当該抵抗の選定設計がなされて
   おり、かつ上記保護装置は障害電圧の制限のために１つ
   の電圧制限素子又は複数の電圧制限素子を有することを
   特徴とする集積回路装置。 ２、オーミック抵抗は第１の導電型の抵抗領域として又
   は第１の導電型の複数の抵抗領域の形において半導体基
   体中に設けられている請求項１記載の集積回路装置。 ３、半導体基体における抵抗領域は半導体表面から間隔
   をおいて配設されている請求項１記載の集積回路装置。 ４、抵抗領域を取り囲む半導体領域は第１の導電型を有
   しかつ従って抵抗領域と同じ導電型を有する請求項１か
   ら３までのいずれか１項記載の集積回路装置。 ５、抵抗領域は、該抵抗領域を取り囲む半導体領域より
   高くドーピングされている請求項１から４までのいずれ
   か１項記載の集積回路装置。 ６、抵抗領域は、種々異なった抵抗の領域を有する請求
   項１から５までのいずれか１項記載の集積回路装置。 ７、抵抗領域の電気的な接続部に対して、抵抗領域の導
   電型の接続帯域が設けられており、該接続帯域は半導体
   表面から抵抗領域まで延在している請求項１から５まで
   のいずれか１項記載の集積回路装置。 ８、１つ又は複数の抵抗領域は、矩形又は円形の横断面
   を有する請求項１から７までのいずれか１項記載の集積
   回路装置。 ９、抵抗領域は、該抵抗領域並びに該抵抗領域を取り囲
   む半導体領域が熱的に過負荷されないような大きさの容
   積に形成されている請求項１から８までのいずれか１項
   記載の集積回路装置。 １０、抵抗領域に対する電流供給は、該抵抗領域の中央
   にある接続帯域を介して行われる請求項１から９までの
   いずれか１項記載の集積回路装置。 １１、抵抗領域は、電圧制限素子と電気的に接続されて
   いる請求項１から１０までのいずれか１項記載の集積回
   路装置。 １２、電圧制限素子は、障害のエネルギーによって過負
   荷されないように形成されている請求項１から１１まで
   のいずれか１項記載の集積回路装置。 １３、電圧制限素子として、ツェナーダイオードが設け
   られている請求項１から１２までのいずれか１項記載の
   集積回路装置。 １４、保護装置に対する半導体基体に、第２の導電型の
   半導体帯域が設けられており、該半導体帯域は第１の導
   電型の抵抗領域と共にツェナーダイオードのｐｎ接合を
   成している請求項１３記載の集積回路装置。 １５、抵抗領域と共にツェナーダイオードのｐｎ接合を
   形成している、第２の導電型の半導体帯域は、半導体表
   面から該半導体帯域の下に存在する抵抗領域まで延在し
   ている請求項１から１４までのいずれか１項記載の集積
   回路装置。 １６、抵抗領域と共にツェナーダイオードのｐｎ接合を
   形成している、第２の導電型の半導体帯域は、環状に形
   成されている請求項１から１５までのいずれか１項記載
   の集積回路装置。 １７、環状の半導体帯域によって取り囲まれている半導
   体領域内の抵抗領域に対する第１の導電型の接続帯域及
   び環状の半導体帯域によって取り囲まれている半導体領
   域外の抵抗領域に対する第１の導電型の接続帯域が設け
   られておりかつ環状の半導体帯域によって取り囲まれて
   いる半導体領域の外にある抵抗領域に対する接続帯域は
   、保護装置の出力側を形成している請求項１６記載の集
   積回路装置。 １８、第２の導電型の半導体帯域の部分並びに別個だが
   、上記第２の導電型の半導体とつながっている、第２の
   導電型の半導体帯域によって形成されている分離帯域が
   設けられている請求項１から１７までのいずれか１項記
   載の集積回路装置。 １９、第２の導電型の半導体帯域は、該第２の導電型の
   半導体帯域より浅く半導体基体中に配設されている第１
   の導電型の半導体帯域と共にツェナーダイオードのｐｎ
   接合を形成し ている請求項１から１８までのいずれか１項記載の集積
   回路装置。 ２０、第１の導電型の半導体帯域は、抵抗領域の接続帯
   域まで延在している請求項１９記載の集積回路装置。 ２１、抵抗領域の導電型の半導体帯域並びに第２の導電
   型の半導体帯域によって形成される複数のツェナーダイ
   オードが設けられている請求項１９記載の集積回路装置
   。 ２２、それぞれ第２の導電型の半導体帯域並びにそれぞ
   れ抵抗領域によって形成されている２つのツェナーダイ
   オードが相互に直列に接続されている請求項１から２２
   までのいずれか１項記載の集積回路装置。 ２３、２つのツェナーダイオードの直列回路が、一方に
   おいて一方のツェナーダイオードの第２の導電型の半導
   体帯域に接続されておりかつ他方において第２の導電型
   の半導体帯域と共に他方のツェナーダイオードのｐｎ接
   合を形成する抵抗領域に接触接続されている接続帯域に
   接続されている導体路を介して行われている請求項２２
   記載の集積回路装置。 ２４、第１の導電型の３つの隣接して配置された半導体
   領域を取り囲む第２の導電型の半導体帯域が設けられて
   おり、かつ第１の導電型の真ん中の半導体領域に、第２
   の導電型の２つの別の半導体帯域が配設されており、か
   つ第１の導電型の半導体領域の下方に、第１の導電型の
   抵抗領域が設けられておりかつ該抵抗領域は第２の導電
   型の半導体帯域と共にツェナーダイオードのｐｎ接合を
   形成している請求項１から２３までのいずれか１項記載
   の集積回路装置。 ２５、第１の導電型の真ん中の半導体領域は、該第１の
   導電型の真ん中の半導体領域を取り囲む第２の導電型の
   環状帯域の外で接触接続が生じるように広がった面を有
   しておりかつ上記接触接続個所が保護装置の出力側を形
   成している請求項２４記載の集積回路装置。 ２６、電圧制限素子の他に、電流制限素子が設けられて
   いる請求項１から２５までのいずれか１項記載の集積回
   路装置。 ２７、電流制限素子として、電界効果トランジスタが設
   けられている請求項２６記載の集積回路装置。 ２８、電界効果トランジスタのソース帯域及びドレイン
   帯域は、半導体基体において半導体表面から間隔をおい
   て配設されている半導体帯域であり、かつソース帯域は
   同時に、抵抗領域又は保護装置の抵抗領域である請求項
   １から２７までのいずれか１項記載の集積回路装置。 ２９、ゲート帯域は半導体表面から半導体基体内に延在
   している請求項２８記載の集積回路装置。 ３０、半導体基体は、サブストレートと該サブストレー
   ト上に存在するエピタキシャル層とから成っており、か
   つ保護装置は、分離帯域によって取り囲まれておりかつ
   上記サブストレートは付加的な抵抗領域として用いられ
   る請求項１から２９までのいずれか１項記載の集積回路
   装置。 ３１、第１の保護装置に後置接続されている第２の保護
   装置が設けられている請求項１から ３０までのいずれか１項記載の集積回路装置。 ３２、オーミック抵抗は、不都合な電気的な障害が作用
   する、集積回路装置の接続端子（ピン）に電気的に接続
   されている請求項１から３１までのいずれか１項記載の
   集積回路装置。