JPS63282861A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御方式に関し、特にキャッ
シュメモリのミスヒツト時の置換ブロックを決定するキ
ャッシュメモリ制御方式に関する。

〔従来の技術〕

従来のキャッシュメモリは、命令とオペランドとで別々
のキャッシュメモリを設けており、ある一定の時間内で
アクセスするメモリのアドレスはある狭い範囲に限られ
ているという局所性が命令とオペランドとでは別のとこ
ろにあるというプログラムの性質を利用して効率のよい
キャッシュのヒント率を提供してきた。

このような従来のキャンシュメモリは、命令とオペラン
ドという２つの局所性のみを区別してヒツト率の向上を
図っていた。

しかし、最近のオブジェクト指向のプログラミング言語
（例えば、Ｓｍａｌｌｔａｌｋ）やリスト処理に適した
言語（例えば、ＬＩＳＰ）では、間接アドレッシングを
使ったポインタをデータ構造として多用していて、実行
時のアドレスリードの頻度は従来の手続き型言語に較べ
て非常に高（なっている。そして、ポインタの配列等の
データ構造を用いたプログラムの実行時にはアドレスリ
ードの対象であるポインタが狭いアドレスの範囲に集中
する傾向があり、オペランドとしてデータそのものとポ
インタとは別々の局所性を有している。

〔発明が解決しようとする問題点〕

上述した従来のキャッシュメモリでは、オペランドの中
では局所性を区別していないので、データリードとアド
レスリードとが入り混じって顧発するプログラム実行時
にはキャッシュのヒント率が低下するという欠点がある
。

本発明の目的は、上述の点に鑑み、ポインタの局所性お
よびデータの局所性の両方に対応してキャッシュのヒツ
ト率を高く維持することができるキャッシュメモリ制御
方式を提供することにある。

〔問題点を解決するための手段〕

本発明のキャッシュメモリ制御方式は、ｋ（正整数）ビ
ットのブロックアドレスとｌ　（正整数）ビットのカラ
ムアドレスとｍ（正整数）ビットのブロック内アドレス
とからなる　（ｋ＋１＋＋ｍ）ビットの物理アドレスを
用いＮ（正整数）ローＸ　２１カラムのキャッシュメモ
リを採用する中央処理装置において、メモリアクセス時
の物理アドレスを保持する物理アドレスレジスタと、カ
ラムアドレスのアドレス値Ｏ〜（２ｌ−１）のそれぞれ
に対応して２ｍバイトのブロックをＮ個ずつ記憶できる
ＮローＸ　Ｚ　ｊカラムのデータアレイと、このデータ
アレイの各ブロックに対応するブロックアドレスを保持
するＮロース２′カラムのアドレスアレイと、前記物理
アドレスレジスタのブロックアドレスと前記物理アドレ
スレジスタのカラムアドレスに対応した前記アドレスア
レイのＮ個のローのブロックアドレスとの一致比較を行
うＮ個のアドレス比較器と、前記データアレイの各ブロ
ックに対応して間接アドレスのアドレスリードのミスヒ
ツトの場合に置換対象とされるブロックであることを示
すアドレスリードフラグ、ブロックが空きブロックであ
ることを示す空きフラグおよびブロックのアクセス履歴
情報からなる置換情報を保持するＮローＸ　２　ｊカラ
ムの置換プレイと、前記Ｎ個のアドレス比較器での比較
結果がすべて不一致であるミスヒツト時に置換制御回路
手段にミスヒツトを通知するミスヒット通知手段と、前
記中央処理装置からメモリアクセスごとにアドレスリー
ドか否かを置換ブロック決定手段および前記置換制御回
路手段に通知するアドレスリード通知手段と、前記物理
アドレスレジスタのカラムアドレスに対応する前記置換
アレイのＮ個のローのＮ換情報を入力し空きフラグがオ
ンである置換情報がある場合にはそのうちの１つの置換
情報のブロック番号を選択して出力するとともに第１の
選択成功信号をオンにし空きフラグがオンである置換情
報がない場合にはアドレスリードフラグがオフである置
換情報があればそのアクセス履歴情報に基づいて置換す
べきブロックのブロック番号を選択して出力するととも
に前記第１の選択成功信号をオンとしアドレスリードフ
ラグがオフである置換情報がなルナれば前記第１の選択
成功信号をオフとする第１の置換ブロック決定副手段、
前記物理アドレスレジスタのカラムアドレスに対応する
前記置換アレイのＮ個のローの置換情報を入力し空きフ
ラグがオンである置換情報がある場合にはそのうちの１
つの置換情報のブロック番号を選択して出力するととも
に第２の選択成功信号をオンにし空きフラグがオンであ
る置換情報がない場合にはアドレスリードフラグがオン
である置換情報があればそのアクセス履歴情！［こ基づ
いて置換すべきブロックのブロック番号を選択して出力
するとともに前記第２の選択成功信号をオンとしアドレ
スリードフラグがオンである置換情報がなければ前記第
２の選択成功信号をオフとする第２の置換ブロック決定
副手段、および前記アドレスリード通知手段がオフの場
合には前記第１の選択成功信号がオンならば前記第１の
置換ブロック決定副手段からのブロック番号を選択し前
記第１の選択成功信号がオフならば前記第２の置換ブロ
ック決定副手段からのブロック番号を選択し前記アドレ
スリード通知手段がオンの場合には前記第２の選択成功
信号がオンならば前記第２の置換ブロック決定副手段か
らのブロック番号を選択し前記第２の選択成功信号がオ
フならば前記第１の置換ブロック決定０１手段からのブ
ロック番号を選択して置換ブロック番号通知手段を介し
て前記置換制御回路手段に置換すべきブロック番号を出
力する置換ブロック選択副手段からなる置換ブロック決
定手段と、この置換ブロック決定手段から出力されたブ
ロック番号を前記置換制御回路手段に通知する前記置換
ブロック番号通知手段と、前記ミスヒツト通知手段がオ
ンのときに前記置換ブロック決定手段からのブロック番
号に対応する前記アドレスアレイ。

前記データアレイおよび前記置換アレイのエントリの内
容をメモリアクセスされている新しいブロックのアドレ
ス、データおよび置換情報に置き換え置換情報のアドレ
スリードフラグを前記アドレスリード通知手段に応じて
設定する前記置換制御回路手段とを有する。

〔作用〕

本発明のキャッシュメモリ制御方式では、物理アドレス
レジスタがメモリアクセス時の物理アドレスを保持し、
Ｎロー×２ｌカラムのデータアレイがカラムアドレスの
アドレス値０〜（２ｌ−１）のそれぞれに対応して２１
バイトのブロックをＮ個ずつ記憶でき、Ｎロース２ｊカ
ラムのアドレスアレイがデータアレイの各ブロックに対
応するブロックアドレスを保持し、Ｎ個のアドレス比較
器が物理アドレスレジスタのブロックアドレスと物理ア
ドレスレジスタのカラムアドレスに対応したアドレスア
レイのＮ個のローのブロックアドレスとの一致比較を行
い、ＮローＸ　２　ｊカラムの置換アレイがデータアレ
イの各ブロックに対応して間接アドレスのアドレスリー
ドのミスヒットの場合に置換対象とされるブロックであ
ることを示すアドレスリードフラグ、ブロックが空きブ
ロックであることを示す空きフラグおよびブロックのア
クセス履歴情報からなる置換情報を保持し、ミスヒット
通知手段がＮ個のアドレス比較器での比較結果がすべて
不一致であるミスヒット時に置換制御回路手段にミスヒ
ットを通知し、アドレスリード通知手段が中央処理装置
からメモリアクセスごとにアドレスリードか否かを置換
ブロック決定手段および置換制御回路手段に通知し、置
換ブロック決定手段の第１の置換ブロック決定副手段が
物理アドレスレジスタのカラムアドレスに対応する置換
アレイのＮ個のローの置換情報を入力し空きフラグがオ
ンである置換情報がある場合にはそのうちの１つの置換
情報のブロック番号を選択して出力するとともに第１の
選択成功信号をオンにし空きフラグがオンである置換情
報がない場合にはアドレスリードフラグがオフである置
換情報があればそのアクセス履歴情報に基づいて置換す
べきブロックのブロック番号を選択して出力するととも
に第１の選択成功信号をオンとしアドレスリードフラグ
がオフである置換情報がなければ第１の選択成功信号を
オフとし、置換ブロック決定手段の第２の置換ブロック
決定副手段が物理アドレスレジスタのカラムアドレスに
対応する置換アレイのＮ個のローの置換情報を入力し空
きフラグがオンである置換情報がある場合にはそのうち
の１つの置換情報のブロック番号を選択して出力すると
ともに第２の選択成功信号をオンにし空きフラグがオン
である置換情報がない場合にはアドレスリードフラグが
オンである１換情報があればそのアクセス履歴情報に基
づいて置換すべきブロックのブロック番号を選択して出
力するとともに第２の選択成功信号をオンとしアドレス
リードフラグがオンである置換情報がなければ第２の選
択成功信号をオフとし、置換ブロック決定手段の置換ブ
ロック選択副手段がアドレスリード通知手段がオフの場
合には第１の選択成功信号がオンならば第１の置換ブロ
ック決定副手段からのブロック番号を選択し第１の選択
成功信号がオフならば第２の置換ブロック決定副手段か
らのブロック番号を選択しアドレスリード通知手段がオ
ンの場合には第２の選択成功信号がオンならば第２の置
換ブロック決定副手段からのブロック番号を選択し第２
の選択成功信号がオフならば第１の置換ブロック決定副
手段からのブロック番号を選択して置換ブロック番号通
知手段を介して置換制御回路手段に置換すべきブロック
番号を出力し、置換ブロック番号通知手段が置換ブロッ
ク決定手段から出力されたブロック番号を置換制御回路
手段に通知し、置換制御回路手段がミスヒツト通知手段
がオンのときに置換ブロック決定手段からのブロック番
号に対応するアドレスアレイ、データアレイおよび置換
アレイのエントリの内容をメモリアクセスされている新
しいブロックのアドレス、データおよび置換情報に置き
換え置換情報のアドレスリードフラグをアドレスリード
通知手段に応じて設定する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の構成を示す回路図である
。本実施例のキャッシュメモリ制御方式は、中央処理装
置（以下、ＣＰＵと略記する）１と、物理アドレスレジ
スタ２と、アドレスアレイ３と、Ｎ個のアドレス比較器
４と、データアレイ５と、置換アレイ６と、置換ブロッ
ク決定手段７と、置換ブロック番号通知手段１３と、置
換制御回路手段１４と、ミスヒツト通知手段１５と、ア
ドレスリード通知手段１６と、置換制御信号手段１７と
から構成されている。

物理アドレスレジスタ２は、ｋ（正整数）ビットのブロ
ックアドレ×２ｌと、１　（正整数）ビットのカラムア
ドレス２２と、ｍ（正整数）ビットのブロック内アドレ
ス２３とからなる（ｋ＋ｊ！＋ｍ）ビットの物理アドレ
スを格納するレジスタである。

物理アドレスレジスタ２には、ＣＰＵＩからメモリアク
セス時の物理アドレスが格納されるようになっている。

アドレスアレイ３は、物理アドレスレジスタ２からカラ
ムアドレス線１９を介して与えられるカラムアドレス２
２に対してＮ個のブロックアドレスを保持するＮローＸ
　２１カラムの配列でなる記憶手段である。

Ｎ個のアドレス比較器４は、物理アドレスレジスタ２か
らブロックアドレス線１８を介して一方の入力に与えら
れたブロックアドレ×２ｌと、物理アドレスレジスタ２
からカラムアドレス線１９を介して与えられるカラムア
ドレス２２に対するアドレスアレイ３のＮ個のローから
他方の入力に与えられたＮ個のブロックアドレスとを比
較する。

データアレイ５は、物理アドレスレジスタ２からカラム
アドレス線１９を介して与えられるカラムアドレス２２
に対してＮ個の２１１バイトのデータブロック（以下、
単にブロックと称する）を保持するＮローＸ　Ｌｌ　ｌ
カラムの配列でなる記憶手段である。

置換アレイ６は、物理アドレスレジスタ２からカラムア
ドレス線１９を介して与えられるカラムアドレス２２に
対してＮ個の置換情報を保持するＮロース２′カラムの
配列でなる記憶手段である。物理アドレスレジスタ２か
らカラムアドレス線１９を介して与えられるカラムアド
レス２２に対する置換アレイ６のＮ個のローに保持され
た置換情報は、置換ブロック決定手段７の入力となって
いる。

置換ブロック決定手段７は、第１の置換ブロック決定副
手段８と、第２の置換ブロック決定副手段９と、置換ブ
ロック選択副手段１２とを含んで構成されている。

第１の置換ブロック決定副手段８は、置換アレイ６から
出力されるＮ個のローの置換情報のうちに空きフラグ６
２（第２図参照）が“１゛　（オン）である置換情報が
ある場合に、は、それらの置換情報のうちから置換すべ
きブロックを決定してそのブロック番号（カラムの何番
目のブロックであるかを示す番号）を出力するとともに
第１の選択成功信号１０を“１゛　とする。空きフラグ
６２が°１゛である置換情報がない場合には、アドレス
リードフラグ６１’（第２図参照）が°０”　（オフ）
である置換情報があればそのアクセス履歴フィールド６
３（第２図参照）の値（アクセス履歴情報）に基づいて
置換すべきブロックを決定してそのブロック番号を出力
するとともに第１の選択成功信号１０を°１゛　とする
、アドレスリードフラグ６２が０′である置換情報もな
ければ、第１の選択成功信号１０をＯ゛　とする。

第２の置換ブロック決定副手段９は、置換アレイ６から
出力されるＮ個のローの置換情報のうちの空きフラグ６
２（第２図参照）が“１°である置換情報がある場合に
は、それらの置換情報のうちから置換すべきブロックを
決定してそのブロック番号を出力するとともに第２の選
択成功信号１１を１″とする。空きフラグ６２が１′で
ある置換情報がない場合には、アドレスリードフラグ６
１（第２図参照）が“１゛である置換情報があればその
アクセス履歴フィールド６３の値に基づいて置換すべき
ブロックを決定してそのブロック番号を出力するととも
に第２の選択成功信号１１を“１゛とする。アドレスリ
ードフラグ６２が“１“である置換情報もなければ、第
２の選択成功信号１１を“０゛とする。

置換ブロック選択副手段１２は、例えばインバータ３１
と、ナントゲート３２と、アンドゲート３３と、オアゲ
ート３４と、セレクタ３５とが図示のように接続されて
構成されており、第１の置換ブロック決定副手段８から
のブロック番号がセレクタ３５のワード０に、第２の置
換ブロック決定副手段９からのブロック番号がセレクタ
３５のワード１に供給されている。また、アドレスリー
ド通知手段１６が接続されている。置換ブロック選択副
手段１２は、アドレスリード通知手段１６が“Ｏ”の場
合には、第１の置換ブロック決定副手段８からの第１の
選択成功信号１０が“１゛ならば第１の置換ブロック決
定１１手段８からのブロック番号を選択し、第１の置換
ブロック決定副手段８からの第１の選択成功信号１０が
０°ならば第２の置換ブロック決定副手段９からのブロ
ック番号を選択する。また、アドレスリード通知手段１
６が１°の場合には、第２の置換ブロック決定副手段９
からの第２の選択成功信号１１が１°　ならば第２の置
換ブロック決定副手段９からのブロック番号を選択し、
第２の置換ブロック決定副手段９からの第２の選択成功
信号１１が“０°ならば第１の置換ブロック決定副手段
８からのブロック番号を選択する。選択されたブロック
番号は、置換ブロック決定手段７の出力として置換ブロ
ック番号通知手段１３を介して置換制御回路手段１４に
供給される。

置換制御回路手段１４は、Ｎ個のアドレス比較器４での
比較結果がすべて不一致のミスヒツト時にミスヒット通
知手段１５を介してミスヒツトを通知され、置換ブロッ
ク決定手段７から置換ブロック。

番号通知手段１３を介して通知された置換ブロック番号
に対応するアドレスアレイ３．データアレイ５および置
換アレイ６のエントリの内容を物理アドレスレジスタ２
のブロックアドレ×２ｌに対応するいまアクセスしよう
としている新しいブロックの内容と置き換える制御を行
う、また、これと同時に、置換制御回路手段１４は、置
き換える置換情報のアドレスリードフラグ６１をアドレ
スリード通知手段１６に従って“１゛または“Ｏ゛に設
定する。

これらの制御は、置換制御回路手段１４から置換制御信
号手段１７を介してアドレスアレイ３．データアレイ５
および置換アレイ６にそれぞれ指示される。

第２図を参照すると、置換アレイ６に保持される置換情
報は、先頭１ビツトのアドレスリードフラグ６１と、次
の１ビツトの空きフラグ６２と、残りのアクセス履歴フ
ィールド６３とからなる。

アドレスリードフラグ６１は、　“１°のときにブロッ
クが間接アドレスのアドレスリード時のみにミスヒット
の置換対象となることを示すフラグである。

空きフラグ６２は、１°のときにブロックが空いている
ことを示すフラグである。

アクセス履歴フィールド６３は、ブロックがアクセスさ
れると“０°にクリアされて、ある周期のブロックでカ
ウントアツプされるフィールドである。アクセス履歴フ
ィールド６３の値が大きいと、ブロックが最近アクセス
されていないブロックであるとみなされる。ミスヒツト
時に最近量もアクセスされていないブロックをキャッシ
ュから追い出すというＬＲＬＪ　（Ｌｅａｓｔ　　Ｒｅ
ｃｅｎｔｌｙ　Ｕｓｅｄ　）アルゴリズムを使うとすれ
ば、ミスヒット時にアクセス履歴フィールド６３の値の
最も大きいブロックが置換対象となる。

次に、このように構成された本実施例のキャノシェメモ
リ制御方式の動作について説明する。なお、ここでは、
ｋ＝８．ｆｆ＝２およびｍ＝４の１４ビツトの物理アド
レスでＮ＝４０−および２１＝２２−４カラムのキャッ
シュメモリを採用した場合を想定し具体例を用いて説明
を行う。

まず、第３図（ａｌに示すような置換情報を保持する置
換アレイ６の状態で第４図に示すような物理アドレスの
メモリアクセスが起きたとする。カラムアドレス２２は
０１゛で対応するカラム番号は２であるが、このときア
ドレスアレイ３のカラム２の４個のローの状態は、第５
図に示すようにいずれも物理アドレスのブロックアドレ
ス３２＃（＃は１６進数であることを示す）と一致して
いなかったとする。この結果、４個のアドレス比較器４
の出力はいずれも不一致となり、ミスヒツト通知手段１
５はミスヒットを示す“１゛　となる。

置換アレイ６のカラム２に保持されている４個の置換情
報は、置換ブロック決定手段〉の入力となり、第１の置
換ブロック決定副手段８は空きフラグ６２が１′である
ロー１のブロック番号を出力して、第１の選択成功信号
ＩＯを１゛とする。

第２の置換ブロック決定副手段９は、同様に空きフラグ
６２が“１“のロー１のブロック番号を出力して第２の
選択成功信号１１を°ｌ゛とする。

今回のメモリアクセスがアドレスリードであれば、アド
レスリード通知手段１６は“１゛　となり、第２の選択
成功信号１１がｌ゛なので、結局置換ブロック選択副手
段１２ではセレクタ３５のワード１に供給されている第
２の置換ブロック決定副手段９からのブロック番号が選
択される０選択されたブロック番号は、置換ブロック番
号として置換ブロック番号通知手段１３を介して置換制
御回路手段１４に通知される。したがって、置換制御回
路手段１４により置換制御信号手段１７を介して置換プ
ロマク番号に対応するアドレスアレイ３．データアレイ
５および置換アレイ６のエントリの内容がメモリアクセ
スされている新しいブロックのアドレス。

データおよび置換情報に置き換えられる。また、置き換
えられた置換情報のアドレスリードフラグ６１は、アド
レスリード通知手段１６に応じて“１゛に設定される。

また、今回のメモリアクセスがデータリードであれば、
アドレスリード通知手段１６は“Ｏｏ　となり、第１の
選択成功信号１０はｌ゛なので、結局置換ブロック選択
副手段１２ではセレクタ３５のワード０に供給されてい
る第１の置換ブロック決定副手段８からのブロック番号
が選択される０選択されたブロック番号は、置換ブロッ
ク番号として置換ブロック番号通知手段１３を介して置
換制御回路手段１４に通知される。したがって、置換制
御回路手段１４により置換制御信号手段１７を介して置
換ブロック番号に対応するアドレスアレイ３．データア
レイ５および置換アレイ６のエントリの内容がメモリア
クセスされている新しいブロックのアト。

レス、データおよび置換情報に置き換えられる。

また、置き換えられた置換情報のアドレスリードフラグ
６１は、アドレスリード通知手段１６に応じて′Ｏ゛に
設定される。

次に、第３図（ｂｌに示す置換アレイ６について見ると
、このときにはカラム２のすべてのローの空きフラグ６
２は“Ｏｏなので、第１の置換ブロック決定副手段８は
アドレスリードフラグ６１が“０゛であるローを置換対
象とし、第２の置換ブロック決定副手段９はアドレスリ
ードフラグ６１が“１゛であるローを置換対象として、
アクセス履歴フィールド６３の値に従ってその中から置
換すべきブロック番号を選択して置換ブロック選択副手
段１２にそれぞれ出力する。第１の置換ブロック決定副
手段８はロー３を選択し、第２の置換ブロック決定副手
段９はロー４を選択する。また、第１の選択成功信号１
０および第２の選択成功信号１１がそれぞれｉ゛　とな
る。

今回のメモリアクセスがアドレスリードであれば、アド
レスリード通知手段１６は１゛　となり、第２の選択成
功信号１１が“１゛なので、結局置換ブロック選択副手
段１２ではセレクタ３５のワード１に供給されている第
２の置換ブロック決定副手段９からのブロック番号が選
択される。したがって、置換制御回路手段１４により置
換制御信号手段１７を介して置換ブロック番号に対応す
るアドレスアレイ３．データアレイ５および置換アレイ
６のエントリの内容がメモリアクセスされている新しい
ブロックのアドレス、データおよび置換情報に置き換え
られ、置き換えられた置換情報のアドレスリードフラグ
６１がアドレスリード通知手段１６に応じて“１”に設
定される。

また、今回のメモリアクセスがデータリードであれば、
アドレスリード通知手段１６は０゛となり、第１の選択
成功信号ｌＯはｌ゛　なので、結局置換ブロック選択副
手段１２ではセレクタ３５のワード０に供給されている
第１の置換ブロック決定副手段８からのブロック番号が
選択される。したがって、置換制御回路手段１４により
置換制御信号手段１７を介して置換ブロック番号に対応
するアドレスアレイ３．データアレイ５および置換アレ
イ６のエントリの内容がメモリアクセスされている新し
いブロックのアドレス、データおよび置換情報に置き換
えられ、置き換えられた置換情報のアドレスリードフラ
グ６１がアドレスリード通知手段１６に応じて　０゛に
設定される。

さらに、第３図ＦＣ＋に示す置換アレイ６について見る
と、カラム２の空きフラグ６２はすべて０゛でアドレス
リードフラグ６１はすべて“１゛であるので、第１の置
換ブロック決定副手段８は第１の選択成功信号１０を“
０゛にする。第２の置換ブロック決定副手段９は、アク
セス履歴フィールド６３の値が最も大きいロー３を選択
して第２の選択成功信号１１を“１°　とする。

今回のメモリアクセスがデータリードであれば、。

アドレスリード通知手段１６は“０“となり、第１の選
択成功信号１０が“０゛であるので、結局置換ブロック
選択副手段１２ではセレクタ３５のワード１に供給され
ている第２の置換ブロック決定副手段９からのブロック
番号が選択される。このように、データリードで空きフ
ラグ６２が“ｌ゛であるブロックもアドレスリードフラ
グ６１が“０°であるブロックも存在しない場合には、
アドレスリードフラグ６１が“１゛であるブロックのう
ちから最近最もアクセスされていないブロックが選ばれ
てデータリードのための置換ブロックとなる。そして、
このブロックに対応するロー３の置換情報のアドレスリ
ードフラグ６１は、置換制御回路手段１４の制御のもと
で更新されるときに、今回のメモリアクセスがデータリ
ードなので”０゛に設定され、以降はデータリード時の
ミスヒットでの置換対象となる。

なお、逆に、アドレスリードで空きフラグ６２が“１“
であるブロックもアドレスリードフラグ６１が１”であ
るブロックも存在しない場合には、アドレスリードフラ
グ６１が０゛であるブロックのうちから最近最もアクセ
スされていないブロックが選ばれてアドレスリードのた
めの置換ブロックとなる。そして、このブロックに対応
する置換情報のアドレスリードフラグ６１は、置換制御
回路手段１４の制御のもとで更新されるときに“１゛に
設定され、以降はアドレスリード時のミスヒットでの置
換対象となる。

〔発明の効果〕

以上説明したように本発明は、置換アレイの置換情報に
アドレスリードフラグを設けてアドレスリード時のミス
ヒットで空きブロックがない場合にアドレスリードフラ
グがオンのブロックを優先的に置換対象とし、データリ
ード時のミスヒットで空きブロックがない場合にアドレ
スリードフラグがオフのブロックを優先的に置換対象と
することにより、ポインタの局所性およびデータの局所
性の両方に対応してキャッシュのヒツト率を高く維持す
ることができる効果がある。

また、ポインタの局所性とデータの局所性とが別という
ことはポインタのアクセス領域が変わってもデータのア
クセス領域は必ずしも変わらないことを意味しており、
ポインタの局所性とデータの局所性とが独立しているプ
ログラムの実行中にアクセスしているポインタのアクセ
ス領域またはデータのアクセス領域が変わったときには
同じポインタ用のブロックまたはデータ用のブロックが
置換されてもデータ用のブロックまたはポインタ用のブ
ロックはそのまま残っているので、キャッシュメモリで
は後続のデータアクセスまたはポインタアクセスでミス
ヒットする確率が小さくなるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のキャッシュメモリ制御方式
の構成を示す回路図、 第２図は第１図中の置換アレイに保持される置換情報の
一例を示す図、 第３図ｔａｌ〜（Ｃ１は第１図中の置換アレイの内容を
それぞれ例示する図、 第４図は第１図中の物理アドレスレジスタの内容を例示
する図、 第５図は第１図中のアドレスアレイの内容を例示する図
である。 図において、 １・・・ｃｐｕ。 ２・・・物理アドレスレジスタ、 ３・・・アドレスアレイ、 ４・・・アドレス比較器、 ５・・・データアレイ、 ６・・・置換アレイ、 ７・・・置換ブロック決定手段、 ８・・・第１の置換ブロック決定副手段、９・・・第２
の置換ブロック決定副手段、１０・・・第１の選択成功
信号、 １１・・・第２の選択成功信号、 １２・・・置換ブロック選択副手段、 １３・・・置換ブロック番号通知手段、１４・・・置換
制御回路手段、 １５・・・ミスヒット通知手段、 １６・・・アドレスリード通知手段、 １７・・・置換制御信号手段、 １８・・・ブロックアドレス線、 １９・・・カラムアドレス線、 ２１・・・ブロックアドレス、 ２２・・・カラムアドレス、 ２３・・・ブロック内アドレス、 ６１・・・アドレスリードフラグ、 ６２・・・空きフラグ、 ６３・・・アクセス履歴フィールドである。

Claims (1)

1. 【特許請求の範囲】 ｋ（正整数）ビットのブロックアドレスとｌ（正整数）
   ビットのカラムアドレスとｍ（正整数）ビットのブロッ
   ク内アドレスとからなる（ｋ＋ｌ＋ｍ）ビットの物理ア
   ドレスを用いＮ（正整数）ロー×２＾ｌカラムのキャッ
   シュメモリを採用する中央処理装置において、 メモリアクセス時の物理アドレスを保持する物理アドレ
   スレジスタと、 カラムアドレスのアドレス値０〜（２＾ｌ−１）のそれ
   ぞれに対応して２＾ｍバイトのブロックをＮ個ずつ記憶
   できるＮロー×２＾ｌカラムのデータアレイと、 このデータアレイの各ブロックに対応するブロックアド
   レスを保持するＮロー×２＾ｌカラムのアドレスアレイ
   と、 前記物理アドレスレジスタのブロックアドレスと前記物
   理アドレスレジスタのカラムアドレスに対応した前記ア
   ドレスアレイのＮ個のローのブロックアドレスとの一致
   比較を行うＮ個のアドレス比較器と、 前記データアレイの各ブロックに対応して間接アドレス
   のアドレスリードのミスヒットの場合に置換対象とされ
   るブロックであることを示すアドレスリードフラグ、ブ
   ロックが空きブロックであることを示す空きフラグおよ
   びブロックのアクセス履歴情報からなる置換情報を保持
   するＮロー×２＾ｌカラムの置換アレイと、 前記Ｎ個のアドレス比較器での比較結果がすべて不一致
   であるミスヒット時に置換制御回路手段にミスヒットを
   通知するミスヒット通知手段と、前記中央処理装置から
   メモリアクセスごとにアドレスリードか否かを置換ブロ
   ック決定手段および前記置換制御回路手段に通知するア
   ドレスリード通知手段と、 前記物理アドレスレジスタのカラムアドレスに対応する
   前記置換アレイのＮ個のローの置換情報を入力し空きフ
   ラグがオンである置換情報がある場合にはそのうちの１
   つの置換情報のブロック番号を選択して出力するととも
   に第１の選択成功信号をオンにし空きフラグがオンであ
   る置換情報がない場合にはアドレスリードフラグがオフ
   である置換情報があればそのアクセス履歴情報に基づい
   て置換すべきブロックのブロック番号を選択して出力す
   るとともに前記第１の選択成功信号をオンとしアドレス
   リードフラグがオフである置換情報がなければ前記第１
   の選択成功信号をオフとする第１の置換ブロック決定副
   手段、前記物理アドレスレジスタのカラムアドレスに対
   応する前記置換アレイのＮ個のローの置換情報を入力し
   空きフラグがオンである置換情報がある場合にはそのう
   ちの１つの置換情報のブロック番号を選択して出力する
   とともに第２の選択成功信号をオンにし空きフラグがオ
   ンである置換情報がない場合にはアドレスリードフラグ
   がオンである置換情報があればそのアクセス履歴情報に
   基づいて置換すべきブロックのブロック番号を選択して
   出力するとともに前記第２の選択成功信号をオンとしア
   ドレスリードフラグがオンである置換情報がなければ前
   記第２の選択成功信号をオフとする第２の置換ブロック
   決定副手段、および前記アドレスリード通知手段がオフ
   の場合には前記第１の選択成功信号がオンならば前記第
   １の置換ブロック決定副手段からのブロック番号を選択
   し前記第１の選択成功信号がオフならば前記第２の置換
   ブロック決定副手段からのブロック番号を選択し前記ア
   ドレスリード通知手段がオンの場合には前記第２の選択
   成功信号がオンならば前記第２の置換ブロック決定副手
   段からのブロック番号を選択し前記第２の選択成功信号
   がオフならば前記第１の置換ブロック決定副手段からの
   ブロック番号を選択して置換ブロック番号通知手段を介
   して前記置換制御回路手段に置換すべきブロック番号を
   出力する置換ブロック選択副手段からなる置換ブロック
   決定手段と、この置換ブロック決定手段から出力された
   ブロック番号を前記置換制御回路手段に通知する前記置
   換ブロック番号通知手段と、 前記ミスヒット通知手段がオンのときに前記置換ブロッ
   ク決定手段からのブロック番号に対応する前記アドレス
   アレイ、前記データアレイおよび前記置換アレイのエン
   トリの内容をメモリアクセスされている新しいブロック
   のアドレス、データおよび置換情報に置き換え置換情報
   のアドレスリードフラグを前記アドレスリード通知手段
   に応じて設定する前記置換制御回路手段と、 を有することを特徴とするキャッシュメモリ制御方式。