JPH08195089A

JPH08195089A - 複数の条件を同時に検出するための装置、およびその方法

Info

Publication number: JPH08195089A
Application number: JP7169530A
Authority: JP
Inventors: Mark Silla; マーク・シラ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-07-06
Filing date: 1995-07-05
Publication date: 1996-07-30
Also published as: EP0691615A1; US5581730A

Abstract

(57)【要約】【課題】デジタルコンピュータのキャッシュメモリの
変更されたメモリセルのインデックスアドレスおよびア
ソシアティビティアドレスを決定するための方法および
装置を提供する。【解決手段】この方法はメモリセルのうちの数個を同
時に観察するステップ（１３４）を含む。その観察か
ら、メモリセルのいずれかが変更されたかどうかが検出
される。変更された各メモリセルについて、メモリセル
に対応するインデックスアドレス（１４６）およびアソ
シアティビティアドレス（１４８）が出力される。複数
のメモリセルが変更された場合のインデックスアドレス
およびアソシアティビティアドレスの出力の順序は、１
つのインデックスアドレスおよびアドレスのみが一度に
出力されるように優先順位がつけられる。

Description

【発明の詳細な説明】

【０００１】

【関連出願の相互参照】この出願は同一の発明者による
「キャッシュメモリの変更されたインデックスラインを
識別し、その変更されたインデックスラインを外部メモ
リに書込むための装置」と題された特許出願と関連して
いる。この関連出願は、本願と同日に出願され、本願の
譲受人に譲渡さたものであり、その全体を引用によりこ
こに援用する。

【０００２】

【発明の分野】この発明は一般に電子論理回路に関し、
より特定的には、デジタルデータを検出し、コンピュー
タのキャッシュメモリ動作と関連してそのデータに優先
順位をつける装置および方法に関する。

【０００３】

【関連技術の説明】電子論理回路は１つ以上の特定され
た論理機能を実行する、電気接続および論理要素のネッ
トワークである。電子論理回路は様々な動作を実行し、
多様なアプリケーションで利用できる。論理回路は設計
次第でデジタル原理によってもアナログ原理によっても
動作できる。現在利用可能なデジタルコンピュータで
は、数多くの様々な論理回路が中央処理装置および他の
ハードウェアで使用され、デジタルデータの所望の処理
を行なう。デジタルコンピュータにおける電子論理回路
の１つの特定のアプリケーションは、コンピュータのメ
モリに記憶されたデータ、たとえばキャッシュメモリに
記憶されたデータを使って動作を処理しかつ実行するこ
とにある。

【０００４】あるデジタル電子アプリケーションでは、
かなりの数の記憶されたデータロケーション、つまり
「セル」を時折観察することが望ましいであろう。これ
らのアプリケーションでは、観察されたセルの状態に基
づいて、たとえば仮にあったとしてどのセルが変更され
たかに依存して１つ以上のタスクを実行することもまた
望ましいであろう。これらの場合に特定のセルが変更さ
れたことが検出されると、複数のタスク（つまりデータ
処理動作）が実行されることが望ましいかもしれない。
これらのアプリケーションでは、観察される特定のセル
（または変更されたか変更されていないかなどのその状
態）によって支配されるタスクおよびそのシーケンスが
特定の場合に行なわれることもまた可能である。

【０００５】かなり多数のメモリデータセルを観察しな
ければならず、かつ特定のセルによって命令された複数
のタスクのシーケンスを実行しなければならない状況で
は、先行の電子論理回路は典型的には段階的な態様で多
数のセルの各個々のセルを観察することによって動作し
てきた。その動作では、第１のセルが観察され、その後
その観察に基づいてタスクが実行される。第１のセルに
関連するタスクが実行された後、次のセルが観察され、
設計に従って適切であれば、次のセルに基づくタスクが
実行される。このセルの段階的な観察は、先行技術の装
置では、多数のセルのすべてのセルが観察され、それに
よって命令される適切なタスクが実行されてしまうまで
繰り返し行なわれた。

【０００６】理解されるように、多数のメモリセルの各
セルをこの段階的な態様で観察し、その後タスクを実行
するにはかなりの処理時間がかかり得る。この先行技術
の段階的な方法を避ける装置および方法があれば明らか
に当該技術分野において改良となるであろう。本願はま
さにそのような改良を提供するものである。この発明の
ための１つのアプリケーションは、以下に説明されるよ
うに、デジタルコンピュータにおけるメモリ記憶動作に
ある。特に、この発明は、やはり以下に説明されるよう
に、キャッシュメモリを有するデジタルコンピュータに
特に適している。

【０００７】今日のコンピュータおよび他のデジタル処
理装置はしばしばキャッシュメモリを使用する。キャッ
シュメモリは典型的には一時的なメモリ、つまり一時的
なデータの記憶のためにのみ使用されるメモリであると
考えられる。キャッシュメモリは、しばしば必要とされ
るデータがそのデータを処理する回路にとって容易に利
用できるようにすることを含む、様々な目的のために一
時的にデータをストアできる。そのようなデータを回路
にとってそのように利用可能にすることによって、回路
動作のためのフェッチおよびストア時間が早められる。
キャッシュメモリはこのようにスピードおよび性能を最
適化するために装置で使用される高速メモリであると考
えられる。

【０００８】多くのアプリケーションにおいて、キャッ
シュメモリはデジタルコンピュータなどの、大量のメモ
リ記憶を必要とする装置の平均メモリアクセス時間を早
める機能を果たす。これらの装置は大量のメモリ記憶を
必要とするので、プロセッサまたは他の論理回路と密接
に関連しないメモリを使用しなければならない。このメ
モリは論理回路を含む装置の外に置かれるので「外部メ
モリ」と呼ばれる。したがってそのメモリからのデータ
が論理回路によって処理されるか、または他の形で使用
される場合にはシステムバスによってアクセスされなけ
ればならない。外部メモリが必要なこれらの場合には、
論理回路がシステムバスを介してメモリにアクセスする
のに必要な時間はかなりのものになり、結果として装置
の動作が遅くなる。キャッシュメモリは装置の動作速度
を上げるために多くの場合これらの装置とともに使用さ
れ得る。

【０００９】前述のように、キャッシュメモリは典型的
には一時的なメモリである。一時的であるために、キャ
ッシュメモリはしばしばメモリセルの数の点では外部メ
モリほど大きくはない。外部メモリほど大きくないの
で、キャッシュメモリは論理回路と比較的密接に関連し
得る。キャッシュメモリのこの密接な関連性および小さ
なサイズは、キャッシュメモリの外部メモリより容易で
かつ速いアクセスを可能にする。しかしながら、キャッ
シュメモリは一般にそのサイズが小さいために外部メモ
リほど多くのデータを記憶しない。それでもなお、論理
回路がより大きな外部メモリに記憶されたデータを使用
できることが望ましい。キャッシュメモリは多くの場合
に外部メモリからの所望の情報を記憶するために使用さ
れ、それにより論理回路がキャッシュメモリにアクセス
し、それによって外部メモリからデータ（間接的にでは
あるが）を得ることを可能にする。

【００１０】予測され得るように、多くのファクタがキ
ャッシュメモリの記憶およびアクセス効果に影響を与え
るが、そのファクタにはたとえばキャッシュのサイズ、
キャッシュの物理的構成、キャッシュライン置換／変更
アルゴリズム、およびそのキャッシュメモリを使用する
実行されているあらゆるソフトウェアの振る舞いなどが
ある。キャッシュメモリの典型的な動作では、キャッシ
ュメモリは外部メモリから取出された最近使用されたコ
ードまたはデータのコピーを保持する。キャッシュメモ
リに保持されたこのコードまたはデータは論理回路によ
ってその反復動作において使用されるものである。キャ
ッシュメモリを使用する装置では、外部メモリは典型的
には永久的な（または拡張）データ記憶のためにのみ使
用されてきており、典型的には論理回路によって直接ア
クセスされない。むしろ、論理回路がキャッシュメモリ
にアクセスし、このキャッシュメモリが、外部メモリか
ら取出され、論理回路による処理のためにキャッシュに
一時的に記憶されるデータを保持する。

【００１１】これらの装置の論理回路は、外部メモリか
ら直接取出されるデータではなくキャッシュメモリに保
持されているデータを処理するので、キャッシュメモリ
がそのときに応じて論理回路動作に適切な外部メモリか
らのデータを保持し、外部メモリがそのときに応じてキ
ャッシュメモリにそのとき保持されている適切なデータ
を保持することが重要である。処理のためのデータはキ
ャッシュメモリに記憶され得るが、それでもなおそのデ
ータは外部メモリにそのとき保持されている所望の永久
的な（または拡張）記憶データをそのときに応じて正し
く反映しなければならない。したがって、キャッシュメ
モリに記憶されたデータは、一時的なものでありかつほ
とんど常に変化しているとしても、ときに応じて外部メ
モリにそのとき記憶されている適切なデータと同一でな
ければならない。キャッシュメモリはそのように外部メ
モリに保持されている適切なデータを反映しなければな
らないし、外部メモリはキャッシュメモリに保持されて
いる適切なデータを反映しなければならないので、キャ
ッシュメモリに保持されている古いデータはしばしば外
部メモリからの適切な新しいデータと置換されなければ
ならないし、外部メモリに保持されている古いデータは
しばしばキャッシュメモリからの適切な新しいデータと
置換されなければならない。

【００１２】外部メモリの古いデータをキャッシュメモ
リからの適切な新しいデータと置換するための多くの既
知の手順および装置がある。これらの手順および装置で
は、一般にはキャッシュメモリのデータが変更されたこ
とが判断され、それらの変更が外部メモリに書込まれ
る。古いデータを新しいデータと置換するためのこれら
の手順およびその効果は、キャッシュ構成およびキャッ
シュ効果に関連して前に説明された他のファクタに一般
に依存する。

【００１３】しかしながら、構成および他のファクタに
かかわらず、キャッシュの変更を判断して、キャッシュ
変更を外部メモリに書込む従来の手順では、前に説明し
たように、キャッシュ内の記憶された情報の各ロケーシ
ョンをすべて段階的な態様でチェックして、各ロケーシ
ョンでキャッシュされたデータの何らかの変更があった
か否かを判断する必要があった。その段階的なチェック
で変更が見つかった場合にのみ、外部メモリが更新され
る。キャッシュメモリは関連の論理回路の動作中継続的
に置換されているので、変更が見つかるまでキャッシュ
に記憶されたすべての情報を１ステップずつ進む従来の
手順は、論理回路動作と比較すると時間のかかるもので
ある。したがって、キャッシュの変更を識別し、それら
の変更を反映するように外部メモリを更新するための新
しい装置および手順が開発されれば、先行技術より有利
なものとなろうし、そのような装置および手順によりキ
ャッシュメモリ動作時間の短縮が可能となるであろう。

【００１４】ここに記載された優先順位ルックアヘッド
エンコーダの発明に関連するキャッシュメモリの議論に
おいて、多くの特定の言葉がしばしば使用される。この
発明の目的および利点をより良く理解するために、それ
らの言葉の幾つかを以下のように定義する。

【００１５】アソシアティビティ−−キャッシュ構成に
基づく、特定のアドレスがキャッシュされ得る、キャッ
シュ内の可能なロケーション数を指す数。これはまた同
時に読出されかつ比較されるタグの数をも指す。

【００１６】クリーンライン−−コピーバック書込方式
で主メモリに書込まれていないために、変更されたとマ
ークされていないキャッシュライン。そのようなキャッ
シュラインが変更されたとしてマークされていないとい
う事実は、そのラインが関連のある主メモリに対して変
更されていないことを示す。

【００１７】コピーバック−−データがキャッシュ内で
変更された場合にライトバックがキャッシュ内で実行さ
れる書込方式。キャッシュされたデータが変更される
と、そのキャッシュはフラッシュされる。フラッシュさ
れると、そのとき変更されたとマークされていたキャッ
シュの一本または複数のラインのデータは主メモリに書
込まれる（コピーバックされる）。

【００１８】データアレイ−−プロセッサが使用するた
めのデータ変数を含むランダムアクセスメモリアレイ。

【００１９】データキャッシュ−−頻繁に使用されるプ
ロセッサデータ変数をキャッシュするために使用される
キャッシュ。

【００２０】インデックス−−各キャッシュラインは、
それに関連する、記憶され、かつメモリ要求のインデッ
クスと比較されなければならないインデックスを有す
る。インデックスはキャッシュ内のデータと、それによ
り代理されている主メモリの特定のフラグメントとの間
に対応関係を確立するディレクトリのエントリ（ライン
当り１個）として保持される。

【００２１】ライン（またはブロック）−−キャッシュ
ラインまたはブロックはタグと関連付けされたキャッシ
ュメモリ内で順に並んだワードのグループである。

【００２２】ルックアップ−−何らかのデータが主メモ
リから引出され、キャッシュに置かれたときに、ルック
アップが実行されたという。

【００２３】変更されたライン−−キャッシュラインは
コピーバック書込方式で書込まれた場合に変更されたと
マークされる。このマークはそのラインがそのデータの
最近のものを含むことを示す。

【００２４】状態ビット−−状態ビットは各キャッシュ
ラインと関連付けられ、ラインが変更された状態または
変更されていない状態を示す。

【００２５】タグ−−タグは現在キャッシュに存在する
データまたは命令のアドレスを識別する。キャッシュタ
グは各キャッシュラインと関連付けられ、タグアレイに
記憶される。

【００２６】タグアレイ−−キャッシュデータに対する
アドレスタグを含むランダムアクセスメモリアレイ。

【００２７】好ましい実施例におけるこの発明は、アソ
シアティビティ決定論理を有する優先順位ルックアヘッ
ドエンコーダである。優先順位ルックアヘッドエンコー
ダは様々なアプリケーションを有し、たとえばかなりの
大量のデータの観察が必要とされる場合、および観察さ
れたデータに応答して複数のタスクが必要な場合などい
かなる場合にもアプリケーションを有し得る。しかしな
がら、この発明の特に有用なアプリケーションは、キャ
ッシュメモリを有するデジタルコンピュータにおけるも
のである。ここでより十分に論じられるように、この発
明は大量のデータを同時に観察し、そのデータによって
支配されたタスクを実行するための高速化された機構お
よび手順を提供する。この発明がこれらの利点を与える
のは、この発明が観察されたデータによって支配された
タスクの実行に優先順位をつけ、それにより大量のデー
タを実質的に同時に観察することを可能にするからであ
る。このように、この発明は当該技術分野において重要
な改良である。

【００２８】

【発明の概要】この発明の一実施例は複数の条件を同時
に検出するための装置であり、各条件は複数のメモリセ
ルのアレイの特定のメモリセルに対応し、アレイの各特
定のメモリセルは第１の数のビットによって与えられる
別個のインデックスと、第２の数のビットによって与え
られる別個のアソシアティビティとを有し、各条件は特
定の別個のタスクをトリガし、各タスクは、複数の場合
には、優先順位をつけられる。この装置は複数の入力信
号を含み、各前記入力信号は１つの前記特定のメモリセ
ルに対する条件に関連し、かつそれを表わすものであ
り、前記装置は、各前記複数の入力信号を同時に受信
し、各前記特定のメモリセルに対する別個のアソシアテ
ィビティおよび別個のインデックスを論理的に決定し、
各前記入力によって示された各前記条件によって支配さ
れた各前記タスクに、各他の前記入力によって示された
各他の前記条件によって支配された各他の前記タスクに
対する優先順位をつけるための回路と、各前記タスクの
優先順位の順序で各特定のメモリセルに対する各前記別
個のアソシアティビティおよび前記別個のインデックス
を順次出力するための出力信号とを含む。

【００２９】別の局面において、この回路は第１のＮＯ
Ｒゲートを含み、第１のＮＯＲゲートは各前記複数の入
力信号を受信し、かつ第１のゲート出力信号として入力
信号のうち条件が変更された条件であることを示すいず
れかを出力し、この回路は第２のＮＯＲゲートをさらに
含み、第２のＮＯＲゲートはイネーブル信号および、も
しあれば、第１のＮＯＲゲートからの第１のゲート出力
信号を受信し、第２のＮＯＲゲートは、イネーブル信号
または第１のゲート出力信号が条件が変更された条件で
あることを示す場合には、イネーブルのインデックスイ
ネーブル信号を出力し、この回路はさらに、各々が第１
のゲートと、第１のドレインと、第１のソースとを有す
るインデックストランジスタを含み、インデックストラ
ンジスタの数は第１の数のビットの各々に対応し、イン
デックストランジスタはインデックストランジスタの各
々の第１のゲートによって共通に電気的に接続され、か
つインデックストランジスタの各々の第１のドレインに
よって共通に電気的に接続され、インデックストランジ
スタの各々の各前記第１のゲートはインデックスイネー
ブル信号と電気的に接続され、インデックストランジス
タはインデックスイネーブル信号がその条件が変更され
た条件であることを示す場合にはイネーブルされ、この
回路はさらに、各々が第２のゲートと、第２のドレイン
と、第２のソースとを有するアソシアティビティトラン
ジスタを含み、アソシアティビティトランジスタの数は
第２の数のビットの各々に対応し、アソシアティビティ
トランジスタはアソシアティビティトランジスタの各々
の第２のゲートによって共通に電気的に接続され、かつ
アソシアティビティトランジスタの各々の第２のドレイ
ンによって共通に電気的に接続されかつ、この回路はさ
らに、第３のゲートと、第３のドレインと、第３のソー
スとを有し、インデックストランジスタがイネーブルさ
れた場合にはアソシアティビティトランジスタをイネー
ブルするためのトランジスタを含み、このトランジスタ
はインデックスイネーブル信号と第３のゲートによって
電気的に接続され、かつインデックストランジスタの各
前記第１のドレインと第３のドレインによって電気的に
接続される。インデックストランジスタの第１のソース
の各々は、インデックストランジスタがイネーブルされ
た場合には別個のインデックスを表わすビットを出力信
号として出力し、アソシアティビティトランジスタの各
前記第２のソースは、インデックストランジスタおよび
アソシアティビティトランジスタが、このトランジスタ
を経て、各々イネーブルされた場合には、別個のアソシ
アティビティを表わすビットを出力信号として出力す
る。

【００３０】さらに他の局面では、この装置は外部メモ
リ書込手順を高速化するためにデジタルコンピュータの
キャッシュメモリとともに使用される。

【００３１】この発明の別の実施例は複数の条件を同時
に検出するための方法であり、各前記条件は複数のメモ
リセルのアレイの特定のメモリセルに対応し、アレイの
各前記特定のメモリセルは第１の数のビットによって与
えられる別個のインデックスと、第２の数のビットによ
って与えられる別個のアソシアティビティとを有し、各
前記条件は特定の別個のタスクをトリガし、複数の場合
には各前記タスクに優先順位をつける。この方法は複数
の入力信号を入力するステップを含み、各前記入力信号
は１つの前記特定のメモリセルに対する前記条件に関連
し、かつそれを示し、この方法は各前記複数の入力信号
を同時に受信するステップと、各前記特定のメモリセル
に対する別個のアソシアティビティおよび別個のインデ
ックスを論理的に決定するステップと、各前記入力によ
って示された各前記条件によって支配される各前記タス
クに、各他の前記入力によって示された各他の前記条件
によって支配される各他の前記タスクに対して優先順位
をつけるステップと、各前記タスクの優先順位の順序で
各特定のメモリセルに対する各前記別個のアソシアティ
ビティおよび前記別個のインデックスを順次出力するス
テップとを含む。

【００３２】別の局面において、この方法の受信ステッ
プは各前記複数の入力信号を受信するステップを含み、
論理的に決定するステップは条件が変更された条件であ
ることを示す入力信号のいずれかを第１のゲート出力信
号として出力するステップと、イネーブル信号および、
もしあれば、第１のゲート出力信号を受信するステップ
と、イネーブル信号または第１のゲート出力信号が条件
が変更された条件であることを示している場合には、イ
ネーブルのインデックスイネーブル信号を出力するステ
ップとを含む。優先順位をつけるステップは、各々が第
１のゲートと、第１のドレインと、第１のソースとを有
するインデックストランジスタをイネーブルするステッ
プを含み、インデックストランジスタの数は第１の数の
ビットの各々に対応し、インデックストランジスタはイ
ンデックストランジスタの各々の第１のゲートによって
共通に電気的に接続され、かつインデックストランジス
タの各々の第１のドレインによって共通に電気的に接続
され、インデックストランジスタの各々の各前記第１の
ゲートはインデックスイネーブル信号と電気的に接続さ
れ、インデックストランジスタはインデックスイネーブ
ル信号が条件が変更された条件であることを示す場合に
はイネーブルされ、優先順位をつけるステップは、各々
が第２のゲートと、第２のドレインと、第２のソースと
を有するアソシアティビティトランジスタをイネーブル
するステップを含み、アソシアティビティトランジスタ
は第２の数のビットの各々に数が対応し、アソシアティ
ビティトランジスタはアソシアティビティトランジスタ
の各々の第２のゲートによって共通に電気的に接続さ
れ、かつアソシアティビティトランジスタの各々の第２
のドレインによって共通に電気的に接続され、優先順位
をつけるステップは、インデックストランジスタがイン
デックストランジスタをイネーブルするステップによっ
てイネーブルされた場合には、第３のゲートと、第３の
ドレインと、第３のソースとを有するトランジスタをイ
ネーブルするステップを含み、このトランジスタはイン
デックスイネーブル信号と第３のゲートによって電気的
に接続され、かつ前記インデックストランジスタの各第
１のドレインと第３のドレインによって電気的に接続さ
れ、優先順位をつけるステップは、インデックストラン
ジスタがインデックストランジスタをイネーブルするス
テップによってイネーブルされた場合には別個のインデ
ックスを示すビットを前記出力信号として出力するステ
ップと、インデックストランジスタおよびアソシアティ
ビティトランジスタが、このトランジスタを経て、各々
イネーブルされた場合には、別個のアソシアティビティ
を示すビットを出力信号として出力するステップとを含
む。

【００３３】別の局面では、この方法は外部メモリ書込
手順を高速化するためにデジタルコンピュータのキャッ
シュメモリとともに使用される。

【００３４】この発明のさらに他の実施例はエンコーダ
である。このエンコーダはレベル１論理ブロックを含
み、レベル１論理ブロックは複数の観察されたメモリセ
ルの各々のロケーションおよび条件を示す入力を同時に
受信し、複数の観察されたメモリセルの各々に対する条
件は変更されるかまたは変更されないかのいずれかであ
り、このエンコーダはレベル２論理ブロックをさらに含
み、レベル２論理ブロックはレベル１論理ブロックのイ
ネーブル出力信号を受信し、イネーブル出力信号は変更
された条件を示すレベル１論理ブロックへの入力のいず
れかを示し、イネーブル出力信号はレベル２論理ブロッ
クをイネーブルする機能を果たし、このエンコーダはさ
らにレベル３論理ブロックを含み、レベル３論理ブロッ
クはレベル２論理ブロックがイネーブルされたときレベ
ル２論理ブロックによるイネーブル信号出力の受信によ
ってイネーブルされ、このエンコーダは、変更された条
件を示す入力の各々に対して、別個のインデックスアド
レスと別個のアソシアティビティアドレスとを出力し、
この出力は優先順位をつけられる。

【００３５】この発明のさらに他の実施例は、デジタル
コンピュータのキャッシュメモリにおける変更されたメ
モリセルのインデックスアドレスおよびアソシアティビ
ティアドレスを決定するための方法である。この方法は
メモリセルの数個を同時に観察するステップと、メモリ
セルのいずれかが変更されたかどうかを検出するステッ
プと、変更されたメモリセルの各々に対応するインデッ
クスアドレスおよびアソシアティビティアドレスを出力
するステップと、出力するステップに、もし１つより多
くあれば、優先順位をつけ、いつでも変更されたメモリ
セルに対応するインデックスアドレスおよびアソシアテ
ィビティアドレスのうちのただ１つしか出力されないよ
うにするステップとを含む。

【００３６】この発明の別の実施例は、デジタルコンピ
ュータのキャッシュメモリにおける変更されたメモリセ
ルのインデックスアドレスおよびアソシアティビティア
ドレスを決定するための装置である。この装置はメモリ
セルのうちの数個を同時に観察するための回路と、メモ
リセルのいずれかが変更されたかどうかを検出するため
の回路と、変更されたメモリセルの各々に対応するイン
デックスアドレスおよびアソシアティビティアドレスを
出力するための回路と、出力するステップに、１つより
多くある場合には、優先順位をつけ、いつでも変更され
たメモリセルに対応するインデックスアドレスおよびア
ソシアティビティアドレスのうちのただ１つしか出力さ
れないようにするための回路とを含む。この発明のさら
なる実施例は、メモリセルのアレイの変更されたメモリ
セルのインデックスおよびアソシアティビティを決定す
るための方法である。この方法はメモリセルのアレイの
数個のメモリセルの各々の変更された状態または変更さ
れていない状態を示す信号を検出するステップと、検出
された信号のいずれかが数個のメモリセルのうちの１つ
以上が変更されていることを示すかどうかを判断するス
テップと、変更されたメモリセルの各々のインデックス
を決定するステップと、変更されたメモリセルの各々の
アソシアティビティを決定するステップと、判断および
決定するステップの各々に対して、変更されたメモリセ
ルの１つ以上を示す信号のいずれかを論理的に選択する
ステップと、判断および決定するステップの各々に対し
て、変更されたメモリセルのうちの１つ以上を示す信号
のいずれかを論理的にイネーブルするステップとを含
む。

【００３７】この発明の付加的な実施例は、メモリセル
のアレイの変更されたメモリセルのインデックスおよび
アソシアティビティを決定するための装置である。この
装置はメモリセルのアレイの数個のメモリセルの各々の
変更された状態または変更されていない状態を示す信号
を検出するための回路と、検出された信号のいずれかが
数個のメモリセルのうちの１つ以上が変更されたことを
示すかどうかを判断するための回路と、変更されたメモ
リセルの各々のインデックスを決定するための回路と、
変更されたメモリセルの各々のアソシアティビティを決
定するための回路と、判断および決定するステップの各
々に対して、変更されたメモリセルのうちの１つ以上を
示す信号のいずれかを論理的に選択するための回路と、
判断および決定するステップの各々に対して、変更され
たメモリセルのうちの１つ以上を示す信号のいずれかを
論理的にイネーブルするための回路とを含む。

【００３８】この発明のより詳細な理解のために、かつ
そのさらなる目的および利点のために、添付の図面とと
もに以下の説明をここで参照する。

【００３９】

【詳細な説明】まず図１を参照して、先行技術のデータ
検出方式１２０が示される。このデータ検出方式１２０
では、大量のデータ、たとえば図１に示されるように、
アレイの各々において１２８セルのデータが観察され
る。このデータ観察は様々な理由のため、たとえば４つ
のアレイの各々の１２８のセルの各々の変更された状態
または変更されていない状態を判断するため、または他
の理由のために実行され得る。示されるように、この従
来の検出方式１２０は段階的な態様で各個々のセルを観
察する。検出方式は４つのアレイの第１のもののセル１
を観察することによって始められる。検出されるセル１
の状態に依存して、タスクが行なわれてもよいし、行な
われなくてもよい。

【００４０】引続き図１を参照して、セル１が観察さ
れ、その観察に応答して何らかの適切なタスクが実行さ
れた後、次のセル、セル２が観察される。再び、観察さ
れるセル２の状態に依存して、タスクが行なわれてもよ
いし、行なわれなくてもよい。セル２の後、検出方式１
２０は同じ態様で１２８のセルの次のセルの各々を順次
観察し、各そのようなセルによって支配されるタスクが
あればそれを実行し続ける。明らかなように、先行技術
のこの順次検出方式１２０は電子デジタル回路速度の点
からかなりの時間を必要とする。なぜなら、各セルを個
々に観察し、その観察に応答してタスクを実行しなけれ
ばならないからである。１２８のセル全部のデータが観
察されるすべての場合に、この順次の検出およびその後
のタスクの実行を行なわなければならない。

【００４１】次に図２を参照して、この発明の優先順位
ルックアヘッドエンコーダ１３０がブロック図の形式で
簡単に例示される。優先順位ルックアヘッドエンコーダ
１３０は、各ステップで大量のデータ、たとえば各々が
１２８のセルである４つのアレイに配列された５１２の
セルのデータのうち一度に８つのセルを同時に観察する
ことを可能にする。大量のデータが同時に観察される
と、検出されたセルに応答して必要とされるいかなるタ
スクも優先順位ルックアヘッドエンコーダ１３０によっ
て優先順位をつけられる。より多くの量のデータが同時
に観察され、その後の実行のために応答するいかなるタ
スクにも優先順位がつけられるので、優先順位ルックア
ヘッドエンコーダ１３０は先行技術の段階的な検出方式
１２０（図１に示される）より速い検出方式を与える。
各々が１２８のセルである４つのアレイに配列された５
１２のセルのメモリについて優先順位ルックアヘッドエ
ンコーダ１３０の動作と関連してここに説明するが、こ
のセルの数およびその配列は代表的な例としてのみ意図
されたものであることが理解されるべきである。同様
に、優先順位ルックアヘッドエンコーダ１３０によって
同時に観察されるセルの数は、以下により特定的に論じ
られるように、ここに述べられる発明の原理に合わせて
設計に従って変化してもよい。

【００４２】引続き図２を参照して、この発明の優先順
位ルックアヘッドエンコーダ１３０の動作を説明する。
示される優先順位ルックアヘッドエンコーダ１３０は３
つのレベル、レベル１、レベル２およびレベル３からな
る。優先順位ルックアヘッドエンコーダ１３０のこの３
レベル構成は、各々が１２８のセルの４つのアレイとし
て配列された５１２セルメモリの代表的なアプリケーシ
ョンに適している。エンコーダ１３０のレベル１は１６
のレベル１機能ブロック１３２を含む。レベル１機能ブ
ロックの第１のもの１３２ａは、８つのメモリセルの状
態（または他の条件）を示す入力１３４を受信する。以
下により十分に論じられるように、キャッシュメモリア
プリケーションにおいて優先順位ルックアヘッドエンコ
ーダ１３０が使用された場合には、入力１３４の各々は
キャッシュメモリの特定のメモリセルに関連のある状態
ビットである。

【００４３】さらに図２を参照して、第１のレベル１機
能ブロック１３２ａは８つの入力１３４を受信し、以下
により十分に記載されるように論理動作を実行し、信号
レベル１出力信号１３６ａを、４つのレベル２機能ブロ
ック１３８のうちの１つである第１のレベル２機能ブロ
ック１３８ａに送る。レベル２機能ブロック１３８の各
々はレベル１機能ブロック１３２に送られる３つのイネ
ーブル信号１３７を出力する。各レベル２機能ブロック
１３８はまた４つのレベル１出力信号１３６、つまり４
つのレベル１機能ブロック１３２の各々から１つの信号
１３６を受信する（第１のレベル２機能ブロック１３８
ａの場合には、信号１３６のうちの１つは信号１３６ａ
である）。レベル２機能ブロック１３８の各々は４つの
レベル１出力信号１３６が受信された状態で論理動作を
実行する。

【００４４】依然として図２を参照して、４つのレベル
１機能ブロック１３２の各組に対して、４つのレベル１
機能ブロック１３２の各グループの第１のレベル１機能
ブロック１３２ｂは信号レベル３機能ブロック１４２か
ら入力信号１４４ａ、１４４ｂ（図示せず）、または１
４４ｃを受信することは注目すべきである。さらに、レ
ベル２機能ブロック１３８の各々（レベル２機能ブロッ
クの第１のもの１３８ａ以外）もまた入力１４４ａ、１
４４ｂ（図示せず）、または１４４ｃを受信することは
注目すべきである。各レベル２機能ブロック１３８は信
号レベル２出力信号１４０を出力する。レベル２出力信
号１４０、４つのレベル２機能ブロック１３８のために
合計４つは、信号レベル３機能ブロック１４２に入力さ
れる。最後のレベル１機能ブロック１３２ｂは２つの信
号、１４ビット（つまり７つの真および７つの補）イン
デックスアドレス信号１４６および４ビットアソシアテ
ィビティアドレス信号１４８を出力する。

【００４５】さらに図２を参照して、優先順位ルックア
ヘッドエンコーダ１３０の動作概念を説明する。エンコ
ーダ１３０はたとえばセルの各々の状態ビットに基づい
て、メモリセルの状態を８つずつのグループで識別す
る。８つのセルのグループの各メモリセルの状態ビット
は、レベル１機能ブロックの第１のもの１３２ａを介す
る優先順位ルックアヘッドエンコーダ１３０への入力１
３４である。第１のブロック１３２ａが入力１３４のい
ずれかが、メモリセルに記憶されたデータの変更など
の、特定のメモリセル条件を示すと判断すれば、第１の
ブロック１３２ａは変更があるという信号を１３６ａを
経て第１のレベル２機能ブロック１３８ａに出す。第１
のレベル２機能ブロック１３８ａはその後変更があると
いう信号を信号１４０を経てレベル３機能ブロック１４
２へ出す。レベル３ブロック１４２およびレベル２ブロ
ック１３８ａ、１３８は各々次位のより高いレベルのブ
ロックに信号を出す。これらの信号１４４ａ、１４４ｂ
（図示せず）、１４４ｃ、１３７は変更が発見されたこ
とをより高いレベルのブロック１３８、１３２に示す。
この態様で、エンコーダ１３０はメモリセル状態を検出
し、変更などの特定の状態が８つのメモリセルの観察中
に同時に検出された場合には結果に優先順位をつける。

【００４６】次に図３を参照して、優先順位ルックアヘ
ッドエンコーダ１３０の基本的な構成単位１５０である
回路が示される。ブロック１５０では、信号ｍ₀、
ｍ₁、ｍ ₂およびｍ₃は多層アレイ、たとえば５１２の
メモリセルの４ウェイアソシアティブアレイのアソシア
ティビティのメモリセルを表わす。ブロック１５０は信
号ｍ₀、ｍ₁、ｍ₂またはｍ₃のいずれか変更されたも
のをアサートする（ｍバーによって示される）機能をす
る第１のＮＯＲゲート１５２を含む。第２のＮＯＲゲー
ト１５４はイネーブルされたとき（ＥＮＡＢＬＥバーに
よって示される）トランジスタ１５６をオンにする機能
をする。トランジスタ１５６はインデックスアドレスを
与える。イネーブル信号は、その前のブロックまたはセ
ルが変更された状態を示すとき、（図１示されるブロッ
クの特定のシーケンスの）前のブロックセルから生じ
る。

【００４７】引続き図３を参照して、当業者が理解する
ように、トランジスタ１５６はプリチャージ、ディスチ
ャージラインを表わす。図３に詳細に示されてはいない
が、ブロック１５０は付加的なプリチャージ回路を含
む。プリチャージ回路は最上レベルのみがプリチャージ
を有するように構築される。インデックスアドレスの１
４のラインの各々、およびアソシアティビティアドレス
の４つのラインの各々に対して単一のプリチャージしか
ない。ブロック１５０で信号ｍ₀、ｍ₁、ｍ₂またはｍ
₃のいずれかがアサートされると、トランジスタ１５６
はその信号に対応するアドレス（つまりロケーション）
をディスチャージする。さらに、このアサーションによ
り、トランジスタ１５８によってオンされた、エンコー
ダ１３０のあるアソシアティビティ検出論理はトランジ
スタ１６０からの変更ビットｍ₀、ｍ₁、ｍ₂および／
またはｍ₃を与えることができ、その変更ビットはブロ
ック１５０への入力信号ｍ₀、ｍ₁、ｍ₂およびｍ₃と
同じである。アソシアティビティ検出はその後変更ビッ
トを見て、変更された対応のアソシアティビティライン
をディスチャージすることによってブロック１５０によ
って実行される。要するに、ブロック１５０は（変更さ
れたなどの）特定のメモリセル状態を示す信号が入力さ
れた場合にインデックスを与え、その後セルに関連する
アソシアティビティを与えるが、入力信号が（変更され
たなどの）特定のメモリセル状態を示さない場合にはイ
ンデックスまたはアソシアティビティを何も与えない。

【００４８】次に図５を参照して、レベル１機能ブロッ
ク１３２の詳細が示される。レベル１機能ブロック１３
２はメモリセルのアレイ、たとえば各々１２８のセルの
４ウエイアソシアティブアレイに配列された５１２のメ
モリセルのうちの８つのメモリセル１６０の条件に関連
する入力１３３、および対応のイネーブル信号１３３を
受信する。レベル１機能ブロック１３２の一部ではない
が、８つのメモリセル１６０は図４において例示のため
にボックスとして示される。レベル１機能ブロック１３
２はまたレベル２機能ブロック１３８（図１に示され
る）から受信されたイネーブル信号１３７の入力を受取
る。レベル１出力信号１３６はレベル２機能ブロック１
３８（やはり図１に示される）に送られる。

【００４９】依然として図５を参照して、基本的な構成
単位である回路１５０の議論に関連して前に説明したよ
うに、各メモリセル１６２はイネーブル信号１３３を経
て７つのトランジスタ１５６の組と通信するが、これら
のトランジスタは信号１３４が変更などの特定のセル状
態を示す場合に関連のインデックスアドレスを与える機
能をする。もし特定のメモリセルが特定の状態を有して
いるためにそれに関連のインデックスアドレスが与えら
れれば、４つのトランジスタ１６０の組はアソシアティ
ビティアドレスを生じる機能をする。レベル１機能ブロ
ック１３２の動作において、メモリセルが特定の状態
（たとえばそのセルが変更されたこと）を有すれば、そ
のセルに対するイネーブル信号１３３は信号１３４が送
られる対応の７つのトランジスタ１５６のグループをオ
フする（つまり、この場合実際には「ディセーブル」通
信である）。７つのトランジスタ１５６の特定のグルー
プをオフにすることにより、それらのトランジスタ１５
６より上のエンコーダ１３０回路をプリチャージされた
状態に保つ。こうして、その７つのトランジスタ１５６
のグループに続いてエンコーダ１３０回路は次の連続す
るメモリセルに対してはイネーブルされない。

【００５０】さらに引続き図５を参照して、レベル１機
能ブロック１３２によって観察された８つのメモリセル
１６２のいずれにも変更が検出されなければ、ブロック
１３２はレベル２機能ブロック１３８（図２および図５
に示される）に変更がないことを示すレベル１出力信号
１３６を出力する。一方、レベル１で検出された変更が
あれば、レベル１出力信号１３６はレベル２機能ブロッ
ク１３８にその変更を知らせる。レベル１機能ブロック
１３２はレベル２機能ブロック１３８のこの詳細な図面
においてボックスとして示される。レベル２機能ブロッ
ク１３８はレベル１機能ブロック１３２の各々と実質的
に同じ態様で機能する。観察されたメモリセルに対して
変更されたまたは変更されていないことを示すレベル１
からレベル２へ送られる信号１３６に依存して、イネー
ブル信号１６３によってイネーブルまたはディセーブル
される７つのトランジスタ１６２がある。

【００５１】次に図６を参照して、レベル３機能ブロッ
ク１４２の詳細が示される。再び、このレベル３機能ブ
ロック１４２はレベル１ブロック１３２およびレベル２
ブロック１３８に関連して前に説明したのと同じ原理に
従って構成される。前に説明したように、レベル３機能
ブロック１４２は最後のレベルである。レベル３機能ブ
ロック１４２は装置の最後のレベルであるために、レベ
ル３機能ブロック１４２は、レベル１機能ブロック１３
２およびレベル２機能ブロック１３８のように、変更さ
れた／変更されていない信号を送り出す、またはメモリ
セル変更データを送る必要は何もない。優先順位ルック
アヘッドエンコーダ１３０からの出力は、変更されたメ
モリセルに対するインデックスアドレス（１４ライン、
７つのビットのデータプラス補数）、およびアソシアテ
ィビティアドレス（４ライン）である。

【００５２】次に図７および図８を参照して、デジタル
コンピュータのキャッシュメモリに関連する優先順位ル
ックアヘッドエンコーダ１３０の代表的なアプリケーシ
ョンについて説明する。図７では、先行技術のキャッシ
ュメモリアドレス指定およびコピーバック装置２が示さ
れる。この先行の装置２は中央処理装置（「ＣＰＵ」）
３およびある外部メモリ１８からなる。ＣＰＵ３はデー
タアレイ１４とタグおよび属性アレイ１０とを含む。

【００５３】依然として図７を参照して、この先行技術
のキャッシュメモリ装置２のデータアレイ１４は多数の
メモリロケーション、たとえば各々が１２８のラインの
キャッシュデータを有する４層アレイの場合には５１２
のメモリロケーションを含む。このようなデータアレイ
１４は反復動作中に装置のＣＰＵ３によって頻繁に使用
されるプロセッサデータ変数を記憶するためにこのよう
な構成で典型的に使用される。データアレイ１４はＣＰ
Ｕ３が即時アクセスし処理するための変数値を保持す
る。

【００５４】引続き図７を参照して、タグおよび属性ア
レイ１０は、データアレイ１４に記憶された情報のアド
レス指定に関連する識別データを記憶するために使用さ
れるキャッシュである。タグおよび属性アレイ１０に記
憶された特定の識別データは、キャッシュメモリ２で使
用される特定のタイプのアドレス指定技術に依存して様
々な形式をとり得る。典型的なタイプのアドレス指定技
術では、タグおよび属性アレイ１０はデータアレイ１４
の各特定のロケーションにおけるデータの状態のインジ
ケータ（つまり変更されているか変更されていない
か）、およびデータアレイ１４のそのデータに対するそ
れぞれのロケーションアドレスを含む。

【００５５】引続き図７を参照して、ＣＰＵ３はまたカ
ウンタ４機構を含む。カウンタ４はデータアレイ１４の
データにアクセスする場合に、タグおよび属性アレイ１
０に記憶されたアドレスタグの各々を１ステップずつ処
理する機能をする。カウンタ信号６は変更されたかどう
かのチェック機構１２にタグおよび属性アレイ１０の特
定のラインを見るように命令する。ポイント信号８はカ
ウンタ４にタグおよび属性アレイ１０の４つの層の各々
をそれぞれ指し、カウンタ信号６により変更されたかど
うかのチェック機構１２が層の各々の各ラインをチェッ
クするようにする。ＣＰＵ３の変更されたかどうかのチ
ェック機構１２は、タグおよび属性アレイ１０の各ロケ
ーションに変更があるかどうかを、カウンタ４がそれら
のロケーションを１ステップずつ進むときにチェックす
る機能をする。

【００５６】依然として図７を参照して、先行技術のキ
ャッシュメモリアドレス指定およびコピーバック装置２
の動作が理解される。例示の目的のために、タグおよび
属性アレイ１０の各々ならびにデータアレイ１４は４層
であり、層当り１２８のラインを有すると考える。カウ
ンタ信号６はたとえば７ビットの信号であり、これはタ
グおよび属性アレイ１０の各層の１２８のロケーション
に対応する。ポイント信号８はたとえば２ビットの信号
であり、それにより変更されたかどうかのチェック機構
１２は４つの層のうちの特定の１つを見る。一方、カウ
ンタ信号６により変更されたかどうかのチェック機構１
２はその層の各ラインを１ステップずつ進む。特定の層
のすべてのロケーションについて変更があったかどうか
チェックされると、ポイント信号８により変更されたか
どうかのチェック機構１２は変更が発見されるまで次の
連続層、次の連続層、…と見ていくか、または変更がな
い場合には、全体のタグおよび属性アレイ１０の各ロケ
ーションがチェックされてしまうまで次々と層を見てい
く。

【００５７】さらに図７を参照して、この先行技術の装
置２のカウンタ４は、変更されたかどうかのチェック機
構１２をタグおよび属性アレイ１０の各メモリロケーシ
ョンを介して１ステップずつ進め、タグおよび属性アレ
イ１０の特定の関連のラインが変更されたかどうかを判
断するために各そのようなロケーションをチェックしな
ければならない。ここに記載されるこの典型的な先行技
術の装置２では、これは変更されたかどうかのチェック
機構１２にキャッシュメモリが変更があったかどうかチ
ェックされるたびに最大５１２のシーケンスをルックア
ップしかつチェックすることを要求する。変更されたラ
インが発見され、アドレスが決定され、コピーバックル
ーチンが実施されても、変更されたかどうかのチェック
機構１２はタグおよび属性アレイ１０の各メモリロケー
ションを再び１ステップずつ進められ、次のまたは後の
変更されたラインを判断しなければならない。容易に理
解され得るように、変更が判断されなければならないた
びに５１２もの可能なメモリロケーションの各々を介し
てチェック機構１２を１ステップずつ進めていくこと
は、プロセッサ速度の点で時間のかかることである。キ
ャッシュメモリ変更アドレス指定およびコピーバックの
速度は、装置の中でキャッシュメモリのサイズが大きく
なるにつれてさらに重要になる。ここに説明されるアレ
イ１０、１４は例示としてのみ意図され、この発明が取
り組む問題はすべてのキャッシュメモリに見られること
が当業者によって理解されるであろう。

【００５８】次に図８を参照して、この発明の優先順位
ルックアヘッドエンコーダ１３０を含むキャッシュコン
トローラインデックスアドレス発生器５０が示される。
以下でより十分に理解されるように、このキャッシュコ
ントローラインデックスアドレス発生器５０は、キャッ
シュメモリの変更されたラインのアドレスの決定、およ
びそのラインのタグアドレス、データおよび対応のアソ
シアティビティを取り出す速度を上げ、変更されたキャ
ッシュラインに対するコピーバックルーチンを実行す
る。一般的な概念では、発生器５０はラインの状態（つ
まり変更されたか変更されていないか）を示す属性アレ
イ１０ｂの各ラインの特定されたビットを同時に見、複
数の変更されたラインが示された場合に変更されたライ
ンのコピーバックに優先順位をつける方式を提供する。

【００５９】依然として図８を参照して、図１および図
２と類似の要素は同じ番号によって識別される。図７の
先行技術のキャッシュメモリアドレス指定およびコピー
バック装置２の場合のように、このキャッシュコントロ
ーラインデックスアドレス発生器５０はタグおよび属性
アレイ１０ａ、１０ｂ（ここ図８に別々に示される）
と、データアレイ１４とを含む。キャッシュコントロー
ラインデックスアドレス発生器５０はこれらの属性およ
びタグアレイ１０ｂ、１０ａ上で動作し、変更されたデ
ータアレイ１４のライン、ならびにそれらの変更された
ラインのタグ、属性および対応のアソシアティビティを
直接決定する。

【００６０】引続き図８を参照して、優先順位ルックア
ヘッドエンコーダ１３０は属性アレイ１０ｂの複数のラ
イン、たとえば８つのラインの特定の状態を同時にチェ
ックする。状態ビットは、前に定義されたように、各メ
モリロケーションまたはキャッシュラインに関連し、そ
のロケーションの変更されたまたは変更されていないフ
ィールド状態を示す。属性アレイ１０ｂのいずれかのラ
イン（または複数のライン）の状態ビットがキャッシュ
されたデータの変更、つまりデータアレイ１４の変更さ
れたラインを示せば、それにより優先順位ルックアヘッ
ドエンコーダ１３０に信号が送られ、（複数の場合に
は）変更に優先順位をつけ、キャッシュメモリにコピー
バックルーチンを実行させ、変更されたデータを外部メ
モリに書込む。

【００６１】さらに図８を参照して、優先順位ルックア
ヘッドエンコーダ１３０は好ましくは前に詳述したよう
な論理回路である。エンコーダ１３０は属性アレイ１０
ｂの数本のライン（たとえば８本）の各状態ビットを同
時に見るだけである。この態様で各そのようなラインの
各状態ビットを見ることによって、優先順位ルックアヘ
ッドエンコーダ１３０は状態ビットによって示される変
更が何かあればそれを検出する。優先順位ルックアヘッ
ドエンコーダ１３０論理回路はまた、外部メモリへのコ
ピーバックのために、１つより多くある場合には検出さ
れた変更に優先順位をつける機能をする。ここの説明は
主に好ましい優先順位ルックアヘッドエンコーダ１３０
機構に取り組んだものであるが、この機構は優先順位ル
ックアヘッドエンコーダ１３０によって実行されない機
能を実行する他の装置または機構を使用して、これらの
機能のうちのある程度を代替的に実行することができ
る。別の代替案として、優先順位ルックアヘッドエンコ
ーダ１３０は属性アレイ１０ｂのラインのより多い、ま
たはより少ない、またはすべての状態ビットを同時にチ
ェックすることができ、その場合には、優先順位ルック
アヘッドエンコーダ１３０は代替のまたは付加的な優先
順位付け構成を提供することができるかもしれない。な
ぜなら、変更を判断するためにすべてのキャッシュロケ
ーションを一度しか見ないで複数の判断を行なうことが
必要であるからである。当業者には明らかなように、優
先順位ルックアヘッドエンコーダ１３０の付加的なさら
なる代替の組合せ変更が考えられる。

【００６２】依然として図８を参照して、キャッシュコ
ントローラインデックスアドレス発生器５０の実施例に
おいて、優先順位ルックアヘッドエンコーダ１３０は、
データアレイ１４の変更されたラインを示す属性アレイ
１０ｂの１つ以上の状態ビットを検出したとき、２つの
信号、つまり優先順位が与えられたデータアレイの変更
されたラインのアソシアティビティおよびインデックス
をそれぞれ示すアソシアティビティ信号６０およびイン
デックス信号５８を発生する。なお、優先順位ルックア
ヘッドエンコーダ１３０は変更を示す属性アレイ１０ｂ
の複数の状態ビットを同時に検出し得る。これはデータ
アレイ１４に複数の変更されたラインがある場合であ
る。実際、いかなる時点においてもそのとき変更された
データアレイ１４の各ラインに対する変更を示す１つの
状態ビットがあるであろう。優先順位ルックアヘッドエ
ンコーダ１３０はこのように変更を示す数個の状態ビッ
トを同時に検出し得るので、発生器５０は、ある態様に
おいては、コピーバックを行なう目的のために数個の変
更に優先順位をつけなければならない。前に論じたよう
に、キャッシュコントローラインデックスアドレス発生
器５０の優先順位ルックアヘッドエンコーダ１３０はそ
の機能を実行し得る。アソシアティビティ信号６０およ
びインデックス信号５８は第１の優先順位が与えられた
変更とまず一致し、第２の優先順位が与えられた変更と
次に一致し、優先順位ルックアヘッドエンコーダ１３０
による変更チェックで検出された各変更に対応するアソ
シアティビティ信号６０およびインデックス信号５８が
優先順位ルックアヘッドエンコーダ１３０から送られる
まで次々と一致する。

【００６３】依然として図８を参照して、検出された各
特定の変更に対する各アソシアティビティ信号６０およ
びインデックス信号５８が優先順位ルックアヘッドエン
コーダ１３０から送られると、信号６０、５８はアソシ
アティビティ／インデックスレジスタ６４に記憶され
る。このアソシアティビティ／インデックスレジスタ６
４は一時データ記憶レジスタであり、データアレイ１４
の変更されたラインに対応する各連続アソシアティビテ
ィ信号６０およびインデックス信号５８が優先順位ルッ
クアヘッドエンコーダ１３０によって確立された優先順
位に従って処理されることを可能にする。

【００６４】さらに図８を参照して、アソシアティビテ
ィ信号６０はアソシアティビティ／インデックスレジス
タ６４から第１のマルチプレクサ８０および第２のマル
チプレクサ９０へと送られる。一方、インデックス信号
５８はアソシアティビティ／インデックスレジスタ６４
からタグアレイ１０ａおよびタグ／インデックスレジス
タ８４へと送られ記憶される。タグ／インデックスレジ
スタ８４は一時データ記憶レジスタであり、優先順位ル
ックアヘッドエンコーダ１３０からの特定のアソシアテ
ィビティ信号６０およびインデックス信号５８の処理の
間インデックス信号５８を保持する。タグ／インデック
スレジスタ８４もまたタグ信号８２を保持するが、この
信号については以下により十分に論じる。

【００６５】さらに図８を参照して、タグアレイ１０ａ
に送られたインデックス信号５８はタグアレイ１０ａの
すべての４つの層上でルックアップを実行し、インデッ
クス信号５８によって示されたタグアレイ１０ａのイン
デックスを発見する。特定のアソシアティビティがマル
チプレクサ８０によって選択され、マルチプレクサ８０
は優先順位ルックアヘッドエンコーダ１３０によってア
ソシアティビティ／インデックスレジスタ６４に送られ
たアソシアティビティ信号６０を受信する。事実上、マ
ルチプレクサ８０は所望されるアソシアティビティを示
すアソシアティビティ信号６０を受信し、タグアレイ１
０ａの４つのインデックスからタグアレイ１０ａへのイ
ンデックス信号５８に対応するものを選択する。マルチ
プレクサ８０は識別された４つの層のメモリロケーショ
ンから選択し、タグ信号８２を発生する。前述のよう
に、タグ／インデックスレジスタ８４はタグ信号８２お
よびインデックス信号５８を記憶する。

【００６６】さらに、依然として図８を参照して、イン
デックス信号５８も同様にデータアレイ１４に送られ
る。データアレイ１４に送られたそのインデックス信号
５８はデータアレイ１４のすべての４つの層上でルック
アップを実行し、インデックス信号５８によって示され
たデータアレイ１４の中のインデックスを発見する。そ
の後マルチプレクサ９０によって特定のアソシアティビ
ティが選択され、マルチプレクサ９０は優先順位ルック
アヘッドエンコーダ１３０によってアソシアティビティ
／インデックスレジスタ６４に送られたアソシアティビ
ティ信号６０を受信する。この方法は、第１のマルチプ
レクサ８０におけるものと同様に、基本的にはどのウェ
イ、つまりどのアソシアティビティが外部メモリに向け
て送り出されるべきかを選択するキャッシュデータルッ
クアップである。マルチプレクサ９０は識別された４つ
の層のメモリロケーションの中から選択を行ない、デー
タ信号８６を発生する。データ信号８６はコピーバック
ルーチンの実行中コピーバックバッファ９４に送られ記
憶される。

【００６７】依然として図８を参照して、タグ／インデ
ックスレジスタ８４は、コピーバックバッファ９４にそ
のとき記憶されている特定のデータ８６が書込まれるべ
き外部メモリのロケーションを示すアドレス９２を利用
可能にする。説明されたように、コピーバックバッファ
９４はコピーバックルーチンの実行のために特定のデー
タ８６を記憶する。この態様で、発生器５０は変更され
たキャッシュメモリラインを即時に判断することを可能
にし、それらの変更されたラインからのデータが何らか
のコピーバックルーチンを経て外部メモリに書込まれる
ことを可能にする。明らかに、発生器５０およびその方
法はキャッシュ動作の速度を上げ、変更をさがしてキャ
ッシュを１ステップずつチェックする必要性を排除す
る。

【００６８】依然として図８を参照して、このキャッシ
ュコントローラインデックスアドレス発生器５０の動作
は一例によってより良く理解され得る。例示の目的のた
めに、属性アレイ１０ｂ、タグアレイ１０ａおよびデー
タアレイ１４の各々は４層であり、層当り１２８のライ
ンを有する、つまり各アレイ１０ｂ、１０ａ、１４は５
１２キロバイトのメモリであると考える。優先順位ルッ
クアヘッドエンコーダ１３０は４つの層の１つの数本の
ライン（たとえば８本）の各々の単一のビット、つまり
状態ビットを同時に検出し、そうして８つのビットを同
時に検出する（これは図８に信号５４によって示され
る）。メモリのラインの変更を示す８つの状態ビットの
うちの１つ以上を検出すると、優先順位ルックアヘッド
エンコーダ１３０は複数の場合には検出された変更に優
先順位をつける。優先順位ルックアヘッドエンコーダ１
３０は、優先順位をつけられた順序で、変更を示す各状
態ビットが発見されたラインに対応する７ビットのイン
デックス信号５８および７ビットのアソシアティビティ
信号６０を連続的に伝送する。これらの７ビットの信号
５８、６０の各々はアソシアティビティ／インデックス
レジスタ６４に保持される。加えて、７ビットのアソシ
アティビティ信号６０は第１のマルチプレクサ８０およ
び第２のマルチプレクサ９０に送られ、７ビットのイン
デックス信号５８はタグアレイ１０ａおよびデータアレ
イ１４に送られる。各アレイ１０ａ、１０ｂでルックア
ップが実行され、特定のインデックス信号５８に対応す
るタグおよびデータ情報をそれぞれ発生する。各マルチ
プレクサ８０、９０は、アソシアティビティ信号６０入
力に基づいて、タグ信号２１として伝送される特定のタ
グと、データ信号８６として伝送される特定のデータと
を選択する。タグ信号２１はこの例では２１ビットであ
る。データ信号８６はこの例では１２８ビットである。
タグ信号２１およびインデックス信号５８はタグ／イン
デックスレジスタ８４で組合わされ、変更を外部メモリ
に書込む際のコピーバックルーチンのための２８ビット
アドレス９２を与える（図８には図示せず）。データ信
号８６はコピーバックバッファに記憶され、コピーバッ
クルーチンのための２８ビットデータを与える。

【００６９】明らかにわかるように、この発明は当該技
術分野における重大な改良であり、先行技術の装置およ
び方法に比べて実質的な利点を提供する。この発明はこ
こに記載されたように構成されかつ使用された場合に特
に効果的であると考えられるが、当業者はこの装置およ
び方法ならびにそれらの用途および構成に数多くの変更
および置換えを行ない、実施例、特にここに明らかに記
載された好ましい実施例によって達成されるのと実質的
に同じ結果を達成するようにすることが可能であること
を容易に理解するであろう。それらの変更の各々はこの
説明に含まれることが意図され、この発明の一部を形成
する。したがって、前述の詳細な説明は例示としてのみ
与えられたものであることが明らかに理解されるはずで
あり、この発明の精神および範囲は前掲の特許請求の範
囲によってのみ制限される。

【図面の簡単な説明】

【図１】先行技術のデータ検出方式の単純化されたブロ
ック図である。

【図２】この発明のアソシアティビティ決定論理を有す
る優先順位ルックアヘッドエンコーダの単純化されたブ
ロック図であり、この発明により大量のデータの同時観
察および観察されたデータによって命令されるタスクの
優先順位付けが可能になることを示す図である。

【図３】図２の優先順位ルックアヘッドエンコーダの基
本的な構成単位として機能する回路の詳細な図である。

【図４】図２の優先順位ルックアヘッドエンコーダのレ
ベル１として識別されたブロックの詳細な図である。

【図５】図２の優先順位ルックアヘッドエンコーダのレ
ベル２として識別されたブロックの詳細な図である。

【図６】図２の優先順位ルックアヘッドエンコーダのレ
ベル３として識別されたブロックの詳細な図である。

【図７】図１に示された先行技術のデータ検出方式を使
用する、先行技術のキャッシュアクセスおよびコピーバ
ック方法および装置の単純化されたブロック図である。

【図８】図２から図６に示されたこの発明の優先順位ル
ックアヘッドエンコーダの単純化されたブロック図であ
り、キャッシュメモリおよび外部メモリと関連して使用
され、キャッシュメモリの変更されたラインのアドレス
を決定し、検出された変更に基づいて優先順位をつけら
れたコピーバックルーチンを実行する場合の図である。

【符号の説明】

１３０優先順位ルックアヘッドエンコーダ１３２レベル１機能ブロック１３４入力１３８レベル２機能ブロック１４２レベル３機能ブロック

Claims

【特許請求の範囲】

【請求項１】複数の条件を同時に検出するための装置
であって、各前記条件は複数のメモリセルのアレイの特
定のメモリセルに対応し、前記アレイの各前記特定のメ
モリセルは第１の数のビットによって与えられる別個の
インデックスと、第２の数のビットによって与えられる
別個のアソシアティビティとを有し、各前記条件は特定
の別個のタスクをトリガし、複数の場合には各前記タス
クに優先順位をつけ、前記装置は複数の入力信号を含
み、各前記入力信号は１つの前記特定のメモリセルに対
する前記条件に関し、かつそれを示し、各前記複数の入力信号を同時に受信し、各前記特定のメ
モリセルに対する前記別個のアソシアティビティおよび
前記別個のインデックスを論理的に決定し、各前記入力
によって示された各前記条件によって命令された各前記
タスクに、各他の前記入力によって示された各他の前記
条件によって命令された各他の前記タスクに対して優先
順位をつけるための回路と、さらに、各前記タスクの優先順位の順序で各特定のメモリセルに
対する各前記別個のアソシアティビティおよび前記別個
のインデックスを順次出力するための出力信号とを含
む、複数の条件を同時に検出するための装置。
【請求項２】前記回路は第１のＮＯＲゲートを含み、
前記第１のＮＯＲゲートは各前記複数の入力信号を受信
し、第１のゲート出力信号として前記条件が変更された
条件であることを示す前記入力信号のいずれかを出力
し、第２のＮＯＲゲートを含み、前記第２のＮＯＲゲートは
イネーブル信号と前記第１のＮＯＲゲート信号からの前
記第１のゲート出力信号をもしあれば受信し、前記第２
のＮＯＲゲートは前記イネーブル信号または前記第１の
ゲート出力信号が前記条件が変更された条件であること
を示す場合にはイネーブルのインデックスイネーブル信
号を出力し、各々が第１のゲートと、第１のドレインと、第１のソー
スとを有するインデックストランジスタを含み、前記イ
ンデックストランジスタは前記第１の数のビットの各々
に数が対応し、前記インデックストランジスタは前記イ
ンデックストランジスタの各々の前記第１のゲートによ
って共通に電気的に接続され、かつ前記インデックスト
ランジスタの各々の前記第１のドレインによって共通に
電気的に接続され、前記インデックストランジスタの各
々の各前記第１のゲートは前記インデックスイネーブル
信号と電気的に接続され、前記インデックストランジス
タは前記インデックスイネーブル信号が前記条件が変更
された条件であることを示す場合にはイネーブルされ、各々が第２のゲートと、第２のドレインと、第２のソー
スとを有するアソシアティビティトランジスタを含み、
前記アソシアティビティトランジスタは前記第２の数の
ビットの各々に数が対応し、前記アソシアティビティト
ランジスタは前記アソシアティビティトランジスタの各
々の前記第２のゲートによって共通に電気的に接続さ
れ、かつ前記アソシアティビティトランジスタの各々の
前記第２のドレインによって共通に電気的に接続され、
さらに第３のゲートと、第３のドレインと、第３のソー
スとを有し、前記インデックストランジスタがイネーブ
ルされた場合には前記アソシアティビティトランジスタ
をイネーブルするためのトランジスタを含み、前記トラ
ンジスタは前記第３のゲートによって前記インデックス
イネーブル信号と電気的に接続され、かつ前記第３のド
レインによって前記インデックストランジスタの各前記
第１のドレインと電気的に接続され、前記インデックストランジスタの各前記第１のソース
は、前記インデックストランジスタがイネーブルされた
場合に前記別個のインデックスを示すビットを前記出力
信号として出力し、前記アソシアティビティトランジス
タの各前記第２のソースは、前記インデックストランジ
スタおよび前記アソシアティビティトランジスタが、前
記トランジスタを経て、各々イネーブルされた場合に
は、前記別個のアソシアティビティを示すビットを前記
出力信号として出力する、請求項１に記載の装置。
【請求項３】前記装置は外部メモリ書込手順の速度を
上げるためにデジタルコンピュータのキャッシュメモリ
とともに使用される、請求項１に記載の装置。
【請求項４】複数の条件を同時に検出するための方法
であって、各前記条件は複数のメモリセルのアレイの特
定のメモリセルに対応し、前記アレイの各前記特定のメ
モリセルは第１の数のビットによって与えられた別個の
インデックスと、第２の数のビットによって与えられた
別個のアソシアティビティとを有し、各前記条件は特定
の別個のタスクをトリガし、複数の場合には各前記タス
クに優先順位をつけ、前記方法は複数の入力信号を入力
するステップを含み、各前記入力信号は１つの前記特定
のメモリセルに対する前記条件に関連し、かつそれを示
し、各前記複数の入力信号を同時に受信するステップと、各前記特定のメモリセルに対する前記別個のアソシアテ
ィビティおよび前記別個のインデックスを論理的に決定
するステップと、各前記入力によって示された各前記条件によって命令さ
れた各前記タスクに、各他の前記入力によって示された
各他の前記条件によって命令された各他の前記タスクに
対して優先順位をつけるステップと、さらに、各前記タスクの優先順位の順序で各特定のメモリセルに
対する各前記別個のアソシアティビティおよび前記別個
のインデックスを順次出力するステップとを含む、複数
の条件を同時に検出するための方法。
【請求項５】前記受信するステップは各前記複数の入
力信号を受信するステップを含み、前記論理的に決定す
るステップは前記条件が変更された条件であることを示
す前記入力信号のいずれかを第１のゲート出力信号とし
て出力するステップと、イネーブル信号と、もしあれば前記第１のゲート出力信
号とを受信するステップと、前記イネーブル信号または前記第１のゲート出力信号が
前記条件が変更された条件であることを示す場合にはイ
ネーブルのインデックスイネーブル信号を出力するステ
ップとを含み、前記優先順位をつけるステップは各々が第１のゲート
と、第１のドレインと、第１のソースとを有するインデ
ックストランジスタをイネーブルするステップを含み、
前記インデックストランジスタは前記第１の数のビット
の各々に数が対応し、前記インデックストランジスタは
前記インデックストランジスタの各々の前記第１のゲー
トによって共通に電気的に接続され、かつ前記インデッ
クストランジスタの各々の前記第１のドレインによって
共通に電気的に接続され、前記インデックストランジス
タの各々の各前記第１のゲートは前記インデックスイネ
ーブル信号と電気的に接続され、前記インデックストラ
ンジスタは前記インデックスイネーブル信号が前記条件
が変更された条件であることを示す場合にはイネーブル
され、各々が第２のゲートと、第２のドレインと、第２のソー
スとを有するアソシアティビティトランジスタをイネー
ブルするステップを含み、前記アソシアティビティトラ
ンジスタは前記第２の数のビットの各々に数が対応し、
前記アソシアティビティトランジスタは前記アソシアテ
ィビティトランジスタの各々の前記第２のゲートによっ
て共通に電気的に接続され、かつ前記アソシアティビテ
ィトランジスタの各々の前記第２のドレインによって共
通に電気的に接続され、前記インデックストランジスタが前記インデックストラ
ンジスタをイネーブルする前記ステップによってイネー
ブルされた場合には、第３のゲートと、第３のドレイン
と、第３のソースとを有するトランジスタをイネーブル
するステップを含み、前記トランジスタは前記インデッ
クスイネーブル信号と前記第３のゲートによって電気的
に接続され、かつ前記インデックストランジスタの各前
記第１のドレインと前記第３のドレインによって電気的
に接続され、前記インデックストランジスタが前記インデックストラ
ンジスタをイネーブルする前記ステップによってイネー
ブルされた場合には、前記別個のインデックスを示すビ
ットを前記出力信号として出力するステップと、さらに
前記インデックストランジスタおよび前記アソシアティ
ビティトランジスタが、前記トランジスタを経て、各々
イネーブルされた場合には、前記別個のアソシアティビ
ティを示すビットを前記出力信号として出力するステッ
プとを含む、請求項４に記載の方法。
【請求項６】前記方法は外部メモリ書込手順の速度を
上げるためにデジタルコンピュータのキャッシュメモリ
とともに使用される、請求項４に記載の方法。
【請求項７】エンコーダであって、レベル１論理ブロックを含み、前記レベル１論理ブロッ
クは多数の観察されたメモリセルの各々のロケーション
および条件を示す入力を同時に受取り、前記多数の観察
されたメモリセルの各々に対する前記条件は変更された
かまたは変更されていないかのいずれかであり、レベル２論理ブロックを含み、前記レベル２論理ブロッ
クは前記レベル１論理ブロックのイネーブル出力信号を
受取り、前記イネーブル出力信号は変更された条件を示
す前記レベル１論理ブロックへの前記入力のいずれかを
示し、前記イネーブル出力信号は前記レベル２論理ブロ
ックをイネーブルする機能を果たし、レベル３論理ブロックを含み、前記レベル３論理ブロッ
クは前記レベル２論理ブロックがイネーブルされたとき
前記レベル２論理ブロックによるイネーブル信号出力の
受信によってイネーブルされ、前記エンコーダは、前記変更された条件を示す前記入力
の各々に対して、別個のインデックスアドレスおよび別
個のアソシアティビティアドレスを出力し、前記出力に
は優先順位がつけられる、エンコーダ。
【請求項８】デジタルコンピュータのキャッシュメモ
リにおける変更されたメモリセルのインデックスアドレ
スおよびアソシアティビティアドレスを決定するための
方法であって、前記メモリセルのうちの数個を同時に観察するステップ
と、前記メモリセルのいずれかが変更されたかどうかを検出
するステップと、変更された前記メモリセルの各々に対応する前記インデ
ックスアドレスおよび前記アソシアティビティアドレス
を出力するステップと、さらに複数の場合には前記出力
するステップに優先順位をつけ、前記変更されたメモリ
セルに対応する前記インデックスアドレスおよび前記ア
ソシアティビティアドレスのうちのただ１つしか一度に
出力されないようにするステップとを含む、デジタルコ
ンピュータのキャッシュメモリにおける変更されたメモ
リセルのインデックスアドレスおよびアソシアティビテ
ィアドレスを決定するための方法。
【請求項９】デジタルコンピュータのキャッシュメモ
リにおける変更されたメモリセルのインデックスアドレ
スおよびアソシアティビティアドレスを決定するための
装置であって、前記メモリセルのうちの数個を同時に観察するための回
路と、前記メモリセルのいずれかが変更されたかどうかを検出
するための回路と、変更された前記メモリセルの各々に対応する前記インデ
ックスアドレスおよび前記アソシアティビティアドレス
を出力するための回路と、さらに複数の場合には前記出
力するステップに優先順位をつけ、前記変更されたメモ
リセルに対応する前記インデックスアドレスおよび前記
アソシアティビティアドレスのうちのただ１つしか一度
に出力されないようにするための回路とを含む、デジタ
ルコンピュータのキャッシュメモリにおける変更された
メモリセルのインデックスアドレスおよびアソシアティ
ビティアドレスを決定するための装置。
【請求項１０】メモリセルのアレイの変更されたメモ
リセルのインデックスおよびアソシアティビティを決定
するための方法であって、メモリセルの前記アレイの数個のメモリセルの各々の変
更された状態または変更されていない状態を示す信号を
検出するステップと、検出された前記信号のいずれかが前記数個のメモリセル
のうちの１つ以上が変更されていることを示すかどうか
を判断するステップと、前記変更されたメモリセルの各々のインデックスを決定
するステップと、前記変更されたメモリセルの各々のアソシアティビティ
を決定するステップと、前記判断および決定するステップの各々に対して前記変
更されたメモリセルの前記１つ以上を示す前記信号のい
ずれかを論理的に選択するステップと、さらに前記判断
および決定するステップの各々に対して前記変更された
メモリセルの前記１つ以上を示す前記信号のいずれかを
論理的にイネーブルするステップとを含む、メモリセル
のアレイの変更されたメモリセルのインデックスおよび
アソシアティビティを決定するための方法。
【請求項１１】メモリセルのアレイの変更されたメモ
リセルのインデックスおよびアソシアティビティを決定
するための装置であって、メモリセルの前記アレイの数個のメモリセルの各々の変
更された状態または変更されていない状態を示す信号を
検出するための回路と、検出された前記信号のいずれかが前記数個のメモリセル
のうちの１つ以上が変更されたことを示すかどうかを判
断するための回路と、前記変更されたメモリセルの各々のインデックスを決定
するための回路と、前記変更されたメモリセルの各々のアソシアティビティ
を決定するための回路と、前記判断および決定するステップの各々に対して前記変
更されたメモリセルの前記１つ以上を示す前記信号のい
ずれかを論理的に選択するための回路と、さらに前記判
断および決定するステップの各々に対して前記変更され
たメモリセルの前記１つ以上を示す前記信号のいずれか
を論理的にイネーブルするための回路とを含む、アレイ
のメモリセルのうちの変更されたメモリセルのインデッ
クスおよびアソシアティビティを決定するための装置。