JPS63281480A - 半導体受光素子及びその製造方法 - Google Patents
半導体受光素子及びその製造方法Info
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- JPS63281480A JPS63281480A JP62114590A JP11459087A JPS63281480A JP S63281480 A JPS63281480 A JP S63281480A JP 62114590 A JP62114590 A JP 62114590A JP 11459087 A JP11459087 A JP 11459087A JP S63281480 A JPS63281480 A JP S63281480A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアバランシェホトダイオード（以下ＡＰＤとい
う。）に係わり、特に長波長光通信システムに好適な適
切な動作電圧を有する、低雑音ＡＰＤに関する。
う。）に係わり、特に長波長光通信システムに好適な適
切な動作電圧を有する、低雑音ＡＰＤに関する。
一般に化合物半導体材料を用いた長波長ＡＰＤでは禁止
帯幅が小さい半導体層で光を吸収し、禁止帯幅が大きい
半導体層で光励起キャリアを増倍するＳ Ａ Ｍ （Ｓ
ｅｐａｒａｔｅｄ Ａｂｓｏｒｐｔｉｏｎ ａｎｄＭｕ
］ ｔｉｐｌｉｃａｔｉｏｎ）構造が採用されている。
帯幅が小さい半導体層で光を吸収し、禁止帯幅が大きい
半導体層で光励起キャリアを増倍するＳ Ａ Ｍ （Ｓ
ｅｐａｒａｔｅｄ Ａｂｓｏｒｐｔｉｏｎ ａｎｄＭｕ
］ ｔｉｐｌｉｃａｔｉｏｎ）構造が採用されている。
また、低雑音ＡＰＤを実現するためには電子と正孔のイ
オン化係数比を大きくする必要がある。イオン化係数比
はｐ”ｎ接合の最大電界強度に依存し、最大電界強度が
低いほど、イオン化係数比は大きくなる。
オン化係数比を大きくする必要がある。イオン化係数比
はｐ”ｎ接合の最大電界強度に依存し、最大電界強度が
低いほど、イオン化係数比は大きくなる。
したがって、低雑音ＡＰＤを実現するためには、最大電
界強度を低くするような電界分布が必要となる。その−
例として特公昭６１−４６０７８号公報に記載されてい
るＬｏ−Ｈｉ−Ｌｏ型の不純物濃度を持つＡＰＤがある
（第２図）。ここで２３は禁止帯幅の小さい光吸収層、
２５は禁止帯幅の大きい増倍層であり比較的不純物濃度
が高い中間層２４で電界を制御して、主接合に対接する
光吸収層２３と中間層２４の界面の電界強度を低くし、
禁止帯幅の小さい光吸収層２３でバンド間トンネル電流
が発生することを防いでいる。また、増倍層の不純物濃
度が低いため、降伏時の最大電界強度は低くなっている
。ところが、上記Ｌ ｏ −Ｈ１−Ｌｏ不純物濃度分布
を持つＡＰＤでは以下の問題点がある。
界強度を低くするような電界分布が必要となる。その−
例として特公昭６１−４６０７８号公報に記載されてい
るＬｏ−Ｈｉ−Ｌｏ型の不純物濃度を持つＡＰＤがある
（第２図）。ここで２３は禁止帯幅の小さい光吸収層、
２５は禁止帯幅の大きい増倍層であり比較的不純物濃度
が高い中間層２４で電界を制御して、主接合に対接する
光吸収層２３と中間層２４の界面の電界強度を低くし、
禁止帯幅の小さい光吸収層２３でバンド間トンネル電流
が発生することを防いでいる。また、増倍層の不純物濃
度が低いため、降伏時の最大電界強度は低くなっている
。ところが、上記Ｌ ｏ −Ｈ１−Ｌｏ不純物濃度分布
を持つＡＰＤでは以下の問題点がある。
イオン化係数比が大きくなるような電界強度を実現する
にはＬｏ層の不純物濃度が、少なくともｌＸｌ０”■−
８のオーダは必要となる。ところが、ジャーナル・オブ
・アプライド・フィジックス・レター、第４３巻、第６
号（１９８３年）第５９４〜５９６頁（Ｊ、 ｏｆ Ａ
ｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、、４３ 、６（１９
８３）ｐｐ、５９４〜５９６） において論じられてい
るように、不純物濃度がｌＸｌ０１５■−８の程度にな
ると拡散速度が異常に速い拡散が起り、接合の制御が困
難になるという問題点が生じた。
にはＬｏ層の不純物濃度が、少なくともｌＸｌ０”■−
８のオーダは必要となる。ところが、ジャーナル・オブ
・アプライド・フィジックス・レター、第４３巻、第６
号（１９８３年）第５９４〜５９６頁（Ｊ、 ｏｆ Ａ
ｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、、４３ 、６（１９
８３）ｐｐ、５９４〜５９６） において論じられてい
るように、不純物濃度がｌＸｌ０１５■−８の程度にな
ると拡散速度が異常に速い拡散が起り、接合の制御が困
難になるという問題点が生じた。
拡散の制御性が悪くなると、主接合フロントと半導体層
２５の距離がばらつくため、空乏層が光吸収層へ到達す
る電圧（パンチスルー電圧）及び、降伏電圧が大きく変
動する。降伏電圧の変動はＡＰＤの動作電圧の変動をも
たらす。
２５の距離がばらつくため、空乏層が光吸収層へ到達す
る電圧（パンチスルー電圧）及び、降伏電圧が大きく変
動する。降伏電圧の変動はＡＰＤの動作電圧の変動をも
たらす。
ｐ”ｎ接合と中間層２４との距離が大き過ぎる場合、降
伏電圧が１００Ｖを越え、光通信システムに対する適応
性が悪くなる。また、反対にｐ・ｎ接合と中間層２４と
の距離が小さ過ぎる場合、光吸収層２３と中間層２４の
界面の電界強度が増大し、禁止帯幅の小さい光吸収層２
３でトンネル電流が発生して、暗電流特性を劣化させる
。
伏電圧が１００Ｖを越え、光通信システムに対する適応
性が悪くなる。また、反対にｐ・ｎ接合と中間層２４と
の距離が小さ過ぎる場合、光吸収層２３と中間層２４の
界面の電界強度が増大し、禁止帯幅の小さい光吸収層２
３でトンネル電流が発生して、暗電流特性を劣化させる
。
上記従来技術は低不純物濃度の接合形成の制御について
配慮されておらず、適切な動作バイアス電圧の変動およ
び暗電流特性など素子性能低下をきたす問題があった。
配慮されておらず、適切な動作バイアス電圧の変動およ
び暗電流特性など素子性能低下をきたす問題があった。
本発明の目的は、不純物濃度、主接合の位置を配慮する
ことによって、適切な動作電圧で、低時電流、低雑音の
ＡＰＤおよびその製法を提供することにある。゛ 〔問題点を解決するための手段〕 上記目的は、ＡＰＤを構成する不純物濃度分布を工夫し
、それによって接合位置を制御するこ１とによって達成
される。
ことによって、適切な動作電圧で、低時電流、低雑音の
ＡＰＤおよびその製法を提供することにある。゛ 〔問題点を解決するための手段〕 上記目的は、ＡＰＤを構成する不純物濃度分布を工夫し
、それによって接合位置を制御するこ１とによって達成
される。
すなわち、選択的に不純物を導入して、比較的不純物濃
度が高い半導体層６内に接合を形成する。
度が高い半導体層６内に接合を形成する。
該半導体層６は不純物濃度が低い半導体層５に接してい
る。
る。
本不純物濃度構造において半導体層７の表面から他方の
導電形の不純物を導入すると、接合は、拡散係数の大き
い該半導体層７を越え、拡散速度の遅い不純物濃度の大
きい半導体層６内に形成される。
導電形の不純物を導入すると、接合は、拡散係数の大き
い該半導体層７を越え、拡散速度の遅い不純物濃度の大
きい半導体層６内に形成される。
第１図において、比較的不純物濃度が高い半導体層６は
、ｐ’ｎ接合の位置を半導体層６内に位置させるように
動作する。入射光は不純物濃度の低い半導体層３によっ
て吸収され、生じた光励起キャリアは、不純物濃度が低
い５で主として増倍される。また、比較的不純物濃度の
高い半導体層５によって、ＡＰＤ全体の電界分布を制御
している。
、ｐ’ｎ接合の位置を半導体層６内に位置させるように
動作する。入射光は不純物濃度の低い半導体層３によっ
て吸収され、生じた光励起キャリアは、不純物濃度が低
い５で主として増倍される。また、比較的不純物濃度の
高い半導体層５によって、ＡＰＤ全体の電界分布を制御
している。
これら技術的手段により、接合の位置は安定に制御でき
るようになるため、再現性よく特性の優れたＡＰＤを得
ることができる。
るようになるため、再現性よく特性の優れたＡＰＤを得
ることができる。
以下、本発明の実施例を図を用いて説明する。
実施例１
本実施例ではＩｎＰ系材系材用いた場合について第１図
を用いて説明する。
を用いて説明する。
第１図はプレーナ型ＩｎＧａＡｓ／ ＩｎＰＡＰＤの断
面構造図である。
面構造図である。
まず、製造方法を述べる。
ｎ＋−ＩｎＰ基板１」二に、気相成長法（例えばＭＢＥ
法、ＭＯＣＶＤ法、ハイドライドまたはハライドＶＰＥ
法）を用いて順次、ｎ−−ＩｎＰ層２ （Ｎｏ ＝ Ｉ
Ｘ １０”ａｎ−８，厚さ０．５７ｚｍ） 。
法、ＭＯＣＶＤ法、ハイドライドまたはハライドＶＰＥ
法）を用いて順次、ｎ−−ＩｎＰ層２ （Ｎｏ ＝ Ｉ
Ｘ １０”ａｎ−８，厚さ０．５７ｚｍ） 。
ｎ−−ＩｎＧａＡｓ層３（Ｎｎ ＝ Ｉ Ｘ １０’δ
１ｍ −’ 、厚さ３μｍ）、ｎ−１０２層４ （Ｎｏ
＝ １−５ Ｘ １０１６ａｎ−８゜厚さ１−１．５
μｍ）、 ｎ−−Ｉ ｎ Ｐ層５（Ｎｏ＝Ｉ Ｘ １０
１５ａｎ−８，厚さ０．２ −１ ｐｍ） 、 ｎ
−ＩｎＰ層６ （Ｎｏ＝ １〜５ Ｘ １０１８ａｎ−
８，厚さ０．２−０，４μｍ）、ｎ−−Ｉ ｎ Ｐ層７
（Ｎｏ＝ Ｉ Ｘ １０ ”Ｑｎ −８，厚さ２．５
〜３．５μｍ）を成長させる。
１ｍ −’ 、厚さ３μｍ）、ｎ−１０２層４ （Ｎｏ
＝ １−５ Ｘ １０１６ａｎ−８゜厚さ１−１．５
μｍ）、 ｎ−−Ｉ ｎ Ｐ層５（Ｎｏ＝Ｉ Ｘ １０
１５ａｎ−８，厚さ０．２ −１ ｐｍ） 、 ｎ
−ＩｎＰ層６ （Ｎｏ＝ １〜５ Ｘ １０１８ａｎ−
８，厚さ０．２−０，４μｍ）、ｎ−−Ｉ ｎ Ｐ層７
（Ｎｏ＝ Ｉ Ｘ １０ ”Ｑｎ −８，厚さ２．５
〜３．５μｍ）を成長させる。
プラズマＣＶＤによって形成したＳｉＮｘ膜をマスクに
、選択的にｐ型不純物を導入し、主接合８ガードリング
接合９を形成する。ｐ型不純物領域の形成においては、
ＺｎまたはＣｄの熱拡散、あるいはＢｅやＭｇなどのイ
オン打込み法が取られる。主接合及びガードリング接合
の位置は、それぞれｎ−−ＩｎＰ層７及びｎ −Ｉ ｎ
Ｐ層６内に形成する。次に、パッシベーション膜とし
て、Ｓ ｉ Ｎ ｘ ／ Ｐ Ｓ Ｇ ／ Ｓ ｉ Ｏ
２，三層膜１０を形成し、受光面上には反射防止膜とし
てＳ ｉ Ｎ ｘ １１を被着した。
、選択的にｐ型不純物を導入し、主接合８ガードリング
接合９を形成する。ｐ型不純物領域の形成においては、
ＺｎまたはＣｄの熱拡散、あるいはＢｅやＭｇなどのイ
オン打込み法が取られる。主接合及びガードリング接合
の位置は、それぞれｎ−−ＩｎＰ層７及びｎ −Ｉ ｎ
Ｐ層６内に形成する。次に、パッシベーション膜とし
て、Ｓ ｉ Ｎ ｘ ／ Ｐ Ｓ Ｇ ／ Ｓ ｉ Ｏ
２，三層膜１０を形成し、受光面上には反射防止膜とし
てＳ ｉ Ｎ ｘ １１を被着した。
ｐ型オーミック電極１２にはＡ ｕ ／ Ｐ ｔ ／
Ｔ ｉ 。
Ｔ ｉ 。
ｎ型オーミック電極１３にはＡ ｕ ／ Ｐ ｄ ／
ＡｕＧｅＮｉをそれぞれ用いた。
ＡｕＧｅＮｉをそれぞれ用いた。
次にこの素子の動作について述べる。
本素子に入射した光は逆バイアス電圧によって空乏層化
されている半導体層３内でほとんど吸収され光励起キャ
リアを発生する。生成した光励起キャリア（この場合は
ホール）はドリフト電界により、キャリア増倍層５へ注
入される。該増倍層５には高電界が印加されているため
、二次イオン化により注入されたキャリアを効率よく増
倍する。
されている半導体層３内でほとんど吸収され光励起キャ
リアを発生する。生成した光励起キャリア（この場合は
ホール）はドリフト電界により、キャリア増倍層５へ注
入される。該増倍層５には高電界が印加されているため
、二次イオン化により注入されたキャリアを効率よく増
倍する。
増倍されたキャリアは主接合に集められ、光電流として
外部回路に取り出される。
外部回路に取り出される。
本実施例では、ｐ’ｎ接合の位置が±０．１μｍ以内に
正確に制御できるため、適切な動作電圧をもちかつ、低
暗電流のＡＰＤを実現できる。また、増倍領域の不純物
濃度が低いため、アバランシェ降伏時の最大電界強度が
低くなり、イオン化係数比を大きくできる。その結果、
増倍に伴う過剰雑音が小さくなり、低雑音ＡＰＤを実現
できる。
正確に制御できるため、適切な動作電圧をもちかつ、低
暗電流のＡＰＤを実現できる。また、増倍領域の不純物
濃度が低いため、アバランシェ降伏時の最大電界強度が
低くなり、イオン化係数比を大きくできる。その結果、
増倍に伴う過剰雑音が小さくなり、低雑音ＡＰＤを実現
できる。
実施例２
第２図に別の実施例を説明する。第１図と異なるのは半
導体層３と４の間に禁止帯幅（λｇ＝１．３μｍ）のＩ
ｎＧａＡｓＰ層が挿入しであることである。
導体層３と４の間に禁止帯幅（λｇ＝１．３μｍ）のＩ
ｎＧａＡｓＰ層が挿入しであることである。
その製造方法については、実施例１と基本的には同様で
あり、ｎ＋ −ＩｎＰ基板上に気相成長法によりｎ−−
ＩｎＰ４２．ｎ−−ＩｎＧａＡｓ４３゜ｎ−−ＩｎＧａ
ＡｓＰ４４．ｎ−Ｉ ｎＰ４５．ｎ−−ＩｎＰ４６゜ｎ
−ＩｎＰ４７．ｎ−−ＩｎＰ４８を成長させた後、周知
のプロセス技術を用いて、主接合４９゜ガードリング５
０．パッシベーション膜５１２反射防止膜５２．ｐ型オ
ーミック電極５３．ｎ型オーミック電極５４を形成する
。
あり、ｎ＋ −ＩｎＰ基板上に気相成長法によりｎ−−
ＩｎＰ４２．ｎ−−ＩｎＧａＡｓ４３゜ｎ−−ＩｎＧａ
ＡｓＰ４４．ｎ−Ｉ ｎＰ４５．ｎ−−ＩｎＰ４６゜ｎ
−ＩｎＰ４７．ｎ−−ＩｎＰ４８を成長させた後、周知
のプロセス技術を用いて、主接合４９゜ガードリング５
０．パッシベーション膜５１２反射防止膜５２．ｐ型オ
ーミック電極５３．ｎ型オーミック電極５４を形成する
。
実施例２では、ＩｎＧａＡｓ４３とＩｎＰ４５のへテロ
界面での価電子帯でのエネルギー不連続（約０．６Ｖ）
を緩和するために、禁止帯幅が４３と４５の中間の値（
λ、＝４．３μｍ） をもつＩｎＧａＡｓＰ４４を挿入
しである。４４の挿入により、ヘテロ界面のエネルギー
不連続を約０．３■に低減できるため、ヘテロ界面の電
界強度を十分高くすることなく、ホールのパイルアップ
現象を抑止し、高速応答を実現することができる。
界面での価電子帯でのエネルギー不連続（約０．６Ｖ）
を緩和するために、禁止帯幅が４３と４５の中間の値（
λ、＝４．３μｍ） をもつＩｎＧａＡｓＰ４４を挿入
しである。４４の挿入により、ヘテロ界面のエネルギー
不連続を約０．３■に低減できるため、ヘテロ界面の電
界強度を十分高くすることなく、ホールのパイルアップ
現象を抑止し、高速応答を実現することができる。
したがって、実施例２においては、適切なバイアス電圧
をもち、低暗電流、高速、高感度のＡＰＤを制御性よく
実現することができる。
をもち、低暗電流、高速、高感度のＡＰＤを制御性よく
実現することができる。
以上ＩｎＧａＡｓ／ Ｉ ｎ Ｐ系について述べてきた
が、ＩｎＰをＩｎＡｆｆｉＡｓに置きかえたＩｎＡ１Ａ
ｓ系 ＩｎＡ１Ａｓ系においても、本発明は有効である
。
が、ＩｎＰをＩｎＡｆｆｉＡｓに置きかえたＩｎＡ１Ａ
ｓ系 ＩｎＡ１Ａｓ系においても、本発明は有効である
。
また、本発明の本質は、ＩｎＰ系の材料以外、例えばＧ
ａ Ｓ ｂ系など他の化合物半導体を用いた場合、他
にｍ−ｖ族化合物と、Ｇｅ、Ｓｉの組合せたものにおい
ても変るものではない。
ａ Ｓ ｂ系など他の化合物半導体を用いた場合、他
にｍ−ｖ族化合物と、Ｇｅ、Ｓｉの組合せたものにおい
ても変るものではない。
本発明によれば、比較的不純物濃度の高い禁止帯幅の大
きい半導体層内に制御性よ＜ｐ−ｎ接合を形成でき、か
つ増倍層の不純物濃度を低くできるため、以下のような
効果がある。
きい半導体層内に制御性よ＜ｐ−ｎ接合を形成でき、か
つ増倍層の不純物濃度を低くできるため、以下のような
効果がある。
（１）キャリア増倍層でのイオン化係数比を大きくする
ことができるため、過剰雑音を小さくできる。
ことができるため、過剰雑音を小さくできる。
（２）禁止帯幅の小さい光吸収層での電界強度を適正な
値に制御することができるため、バンド間トンネル電流
の発生を抑止でき、降伏電圧近傍の暗電流を小さくでき
る。
値に制御することができるため、バンド間トンネル電流
の発生を抑止でき、降伏電圧近傍の暗電流を小さくでき
る。
（３）パンチスルー電圧、降伏電圧等を正確に制御でき
るようになるため、再現性が向上し、工場生産での歩留
りの向上が期待できる。
るようになるため、再現性が向上し、工場生産での歩留
りの向上が期待できる。
第１図は本発明の実施例１に示す素子の断面構造図、第
２図は、従来のＡＰＤの断面構造図、および第３図は、
本発明の実施例２に示す素子の断面構造図である。 ｌ−−・ｎ＋−ＩｎＰ基板、２−ｎ−−ＩｎＰ層、３−
ｎ−ＩｎＧａＡｓ光吸収層、４− ｎ −Ｉ ｎ Ｐ電
界緩和層、５−ｎ−−Ｉ ｎＰ増倍層、６− ｎ −Ｉ
ｎ Ｐ中間層、７・・・ｎ−−ＩｎＰ窓層、８・・・
ｐ−ＩｎＰ（主接合）、９・・・ｐ−−ＩｎＰ（ガード
リング）、１０・・・パッシベーション膜、１１．・・
・反射防止膜、１２・・・Ｐ型オーミック電極、１３・
・・ｎ型オーミック電極、２１−ｎ＋ −Ｉ ｎ Ｐ基
板、２２−ｎ−−ＩｎＰ層、２３− ｎ −−ＩｎＧａ
Ａｓ光吸収層、２４・・・ｎ −Ｉ ｎ Ｐ電界緩和層
、２５・・・ｎ−−ＩｎＰ増倍層、窓層、２６−ｐ−Ｉ
ｎＰ （主接合）、２７・・・ｐ−−ＩｎＰ（ガードリ
ング）、２８・・・パッシベーション膜、２９・・・反
射防止膜、３０・・・ｐ型オーミック電極、３１・・・
ｎ型オーミック電極、４１−ｎ＋ −Ｉ ｎ Ｐ基板、
４２−ｎ−−Ｉ ｎ Ｐ層、４３−ｎ−−Ｉ ｎＧａＡ
ｓ光吸収層、４４− ｎ −−ＩｎＧａＡｓＰバッファ
層（１ｇ ＝ １．３ ｐｍ） 、 ４５−−− ｎ
−Ｉ ｎ Ｐ電界緩和層、４６−ｎ−−Ｉ ｎ Ｐ増
倍層、４７− ｎ −Ｉ ｎ Ｐ中間層、４８−ｎ−−
ＩｎＰ窓層、４９−ｐ−ＩｎＰ（主接合）、５０・・・
ｐ−−ＩｎＰ（ガードリング）、５１・・・パッシベー
ション膜、５２・・・反射防止膜、５３・・・ｐ型オー
ミック電極、５４・・・ｎ型オーミック電極。
２図は、従来のＡＰＤの断面構造図、および第３図は、
本発明の実施例２に示す素子の断面構造図である。 ｌ−−・ｎ＋−ＩｎＰ基板、２−ｎ−−ＩｎＰ層、３−
ｎ−ＩｎＧａＡｓ光吸収層、４− ｎ −Ｉ ｎ Ｐ電
界緩和層、５−ｎ−−Ｉ ｎＰ増倍層、６− ｎ −Ｉ
ｎ Ｐ中間層、７・・・ｎ−−ＩｎＰ窓層、８・・・
ｐ−ＩｎＰ（主接合）、９・・・ｐ−−ＩｎＰ（ガード
リング）、１０・・・パッシベーション膜、１１．・・
・反射防止膜、１２・・・Ｐ型オーミック電極、１３・
・・ｎ型オーミック電極、２１−ｎ＋ −Ｉ ｎ Ｐ基
板、２２−ｎ−−ＩｎＰ層、２３− ｎ −−ＩｎＧａ
Ａｓ光吸収層、２４・・・ｎ −Ｉ ｎ Ｐ電界緩和層
、２５・・・ｎ−−ＩｎＰ増倍層、窓層、２６−ｐ−Ｉ
ｎＰ （主接合）、２７・・・ｐ−−ＩｎＰ（ガードリ
ング）、２８・・・パッシベーション膜、２９・・・反
射防止膜、３０・・・ｐ型オーミック電極、３１・・・
ｎ型オーミック電極、４１−ｎ＋ −Ｉ ｎ Ｐ基板、
４２−ｎ−−Ｉ ｎ Ｐ層、４３−ｎ−−Ｉ ｎＧａＡ
ｓ光吸収層、４４− ｎ −−ＩｎＧａＡｓＰバッファ
層（１ｇ ＝ １．３ ｐｍ） 、 ４５−−− ｎ
−Ｉ ｎ Ｐ電界緩和層、４６−ｎ−−Ｉ ｎ Ｐ増
倍層、４７− ｎ −Ｉ ｎ Ｐ中間層、４８−ｎ−−
ＩｎＰ窓層、４９−ｐ−ＩｎＰ（主接合）、５０・・・
ｐ−−ＩｎＰ（ガードリング）、５１・・・パッシベー
ション膜、５２・・・反射防止膜、５３・・・ｐ型オー
ミック電極、５４・・・ｎ型オーミック電極。
Claims (1)
- 【特許請求の範囲】 １、一方の導電形を持つ基板上に少なくとも光を吸収す
る光吸収層及び光を吸収して生じたキャリアを増倍する
増倍層、ｐ・ｎ接合（主接合）を有する窓層を含む複数
の半導体層を積層して構成される半導体受光素子におい
て、キャリア増倍層と窓層の間に不純物濃度が当該増倍
層および当該窓層のそれより大きい中間層を１以上有す
ることを特徴とする半導体受光素子。 ２、前記中間層内に前記ｐ・ｎ接合（主接合）を形成し
たことを特徴とする特許請求の範囲第１項記載の半導体
受光素子。 ３、前記中間層内に前記ｐ・ｎ接合（主接合）を形成し
、ガードリング接合を前記窓層内に有することを特徴と
する特許請求の範囲第１項記載の半導体受光素子。 ４、前記中間層の、不純物濃度が１×１０＾１＾８ｃｍ
＾−＾３〜１×１０＾１＾７ｃｍ＾−＾３で、厚さが０
．１〜０．４μｍである特許請求の範囲第１項記載の半
導体受光素子。 ５、基板上に、受光機能を有する主接合を含む、半導体
を形成する諸工程でなる半導体受光素子の製造方法にお
いて、１方の導電形を有し、不純物濃度が小さい、キャ
リアを増倍する半導体層（増倍層）及び光を透過する半
導体層（密層）を形成する工程の間に中間層を形成する
工程を有することを特徴とする半導体受光素子の製造方
法。 ６、前記主接合を前記中間層内に、エッジ降伏を抑止す
るガードリング接合を前記窓層内に形成することを特徴
とする特許請求の範囲第５項記載の半導体受光素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114590A JPS63281480A (ja) | 1987-05-13 | 1987-05-13 | 半導体受光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114590A JPS63281480A (ja) | 1987-05-13 | 1987-05-13 | 半導体受光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63281480A true JPS63281480A (ja) | 1988-11-17 |
Family
ID=14641666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114590A Pending JPS63281480A (ja) | 1987-05-13 | 1987-05-13 | 半導体受光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63281480A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036871A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 光検出素子 |
| US4992386A (en) * | 1988-12-14 | 1991-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor light detector |
| US5281844A (en) * | 1991-04-18 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Avalanche photodiode |
| EP0600746A1 (en) * | 1992-12-04 | 1994-06-08 | Nec Corporation | Avalanche photo-diode |
-
1987
- 1987-05-13 JP JP62114590A patent/JPS63281480A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992386A (en) * | 1988-12-14 | 1991-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor light detector |
| JPH036871A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 光検出素子 |
| US5281844A (en) * | 1991-04-18 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Avalanche photodiode |
| US5346837A (en) * | 1991-04-18 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | Method of making avalanche photodiode |
| EP0600746A1 (en) * | 1992-12-04 | 1994-06-08 | Nec Corporation | Avalanche photo-diode |
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