JPS6327504Y2 - - Google Patents
Info
- Publication number
- JPS6327504Y2 JPS6327504Y2 JP1982040658U JP4065882U JPS6327504Y2 JP S6327504 Y2 JPS6327504 Y2 JP S6327504Y2 JP 1982040658 U JP1982040658 U JP 1982040658U JP 4065882 U JP4065882 U JP 4065882U JP S6327504 Y2 JPS6327504 Y2 JP S6327504Y2
- Authority
- JP
- Japan
- Prior art keywords
- field
- memory
- information
- written
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 65
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
Description
【考案の詳細な説明】
本考案は例えばフイールド周波数が２倍の表示
がされるテレビジヨン受像機に供給される映像信
号を形成するのに使用して好適なメモリ制御装置
に関する。
がされるテレビジヨン受像機に供給される映像信
号を形成するのに使用して好適なメモリ制御装置
に関する。
現行のテレビ方式においては、インターレース
と呼ばれる走査方法が行なわれている。即ち、１
枚の画像（フレーム）を２回の垂直走査（フイー
ルド）で送像するもので、これは限られた周波数
帯域において、観察者の目にちらつきを感じさせ
ずに、走査線数をできるだけ多くしようとするた
めに考えられたものである。
と呼ばれる走査方法が行なわれている。即ち、１
枚の画像（フレーム）を２回の垂直走査（フイー
ルド）で送像するもので、これは限られた周波数
帯域において、観察者の目にちらつきを感じさせ
ずに、走査線数をできるだけ多くしようとするた
めに考えられたものである。
しかし、主にヨーロツパにおけるCCIR式にお
いては、フイールド周波数は50Hzであり、この周
波数ではちらつきを完全に除去できるものではな
く、特に輝度の高い画面ではちらつきを感じさせ
てしまう。
いては、フイールド周波数は50Hzであり、この周
波数ではちらつきを完全に除去できるものではな
く、特に輝度の高い画面ではちらつきを感じさせ
てしまう。
そこで従来、フイールド周波数が２倍の表示が
されるテレビジヨン受像機が提案されている。第
１図はその一例を示すものである。
されるテレビジヨン受像機が提案されている。第
１図はその一例を示すものである。
同図において、１は映像検波回路を示し、この
映像検波回路１より得られる映像信号Svは、フ
イールド周波数が２倍とされたフイールド２倍速
映像信号に変換されるために変換回路２に供給さ
れる。
映像検波回路１より得られる映像信号Svは、フ
イールド周波数が２倍とされたフイールド２倍速
映像信号に変換されるために変換回路２に供給さ
れる。
変換回路２は、フイールドメモリ（１フイール
ド期間1Vの画素分の記憶容量を有するランダム
アクセスメモリ２ａ及び２ｂ、スイツチ回路２ｃ
及び２ｄより構成される。スイツチ回路２ｃは
1V毎にメモリ２ａ及び２ｂ側に切換えられ、一
方スイツチ回路２ｄはこれとは逆側に切換えられ
る。また、スイツチ回路２ｃにて選択された方の
メモリには上述した画素のタイミングの書き込み
クロツクパルスが供給されると共に、スイツチ回
路２ｄにて選択されたメモリにはその２倍の周波
数の読み出しクロツクパルスが供給される。
ド期間1Vの画素分の記憶容量を有するランダム
アクセスメモリ２ａ及び２ｂ、スイツチ回路２ｃ
及び２ｄより構成される。スイツチ回路２ｃは
1V毎にメモリ２ａ及び２ｂ側に切換えられ、一
方スイツチ回路２ｄはこれとは逆側に切換えられ
る。また、スイツチ回路２ｃにて選択された方の
メモリには上述した画素のタイミングの書き込み
クロツクパルスが供給されると共に、スイツチ回
路２ｄにて選択されたメモリにはその２倍の周波
数の読み出しクロツクパルスが供給される。
映像検波回路１からの映像信号Svは、スイツ
チ回路２ｃを介して1V毎に１フイールド分ずつ
メモリ２ａ及び２ｂに供給されて書き込みがなさ
れると共に、メモリ２ｂ及び２ａより直前の1V
に書き込まれた１フイールド分の映像信号が、
１／２Ｖの周期をもつて２回連続して読み出され、 これがスイツチ回路２ｄを介して得られる。つま
り、このスイツチ回路２ｄよりフイールド周波数
が２倍とされたフイールド２倍速映像信号Sv′が
得られる。
チ回路２ｃを介して1V毎に１フイールド分ずつ
メモリ２ａ及び２ｂに供給されて書き込みがなさ
れると共に、メモリ２ｂ及び２ａより直前の1V
に書き込まれた１フイールド分の映像信号が、
１／２Ｖの周期をもつて２回連続して読み出され、 これがスイツチ回路２ｄを介して得られる。つま
り、このスイツチ回路２ｄよりフイールド周波数
が２倍とされたフイールド２倍速映像信号Sv′が
得られる。
このフイールド２倍速映像信号Sv′は、信号処
理回路３を通じて受像管４に供給される。
理回路３を通じて受像管４に供給される。
また、映像信号Svは同期分離回路５に供給さ
れ、この同期分離回路５より得られる水平同期信
号PHは、逓倍器６にて２逓倍されて２倍の周波数
の信号とされ、この信号が水平偏向回路７を通じ
て偏向コイル８に供給される。
れ、この同期分離回路５より得られる水平同期信
号PHは、逓倍器６にて２逓倍されて２倍の周波数
の信号とされ、この信号が水平偏向回路７を通じ
て偏向コイル８に供給される。
また、同期分離回路５より得られる垂直同期信
号Pvは、逓倍器９にて２逓倍されて２倍の周波
数の信号とされ、この信号が垂直偏向回路１０を
通じて偏向コイル８に供給される。
号Pvは、逓倍器９にて２逓倍されて２倍の周波
数の信号とされ、この信号が垂直偏向回路１０を
通じて偏向コイル８に供給される。
このように斯る第１図例においては、受像管４
にフイールド周波数が２倍とされたフイールド２
倍速映像信号Sv′が供給されると共に、水平及び
垂直偏向走査が２倍速でなされるので、受像管４
においてはフイールド周波数が２倍の表示がなさ
れる。従つて、上述したCCIR式においても、フ
イールド周波数は２倍の100Hzとなり、ちらつき
を感じることがなくなる。
にフイールド周波数が２倍とされたフイールド２
倍速映像信号Sv′が供給されると共に、水平及び
垂直偏向走査が２倍速でなされるので、受像管４
においてはフイールド周波数が２倍の表示がなさ
れる。従つて、上述したCCIR式においても、フ
イールド周波数は２倍の100Hzとなり、ちらつき
を感じることがなくなる。
しかしながら、斯る第１図例の場合、フイール
ドメモリを２個必要とし、それだけ回路規模が大
きくなり、また高価となり不利である。
ドメモリを２個必要とし、それだけ回路規模が大
きくなり、また高価となり不利である。
本考案は斯る点に鑑みてなされたもので、１個
のフイールドメモリにより同様の動作ができるよ
うにしたものである。
のフイールドメモリにより同様の動作ができるよ
うにしたものである。
以下第２図を参照しながら本考案によるメモリ
制御装置をフイールド周波数が２倍の表示がなさ
れるテレビジヨン受像機に適用した例につき説明
しよう。この第２図において第１図と対応する部
分には同一符号を付して示し、その詳細説明は省
略する。
制御装置をフイールド周波数が２倍の表示がなさ
れるテレビジヨン受像機に適用した例につき説明
しよう。この第２図において第１図と対応する部
分には同一符号を付して示し、その詳細説明は省
略する。
本例においては映像検波回路１からの映像信号
Svはフイールドメモリ１１に供給される。また、
同期分離回路５より得られる水平同期信号PH及び
垂直同期信号Pvはメモリ制御回路１２に供給さ
れる。そして、このメモリ制御回路１２よりアド
レス制御信号SAD、読み出し／書き込み制御信号
SR/W及びクロツク信号CLKが上述したフイールド
メモリ１１に供給され、このフイールドメモリ１
１より、後述するがフイールド周波数が２倍とさ
れたフイールド２倍速映像信号Sv′が得られる。
Svはフイールドメモリ１１に供給される。また、
同期分離回路５より得られる水平同期信号PH及び
垂直同期信号Pvはメモリ制御回路１２に供給さ
れる。そして、このメモリ制御回路１２よりアド
レス制御信号SAD、読み出し／書き込み制御信号
SR/W及びクロツク信号CLKが上述したフイールド
メモリ１１に供給され、このフイールドメモリ１
１より、後述するがフイールド周波数が２倍とさ
れたフイールド２倍速映像信号Sv′が得られる。
ここで、フイールドメモリ１１及びメモリ制御
回路１２にて本考案によるメモリ制御装置が構成
されている。
回路１２にて本考案によるメモリ制御装置が構成
されている。
このメモリ制御装置にあつては、フイールドメ
モリ１１に映像信号Svの情報が順次書き込まれ
ると共に、この情報が１個書き込まれるとき既に
書き込まれている情報が２個読み出されるもの
で、このフイールドメモリ１１よりフイールド２
倍速の映像信号Sv′が得られる。
モリ１１に映像信号Svの情報が順次書き込まれ
ると共に、この情報が１個書き込まれるとき既に
書き込まれている情報が２個読み出されるもの
で、このフイールドメモリ１１よりフイールド２
倍速の映像信号Sv′が得られる。
このことを、第３図及び第４図を参照してさら
に詳しく説明しよう。
に詳しく説明しよう。
フイールドメモリ１１に第３図Ａに示す如き映
像信号Svが供給され、このフイールドメモリ１
１にＡフイールドの情報半分が書き込まれた時点
t1から、このフイールドメモリ１１に続けてＡフ
イールドの情報が書き込まれると共にそれまでに
書き込まれたＡフイールドの情報が書き込みの２
倍の速度で読み出されることが始められる。そし
て、このＡフイールドの情報が全部書き込まれる
時点t2においてＡフイールドの情報は全て読み出
される。従つて、この時点t1からt2までの１／２Ｖ の期間にフイールドメモリ１１よりＡフイールド
の情報が全て読み出される。
像信号Svが供給され、このフイールドメモリ１
１にＡフイールドの情報半分が書き込まれた時点
t1から、このフイールドメモリ１１に続けてＡフ
イールドの情報が書き込まれると共にそれまでに
書き込まれたＡフイールドの情報が書き込みの２
倍の速度で読み出されることが始められる。そし
て、このＡフイールドの情報が全部書き込まれる
時点t2においてＡフイールドの情報は全て読み出
される。従つて、この時点t1からt2までの１／２Ｖ の期間にフイールドメモリ１１よりＡフイールド
の情報が全て読み出される。
第４図Ａ及びＢは、この時点t1からt2までに、
メモリ制御回路１２よりフイールドメモリ１１に
供給されるアドレス制御信号SAD及び読み出し／
書き込み制御信号SR/Wを示すものである。この制
御信号SR/Wが高レベル及び低レベルとされると
き、フイールドメモリ１１は夫々読み出し及び書
き込み状態とされる。
メモリ制御回路１２よりフイールドメモリ１１に
供給されるアドレス制御信号SAD及び読み出し／
書き込み制御信号SR/Wを示すものである。この制
御信号SR/Wが高レベル及び低レベルとされると
き、フイールドメモリ１１は夫々読み出し及び書
き込み状態とされる。
この場合、１フイールドの情報、従つてフイー
ルドメモリ１１のアドレスは０〜2m−１まで2m
個あるとしたものである。
ルドメモリ１１のアドレスは０〜2m−１まで2m
個あるとしたものである。
この第４図Ａ及びＢより明らかなように、この
時点t1からt2の１／２Ｖの期間にあつては、フイー ルドメモリ１１のアドレス「ｍ」，「ｍ＋１」，…
……，「2m−２」，「2m−１」の夫々に情報の書
き込みがなされた後に、アドレス「０」「１」，
「２」「３」，………，「2m−４」「2m−３」，「2m
−２」「2m−１」より夫々情報の読み出しがなさ
れる。従つてこの期間、読み出しが書き込みを追
い越すことはない。
時点t1からt2の１／２Ｖの期間にあつては、フイー ルドメモリ１１のアドレス「ｍ」，「ｍ＋１」，…
……，「2m−２」，「2m−１」の夫々に情報の書
き込みがなされた後に、アドレス「０」「１」，
「２」「３」，………，「2m−４」「2m−３」，「2m
−２」「2m−１」より夫々情報の読み出しがなさ
れる。従つてこの期間、読み出しが書き込みを追
い越すことはない。
また、第３図において時点t2から、フイールド
メモリ１１に既に書き込まれたＡフイールド情報
は再度書き込み速度の２倍の速度でその読み出し
が開始されると共に、Ｂフイールドの情報の書き
込みが開始される。そして、このＢフイールドの
情報が半分書き込まれた時点t3においてＡフイー
ルドの情報は再度全て読み出される。従つて、こ
の時点t2から時点t3までの１／２Ｖの期間にフイー ルドメモリ１１よりＡフイールドの情報が再度読
み出される。
メモリ１１に既に書き込まれたＡフイールド情報
は再度書き込み速度の２倍の速度でその読み出し
が開始されると共に、Ｂフイールドの情報の書き
込みが開始される。そして、このＢフイールドの
情報が半分書き込まれた時点t3においてＡフイー
ルドの情報は再度全て読み出される。従つて、こ
の時点t2から時点t3までの１／２Ｖの期間にフイー ルドメモリ１１よりＡフイールドの情報が再度読
み出される。
第４図Ｃ及びＤは、この時点t2からt3までに、
メモリ制御回路１２よりフイールドメモリ１１に
供給されるアドレス制御信号SAD及び読み出し／
書き込み制御信号SR/Wを示すものである。
メモリ制御回路１２よりフイールドメモリ１１に
供給されるアドレス制御信号SAD及び読み出し／
書き込み制御信号SR/Wを示すものである。
これらより明らかなように、この時点t2からt3
の１／２Ｖの期間にあつては、フイールドメモリ１ １のアドレス「０」「１」，「２」「３」，……，
「2m−４」「2m−３」，「2m−２」「2m−１」よ
り夫々の情報の読み出しがなされた後にアドレス
「０」，「１」，……，「ｍ−２」，「ｍ−１」の夫々
に情報の書き込みがなされる。従つてこの期間、
書き込みが読み出しを追い越すことはない。
の１／２Ｖの期間にあつては、フイールドメモリ１ １のアドレス「０」「１」，「２」「３」，……，
「2m−４」「2m−３」，「2m−２」「2m−１」よ
り夫々の情報の読み出しがなされた後にアドレス
「０」，「１」，……，「ｍ−２」，「ｍ−１」の夫々
に情報の書き込みがなされる。従つてこの期間、
書き込みが読み出しを追い越すことはない。
同様に、フイールドメモリ１１にＢフイールド
の情報が半分書き込まれた時転t3から全部書き込
まれる時点t4までの１／２Ｖの期間においては、フ イールドメモリ１１よりＢフイールドの情報が全
て読み出される。この時点t3からt4までに、メモ
リ制御回路１２からフイールドメモリ１１に供給
されるアドレス制御信号SAD及び読み出し／書き
込み制御信号SR/Wは、上述した時点t1からt2まで
と同様である。そして、フイールドメモリ１１に
Ｃフイールドの情報の書き込みが開始される時点
t4から半分書き込まれる時点t5までの１／２Ｖの期 間においては、フイールドメモリ１１よりＢフイ
ールドの情報が再度全て読み出される。この時点
t4からt5までに、メモリ制御回路１２からフイー
ルドメモリ１１に供給されるアドレス制御信号
SAD及び読み出し／書き込み制御信号SR/Wは、上
述した時点t2からt3までと同様である。そして、
以下同様に繰り返えされる。
の情報が半分書き込まれた時転t3から全部書き込
まれる時点t4までの１／２Ｖの期間においては、フ イールドメモリ１１よりＢフイールドの情報が全
て読み出される。この時点t3からt4までに、メモ
リ制御回路１２からフイールドメモリ１１に供給
されるアドレス制御信号SAD及び読み出し／書き
込み制御信号SR/Wは、上述した時点t1からt2まで
と同様である。そして、フイールドメモリ１１に
Ｃフイールドの情報の書き込みが開始される時点
t4から半分書き込まれる時点t5までの１／２Ｖの期 間においては、フイールドメモリ１１よりＢフイ
ールドの情報が再度全て読み出される。この時点
t4からt5までに、メモリ制御回路１２からフイー
ルドメモリ１１に供給されるアドレス制御信号
SAD及び読み出し／書き込み制御信号SR/Wは、上
述した時点t2からt3までと同様である。そして、
以下同様に繰り返えされる。
このように、フイールドメモリ１１に第３図Ａ
に示す如き映像信号Svが供給されると、このフ
イールドメモリ１１からは第３図Ｂに示す如きフ
イールド２倍速の映像信号Sv′が得られる。
に示す如き映像信号Svが供給されると、このフ
イールドメモリ１１からは第３図Ｂに示す如きフ
イールド２倍速の映像信号Sv′が得られる。
第２図例においてこのフイールドメモリ１１よ
り得られる映像信号Sv′は信号処理回路３を通じ
て受像管４に供給される。
り得られる映像信号Sv′は信号処理回路３を通じ
て受像管４に供給される。
その他は第１図例と同様に構成される。
このように、第２図例においても、受像管４に
フイールド２倍速映像信号Sv′が供給されると共
に、水平及び垂直偏向走査が２倍の周波数でなさ
れるので、受像管４においてはフイールド周波数
が２倍の表示がなされる。
フイールド２倍速映像信号Sv′が供給されると共
に、水平及び垂直偏向走査が２倍の周波数でなさ
れるので、受像管４においてはフイールド周波数
が２倍の表示がなされる。
以上述べた実施例からも明らかなように、本考
案によるメモリ制御装置によれば、フイールドメ
モリ１個だけの構成で例えばフイールド２倍速映
像信号を得ることができる。従つて、同様の動作
をさせるのに従来においては、２個のフイールド
メモリを必要としていたのに比べ、メモリの節約
ができる。
案によるメモリ制御装置によれば、フイールドメ
モリ１個だけの構成で例えばフイールド２倍速映
像信号を得ることができる。従つて、同様の動作
をさせるのに従来においては、２個のフイールド
メモリを必要としていたのに比べ、メモリの節約
ができる。
第１図は従来のフイールド周波数が２倍の表示
がなされるようにされたテレビジヨン受像機の例
を示す構成図、第２図は本考案によるメモリ制御
装置が適用されたテレビジヨン受像機の例を示す
構成図、第３図及び第４図は夫々本考案の説明に
供する線図である。 １１はフイールドメモリ、１２はメモリ制御回
路である。
がなされるようにされたテレビジヨン受像機の例
を示す構成図、第２図は本考案によるメモリ制御
装置が適用されたテレビジヨン受像機の例を示す
構成図、第３図及び第４図は夫々本考案の説明に
供する線図である。 １１はフイールドメモリ、１２はメモリ制御回
路である。
Claims (1)
- 映像信号が供給される１個のフイールドメモリ
と、このフイールドメモリのアドレス制御及び読
み出し／書き込み制御をするメモリ制御回路とよ
りなり、上記映像信号のあるフイールドでは、上
記フイールドメモリに上記あるフイールドの情報
が半分書き込まれた時点から該書き込み動作と並
行して上記フイールドメモリより上記あるフイー
ルドの情報が書き込み速度の２倍の速度で読み出
され、上記あるフイールドの情報がほぼ全部書き
込まれる時点において上記あるフイールドの情報
が全部読み出され、上記あるフイールドの次のフ
イールドでは、上記フイールドメモリより上記あ
るフイールドの情報が書き込み速度の２倍の速度
で再度読み出されると共に、該読み出し動作と並
行して上記フイールドメモリに上記次のフイール
ドの情報が書き込まれるように制御することによ
り該メモリ出力にフイールド周波数が２倍とされ
た映像信号を得るようになされたメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065882U JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065882U JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144958U JPS58144958U (ja) | 1983-09-29 |
| JPS6327504Y2 true JPS6327504Y2 (ja) | 1988-07-25 |
Family
ID=30051870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065882U Granted JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144958U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
-
1982
- 1982-03-23 JP JP4065882U patent/JPS58144958U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58144958U (ja) | 1983-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63116577A (ja) | 映像信号処理装置 | |
| US4752823A (en) | Image recording apparatus for generating a still image from a video signal | |
| JP2577926B2 (ja) | 画像データの書き込み及び読み出し方法 | |
| US20060187340A1 (en) | Method and apparatus for displaying frame rate altered video on interlaced display device | |
| JPS6327504Y2 (ja) | ||
| JP3572725B2 (ja) | 画像表示装置 | |
| JP3617130B2 (ja) | 映像信号処理回路及び画像表示装置 | |
| JPH104529A (ja) | 画像表示装置 | |
| JP2548017B2 (ja) | 倍速変換装置 | |
| JP3096562B2 (ja) | 立体画像再生装置 | |
| JPS5894278A (ja) | テレビ受像機 | |
| JP3469596B2 (ja) | マトリクス型表示装置 | |
| JP2976982B2 (ja) | 多重画面構成回路、及び、多重画面構成方法 | |
| JPS63257785A (ja) | 走査周波数変換方式 | |
| JP3613893B2 (ja) | 画像処理装置および処理方法 | |
| JPH0523014Y2 (ja) | ||
| JP2727583B2 (ja) | 画像メモリの駆動方法及び表示装置 | |
| JP2001057654A (ja) | 高感度撮像装置 | |
| JPS5894277A (ja) | テレビ受像機 | |
| JP2603689Y2 (ja) | テレビジョン受像機 | |
| JPH10240219A (ja) | 画面分割制御方式 | |
| JP3031888U (ja) | 表示装置 | |
| JPH0856322A (ja) | 液晶表示装置 | |
| JP2001203955A (ja) | ２画面表示方法とその表示装置 | |
| JPH01185074A (ja) | 画像拡大装置 |