JPS6327504Y2 - - Google Patents
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- Publication number
- JPS6327504Y2 JPS6327504Y2 JP1982040658U JP4065882U JPS6327504Y2 JP S6327504 Y2 JPS6327504 Y2 JP S6327504Y2 JP 1982040658 U JP1982040658 U JP 1982040658U JP 4065882 U JP4065882 U JP 4065882U JP S6327504 Y2 JPS6327504 Y2 JP S6327504Y2
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- JP
- Japan
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- field
- memory
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- written
- video signal
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- Expired
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- 230000015654 memory Effects 0.000 claims description 65
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
Description
【考案の詳細な説明】
本考案は例えばフイールド周波数が2倍の表示
がされるテレビジヨン受像機に供給される映像信
号を形成するのに使用して好適なメモリ制御装置
に関する。
がされるテレビジヨン受像機に供給される映像信
号を形成するのに使用して好適なメモリ制御装置
に関する。
現行のテレビ方式においては、インターレース
と呼ばれる走査方法が行なわれている。即ち、1
枚の画像(フレーム)を2回の垂直走査(フイー
ルド)で送像するもので、これは限られた周波数
帯域において、観察者の目にちらつきを感じさせ
ずに、走査線数をできるだけ多くしようとするた
めに考えられたものである。
と呼ばれる走査方法が行なわれている。即ち、1
枚の画像(フレーム)を2回の垂直走査(フイー
ルド)で送像するもので、これは限られた周波数
帯域において、観察者の目にちらつきを感じさせ
ずに、走査線数をできるだけ多くしようとするた
めに考えられたものである。
しかし、主にヨーロツパにおけるCCIR式にお
いては、フイールド周波数は50Hzであり、この周
波数ではちらつきを完全に除去できるものではな
く、特に輝度の高い画面ではちらつきを感じさせ
てしまう。
いては、フイールド周波数は50Hzであり、この周
波数ではちらつきを完全に除去できるものではな
く、特に輝度の高い画面ではちらつきを感じさせ
てしまう。
そこで従来、フイールド周波数が2倍の表示が
されるテレビジヨン受像機が提案されている。第
1図はその一例を示すものである。
されるテレビジヨン受像機が提案されている。第
1図はその一例を示すものである。
同図において、1は映像検波回路を示し、この
映像検波回路1より得られる映像信号Svは、フ
イールド周波数が2倍とされたフイールド2倍速
映像信号に変換されるために変換回路2に供給さ
れる。
映像検波回路1より得られる映像信号Svは、フ
イールド周波数が2倍とされたフイールド2倍速
映像信号に変換されるために変換回路2に供給さ
れる。
変換回路2は、フイールドメモリ(1フイール
ド期間1Vの画素分の記憶容量を有するランダム
アクセスメモリ2a及び2b、スイツチ回路2c
及び2dより構成される。スイツチ回路2cは
1V毎にメモリ2a及び2b側に切換えられ、一
方スイツチ回路2dはこれとは逆側に切換えられ
る。また、スイツチ回路2cにて選択された方の
メモリには上述した画素のタイミングの書き込み
クロツクパルスが供給されると共に、スイツチ回
路2dにて選択されたメモリにはその2倍の周波
数の読み出しクロツクパルスが供給される。
ド期間1Vの画素分の記憶容量を有するランダム
アクセスメモリ2a及び2b、スイツチ回路2c
及び2dより構成される。スイツチ回路2cは
1V毎にメモリ2a及び2b側に切換えられ、一
方スイツチ回路2dはこれとは逆側に切換えられ
る。また、スイツチ回路2cにて選択された方の
メモリには上述した画素のタイミングの書き込み
クロツクパルスが供給されると共に、スイツチ回
路2dにて選択されたメモリにはその2倍の周波
数の読み出しクロツクパルスが供給される。
映像検波回路1からの映像信号Svは、スイツ
チ回路2cを介して1V毎に1フイールド分ずつ
メモリ2a及び2bに供給されて書き込みがなさ
れると共に、メモリ2b及び2aより直前の1V
に書き込まれた1フイールド分の映像信号が、
1/2Vの周期をもつて2回連続して読み出され、 これがスイツチ回路2dを介して得られる。つま
り、このスイツチ回路2dよりフイールド周波数
が2倍とされたフイールド2倍速映像信号Sv′が
得られる。
チ回路2cを介して1V毎に1フイールド分ずつ
メモリ2a及び2bに供給されて書き込みがなさ
れると共に、メモリ2b及び2aより直前の1V
に書き込まれた1フイールド分の映像信号が、
1/2Vの周期をもつて2回連続して読み出され、 これがスイツチ回路2dを介して得られる。つま
り、このスイツチ回路2dよりフイールド周波数
が2倍とされたフイールド2倍速映像信号Sv′が
得られる。
このフイールド2倍速映像信号Sv′は、信号処
理回路3を通じて受像管4に供給される。
理回路3を通じて受像管4に供給される。
また、映像信号Svは同期分離回路5に供給さ
れ、この同期分離回路5より得られる水平同期信
号PHは、逓倍器6にて2逓倍されて2倍の周波数
の信号とされ、この信号が水平偏向回路7を通じ
て偏向コイル8に供給される。
れ、この同期分離回路5より得られる水平同期信
号PHは、逓倍器6にて2逓倍されて2倍の周波数
の信号とされ、この信号が水平偏向回路7を通じ
て偏向コイル8に供給される。
また、同期分離回路5より得られる垂直同期信
号Pvは、逓倍器9にて2逓倍されて2倍の周波
数の信号とされ、この信号が垂直偏向回路10を
通じて偏向コイル8に供給される。
号Pvは、逓倍器9にて2逓倍されて2倍の周波
数の信号とされ、この信号が垂直偏向回路10を
通じて偏向コイル8に供給される。
このように斯る第1図例においては、受像管4
にフイールド周波数が2倍とされたフイールド2
倍速映像信号Sv′が供給されると共に、水平及び
垂直偏向走査が2倍速でなされるので、受像管4
においてはフイールド周波数が2倍の表示がなさ
れる。従つて、上述したCCIR式においても、フ
イールド周波数は2倍の100Hzとなり、ちらつき
を感じることがなくなる。
にフイールド周波数が2倍とされたフイールド2
倍速映像信号Sv′が供給されると共に、水平及び
垂直偏向走査が2倍速でなされるので、受像管4
においてはフイールド周波数が2倍の表示がなさ
れる。従つて、上述したCCIR式においても、フ
イールド周波数は2倍の100Hzとなり、ちらつき
を感じることがなくなる。
しかしながら、斯る第1図例の場合、フイール
ドメモリを2個必要とし、それだけ回路規模が大
きくなり、また高価となり不利である。
ドメモリを2個必要とし、それだけ回路規模が大
きくなり、また高価となり不利である。
本考案は斯る点に鑑みてなされたもので、1個
のフイールドメモリにより同様の動作ができるよ
うにしたものである。
のフイールドメモリにより同様の動作ができるよ
うにしたものである。
以下第2図を参照しながら本考案によるメモリ
制御装置をフイールド周波数が2倍の表示がなさ
れるテレビジヨン受像機に適用した例につき説明
しよう。この第2図において第1図と対応する部
分には同一符号を付して示し、その詳細説明は省
略する。
制御装置をフイールド周波数が2倍の表示がなさ
れるテレビジヨン受像機に適用した例につき説明
しよう。この第2図において第1図と対応する部
分には同一符号を付して示し、その詳細説明は省
略する。
本例においては映像検波回路1からの映像信号
Svはフイールドメモリ11に供給される。また、
同期分離回路5より得られる水平同期信号PH及び
垂直同期信号Pvはメモリ制御回路12に供給さ
れる。そして、このメモリ制御回路12よりアド
レス制御信号SAD、読み出し/書き込み制御信号
SR/W及びクロツク信号CLKが上述したフイールド
メモリ11に供給され、このフイールドメモリ1
1より、後述するがフイールド周波数が2倍とさ
れたフイールド2倍速映像信号Sv′が得られる。
Svはフイールドメモリ11に供給される。また、
同期分離回路5より得られる水平同期信号PH及び
垂直同期信号Pvはメモリ制御回路12に供給さ
れる。そして、このメモリ制御回路12よりアド
レス制御信号SAD、読み出し/書き込み制御信号
SR/W及びクロツク信号CLKが上述したフイールド
メモリ11に供給され、このフイールドメモリ1
1より、後述するがフイールド周波数が2倍とさ
れたフイールド2倍速映像信号Sv′が得られる。
ここで、フイールドメモリ11及びメモリ制御
回路12にて本考案によるメモリ制御装置が構成
されている。
回路12にて本考案によるメモリ制御装置が構成
されている。
このメモリ制御装置にあつては、フイールドメ
モリ11に映像信号Svの情報が順次書き込まれ
ると共に、この情報が1個書き込まれるとき既に
書き込まれている情報が2個読み出されるもの
で、このフイールドメモリ11よりフイールド2
倍速の映像信号Sv′が得られる。
モリ11に映像信号Svの情報が順次書き込まれ
ると共に、この情報が1個書き込まれるとき既に
書き込まれている情報が2個読み出されるもの
で、このフイールドメモリ11よりフイールド2
倍速の映像信号Sv′が得られる。
このことを、第3図及び第4図を参照してさら
に詳しく説明しよう。
に詳しく説明しよう。
フイールドメモリ11に第3図Aに示す如き映
像信号Svが供給され、このフイールドメモリ1
1にAフイールドの情報半分が書き込まれた時点
t1から、このフイールドメモリ11に続けてAフ
イールドの情報が書き込まれると共にそれまでに
書き込まれたAフイールドの情報が書き込みの2
倍の速度で読み出されることが始められる。そし
て、このAフイールドの情報が全部書き込まれる
時点t2においてAフイールドの情報は全て読み出
される。従つて、この時点t1からt2までの1/2V の期間にフイールドメモリ11よりAフイールド
の情報が全て読み出される。
像信号Svが供給され、このフイールドメモリ1
1にAフイールドの情報半分が書き込まれた時点
t1から、このフイールドメモリ11に続けてAフ
イールドの情報が書き込まれると共にそれまでに
書き込まれたAフイールドの情報が書き込みの2
倍の速度で読み出されることが始められる。そし
て、このAフイールドの情報が全部書き込まれる
時点t2においてAフイールドの情報は全て読み出
される。従つて、この時点t1からt2までの1/2V の期間にフイールドメモリ11よりAフイールド
の情報が全て読み出される。
第4図A及びBは、この時点t1からt2までに、
メモリ制御回路12よりフイールドメモリ11に
供給されるアドレス制御信号SAD及び読み出し/
書き込み制御信号SR/Wを示すものである。この制
御信号SR/Wが高レベル及び低レベルとされると
き、フイールドメモリ11は夫々読み出し及び書
き込み状態とされる。
メモリ制御回路12よりフイールドメモリ11に
供給されるアドレス制御信号SAD及び読み出し/
書き込み制御信号SR/Wを示すものである。この制
御信号SR/Wが高レベル及び低レベルとされると
き、フイールドメモリ11は夫々読み出し及び書
き込み状態とされる。
この場合、1フイールドの情報、従つてフイー
ルドメモリ11のアドレスは0〜2m−1まで2m
個あるとしたものである。
ルドメモリ11のアドレスは0〜2m−1まで2m
個あるとしたものである。
この第4図A及びBより明らかなように、この
時点t1からt2の1/2Vの期間にあつては、フイー ルドメモリ11のアドレス「m」,「m+1」,…
……,「2m−2」,「2m−1」の夫々に情報の書
き込みがなされた後に、アドレス「0」「1」,
「2」「3」,………,「2m−4」「2m−3」,「2m
−2」「2m−1」より夫々情報の読み出しがなさ
れる。従つてこの期間、読み出しが書き込みを追
い越すことはない。
時点t1からt2の1/2Vの期間にあつては、フイー ルドメモリ11のアドレス「m」,「m+1」,…
……,「2m−2」,「2m−1」の夫々に情報の書
き込みがなされた後に、アドレス「0」「1」,
「2」「3」,………,「2m−4」「2m−3」,「2m
−2」「2m−1」より夫々情報の読み出しがなさ
れる。従つてこの期間、読み出しが書き込みを追
い越すことはない。
また、第3図において時点t2から、フイールド
メモリ11に既に書き込まれたAフイールド情報
は再度書き込み速度の2倍の速度でその読み出し
が開始されると共に、Bフイールドの情報の書き
込みが開始される。そして、このBフイールドの
情報が半分書き込まれた時点t3においてAフイー
ルドの情報は再度全て読み出される。従つて、こ
の時点t2から時点t3までの1/2Vの期間にフイー ルドメモリ11よりAフイールドの情報が再度読
み出される。
メモリ11に既に書き込まれたAフイールド情報
は再度書き込み速度の2倍の速度でその読み出し
が開始されると共に、Bフイールドの情報の書き
込みが開始される。そして、このBフイールドの
情報が半分書き込まれた時点t3においてAフイー
ルドの情報は再度全て読み出される。従つて、こ
の時点t2から時点t3までの1/2Vの期間にフイー ルドメモリ11よりAフイールドの情報が再度読
み出される。
第4図C及びDは、この時点t2からt3までに、
メモリ制御回路12よりフイールドメモリ11に
供給されるアドレス制御信号SAD及び読み出し/
書き込み制御信号SR/Wを示すものである。
メモリ制御回路12よりフイールドメモリ11に
供給されるアドレス制御信号SAD及び読み出し/
書き込み制御信号SR/Wを示すものである。
これらより明らかなように、この時点t2からt3
の1/2Vの期間にあつては、フイールドメモリ1 1のアドレス「0」「1」,「2」「3」,……,
「2m−4」「2m−3」,「2m−2」「2m−1」よ
り夫々の情報の読み出しがなされた後にアドレス
「0」,「1」,……,「m−2」,「m−1」の夫々
に情報の書き込みがなされる。従つてこの期間、
書き込みが読み出しを追い越すことはない。
の1/2Vの期間にあつては、フイールドメモリ1 1のアドレス「0」「1」,「2」「3」,……,
「2m−4」「2m−3」,「2m−2」「2m−1」よ
り夫々の情報の読み出しがなされた後にアドレス
「0」,「1」,……,「m−2」,「m−1」の夫々
に情報の書き込みがなされる。従つてこの期間、
書き込みが読み出しを追い越すことはない。
同様に、フイールドメモリ11にBフイールド
の情報が半分書き込まれた時転t3から全部書き込
まれる時点t4までの1/2Vの期間においては、フ イールドメモリ11よりBフイールドの情報が全
て読み出される。この時点t3からt4までに、メモ
リ制御回路12からフイールドメモリ11に供給
されるアドレス制御信号SAD及び読み出し/書き
込み制御信号SR/Wは、上述した時点t1からt2まで
と同様である。そして、フイールドメモリ11に
Cフイールドの情報の書き込みが開始される時点
t4から半分書き込まれる時点t5までの1/2Vの期 間においては、フイールドメモリ11よりBフイ
ールドの情報が再度全て読み出される。この時点
t4からt5までに、メモリ制御回路12からフイー
ルドメモリ11に供給されるアドレス制御信号
SAD及び読み出し/書き込み制御信号SR/Wは、上
述した時点t2からt3までと同様である。そして、
以下同様に繰り返えされる。
の情報が半分書き込まれた時転t3から全部書き込
まれる時点t4までの1/2Vの期間においては、フ イールドメモリ11よりBフイールドの情報が全
て読み出される。この時点t3からt4までに、メモ
リ制御回路12からフイールドメモリ11に供給
されるアドレス制御信号SAD及び読み出し/書き
込み制御信号SR/Wは、上述した時点t1からt2まで
と同様である。そして、フイールドメモリ11に
Cフイールドの情報の書き込みが開始される時点
t4から半分書き込まれる時点t5までの1/2Vの期 間においては、フイールドメモリ11よりBフイ
ールドの情報が再度全て読み出される。この時点
t4からt5までに、メモリ制御回路12からフイー
ルドメモリ11に供給されるアドレス制御信号
SAD及び読み出し/書き込み制御信号SR/Wは、上
述した時点t2からt3までと同様である。そして、
以下同様に繰り返えされる。
このように、フイールドメモリ11に第3図A
に示す如き映像信号Svが供給されると、このフ
イールドメモリ11からは第3図Bに示す如きフ
イールド2倍速の映像信号Sv′が得られる。
に示す如き映像信号Svが供給されると、このフ
イールドメモリ11からは第3図Bに示す如きフ
イールド2倍速の映像信号Sv′が得られる。
第2図例においてこのフイールドメモリ11よ
り得られる映像信号Sv′は信号処理回路3を通じ
て受像管4に供給される。
り得られる映像信号Sv′は信号処理回路3を通じ
て受像管4に供給される。
その他は第1図例と同様に構成される。
このように、第2図例においても、受像管4に
フイールド2倍速映像信号Sv′が供給されると共
に、水平及び垂直偏向走査が2倍の周波数でなさ
れるので、受像管4においてはフイールド周波数
が2倍の表示がなされる。
フイールド2倍速映像信号Sv′が供給されると共
に、水平及び垂直偏向走査が2倍の周波数でなさ
れるので、受像管4においてはフイールド周波数
が2倍の表示がなされる。
以上述べた実施例からも明らかなように、本考
案によるメモリ制御装置によれば、フイールドメ
モリ1個だけの構成で例えばフイールド2倍速映
像信号を得ることができる。従つて、同様の動作
をさせるのに従来においては、2個のフイールド
メモリを必要としていたのに比べ、メモリの節約
ができる。
案によるメモリ制御装置によれば、フイールドメ
モリ1個だけの構成で例えばフイールド2倍速映
像信号を得ることができる。従つて、同様の動作
をさせるのに従来においては、2個のフイールド
メモリを必要としていたのに比べ、メモリの節約
ができる。
第1図は従来のフイールド周波数が2倍の表示
がなされるようにされたテレビジヨン受像機の例
を示す構成図、第2図は本考案によるメモリ制御
装置が適用されたテレビジヨン受像機の例を示す
構成図、第3図及び第4図は夫々本考案の説明に
供する線図である。 11はフイールドメモリ、12はメモリ制御回
路である。
がなされるようにされたテレビジヨン受像機の例
を示す構成図、第2図は本考案によるメモリ制御
装置が適用されたテレビジヨン受像機の例を示す
構成図、第3図及び第4図は夫々本考案の説明に
供する線図である。 11はフイールドメモリ、12はメモリ制御回
路である。
Claims (1)
- 映像信号が供給される1個のフイールドメモリ
と、このフイールドメモリのアドレス制御及び読
み出し/書き込み制御をするメモリ制御回路とよ
りなり、上記映像信号のあるフイールドでは、上
記フイールドメモリに上記あるフイールドの情報
が半分書き込まれた時点から該書き込み動作と並
行して上記フイールドメモリより上記あるフイー
ルドの情報が書き込み速度の2倍の速度で読み出
され、上記あるフイールドの情報がほぼ全部書き
込まれる時点において上記あるフイールドの情報
が全部読み出され、上記あるフイールドの次のフ
イールドでは、上記フイールドメモリより上記あ
るフイールドの情報が書き込み速度の2倍の速度
で再度読み出されると共に、該読み出し動作と並
行して上記フイールドメモリに上記次のフイール
ドの情報が書き込まれるように制御することによ
り該メモリ出力にフイールド周波数が2倍とされ
た映像信号を得るようになされたメモリ制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4065882U JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4065882U JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58144958U JPS58144958U (ja) | 1983-09-29 |
JPS6327504Y2 true JPS6327504Y2 (ja) | 1988-07-25 |
Family
ID=30051870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4065882U Granted JPS58144958U (ja) | 1982-03-23 | 1982-03-23 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58144958U (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
-
1982
- 1982-03-23 JP JP4065882U patent/JPS58144958U/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5379421A (en) * | 1976-12-24 | 1978-07-13 | Hitachi Ltd | Television signal conversion circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS58144958U (ja) | 1983-09-29 |
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