JPS63273958A - Data processing system - Google Patents
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- JPS63273958A JPS63273958A JP62110324A JP11032487A JPS63273958A JP S63273958 A JPS63273958 A JP S63273958A JP 62110324 A JP62110324 A JP 62110324A JP 11032487 A JP11032487 A JP 11032487A JP S63273958 A JPS63273958 A JP S63273958A
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- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
-
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Abstract
Description
【発明の詳細な説明】
１里盆！
本発明はデータ処理システムに関し、特にバスによりデ
ータ処理ユニット間のデータの授受が行われるデータ処
理システムに関する。[Detailed description of the invention] 1 Ri Bon! The present invention relates to a data processing system, and more particularly to a data processing system in which data is exchanged between data processing units via a bus.
ｉｌ亘韮
従来、この種のデータ処理システムでは、バス上のデー
タの授受のための手順やタイミング規定、および電気的
特性や機械的特性が仕様として定められており、これに
合致するように各機能ユニットを設計製作し、これらの
ユニットをバスに接続してシステムを構築している。Conventionally, in this type of data processing system, the procedures and timing regulations for data transfer on the bus, as well as the electrical and mechanical characteristics, have been set as specifications, and each has been designed to meet these specifications. We design and manufacture functional units and connect these units to buses to build systems.
各ユニットをバスに接続するための仕様のうちタイミン
グ規定はバスの転送能力に影響するものであるが、仕様
制定時に実現可能な規定となっている。Among the specifications for connecting each unit to the bus, the timing regulations affect the transfer capacity of the bus, but they are provisions that can be implemented at the time the specifications are established.
各ユニットのタイミングについては、第２図に示すよう
に、信号の駆動側については基本クロック信号の立下り
点から信号が有効になるまでの時ｆ’１ｔｃｏと、基本
クロック信号の立下り点から信号が有効でなくなるまで
の時”ｔｌｌｌとについて規定されている。また、信号
の受信側については基本り０ツク信号の立下りの前に信
号が有効となっている時間ｔｓと、基本クロック信号の
立下り点から信号が有効でなくなるまでの時間ｔ１１２
とについて規定されている。クロックに同期した信号の
授受を保証するために時間ｔ。、は最大時間が規定され
、時間１ ．１ ．１ は最小時間が規定され１１１
３ Ｈ２
る。Regarding the timing of each unit, as shown in Figure 2, on the signal drive side, the time from the falling point of the basic clock signal until the signal becomes valid is f'1tco, and the time from the falling point of the basic clock signal to f'1tco. The time until the signal is no longer valid is defined as "tllll".In addition, on the signal receiving side, the time ts during which the signal is valid before the falling edge of the basic clock signal and the basic clock signal are specified. The time t112 from the falling point until the signal is no longer valid
It is stipulated that Time t to ensure the transmission and reception of signals synchronized with the clock. , a maximum time is defined, and time 1 . 1. 1 has a minimum time specified 111
3 H2 Ru.
これにより、各ユニットの設計および製作を互いに個別
に分担して行うことが容易となり、このユニット単位で
供給されたものを集めてシステムを構築することが可能
となっている。This makes it easy to divide the design and manufacturing of each unit individually, and it is possible to build a system by collecting items supplied in units.
このような従来のデータ処理システムでは、バス上のデ
ータの授受のための手順やタイミング規定、および電気
的特性や機械的特性が仕様として定められているので、
仕様が一度制定されると、既存ユニットとの互換性を維
持するために、技術の進歩により高性能のユニットを実
現できる可能性がでてきても、それを容易に実現するこ
とができないという欠点がある。In such conventional data processing systems, specifications include procedures and timing rules for sending and receiving data on the bus, as well as electrical and mechanical characteristics.
Once the specifications are established, in order to maintain compatibility with existing units, even if there is a possibility of realizing a high-performance unit due to technological advances, it is not easily realized. There is.
すなわち、より高性能のタイミング規定に従うユニット
を新たにシステムに接続するためには、そのシステムの
タイミング規定を守らなければならないが、より高性能
のタイミング規定ではそのシステムのタイミング規定を
守れないことになり、より高性能のタイミング規定のシ
ステムを実現するためにはそのシステムを構成するユニ
ツＩ・すべてを同時に開発して動作させなければならな
いという欠点がある。In other words, in order to connect a new unit that conforms to higher-performance timing regulations to a system, the timing regulations of that system must be observed, but the timing regulations of that system cannot be respected with the higher-performance timing regulations. However, in order to realize a system with higher performance timing regulation, all the units making up the system must be developed and operated at the same time.
また、バスの転送能力を高く保つために実現上厳しいタ
イミング規定がなされていることがあり、平均して転送
能力が低くてもよいユニットの場合でも、バスのタイミ
ング規定を守るためにタイミングを厳しく吟味して設計
するとともに、インタフェース信号の駆動回路や関連す
る論理回路を高速なものにしなければならず、消費電力
が増加するという欠点がある。In addition, in order to keep the bus's transfer capacity high, there are cases in which strict timing regulations are set in place to keep the bus's transfer capacity high. In addition to careful design, the interface signal drive circuit and related logic circuit must be made high-speed, which has the disadvantage of increasing power consumption.
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、システムの既存ユニットとの互換性を維
持しつつ、より高性能のタイミング規定のユニットをそ
のシステムに接続することができるデータ処理システム
の提供を目的とする。OBJECTS OF THE INVENTION The present invention has been made to eliminate the drawbacks of the prior art as described above, and is to connect a higher performance timing regulated unit to the system while maintaining compatibility with the existing units of the system. The purpose is to provide a data processing system that can.
また、本発明の他の目的は、インタフェース信号の駆動
回路や関連する論理回路を高速なものとせずに、消費電
力を増加させることなく、平均して転送能力が低くても
よいユニットの接続を可能とすることができるデータ処
理システムの提供にある。Another object of the present invention is to connect units that may have low average transfer capacity without increasing the speed of interface signal drive circuits and related logic circuits and without increasing power consumption. The object of the present invention is to provide a data processing system that can make it possible.
１１匹璽羞
本発明のデータ処理システムは、第１のクロック信号に
よりバスの使用権獲得の制御がなされる複数のデータ処
理ユニットを有するデータ処理システムであって、前記
第１のクロック信号とは異なる周ＩＩの第２のクロック
信号と前記第１のクロック信号とのうちどちらのクロッ
ク信号で前記データ処理ユニットが動作するのかを特定
するクロック特定信号を送出するクロック特定手段と、
前記クロック特定信号に応じて前記第１のクロック信号
と前記第２のクロック信号とを切換えて前記データ処理
ユニットに供給するクロック切換手段とを含むことを特
徴とする。The data processing system of the present invention is a data processing system having a plurality of data processing units whose acquisition of bus usage rights is controlled by a first clock signal, wherein the first clock signal is Clock specifying means for sending out a clock specifying signal specifying which of the second clock signal and the first clock signal of a different cycle II is used to operate the data processing unit;
The apparatus is characterized in that it includes a clock switching means for switching between the first clock signal and the second clock signal according to the clock specifying signal and supplying the switched signals to the data processing unit.
！皇１
次に、本発明の一実施例について図面を参照して説明す
る。! 1 Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるデータ処理シ
ステムは、長短両方のクロック周期モードで動作可能な
ユニット１と、類クロック周期モードで動作するユニッ
ト２と、長クロック周期モードで動作するユニット３と
により構成されている。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, a data processing system according to an embodiment of the present invention includes a unit 1 that can operate in both long and short clock period modes, a unit 2 that operates in a similar clock period mode, and a unit 3 that operates in a long clock period mode. It is made up of.
これらのユニット１〜３はバス４により共通して接続さ
れている。バス４にはタイミングモード信号線４１と、
基本クロック信号線４２と、基本クロックの１／２周期
を有する１／２周期クロック信号線４３と、基本クロッ
クの１／４周期を有する１／４周期クロック信号線４４
とが含まれている。These units 1 to 3 are commonly connected by a bus 4. The bus 4 includes a timing mode signal line 41,
A basic clock signal line 42, a 1/2 period clock signal line 43 having 1/2 period of the basic clock, and a 1/4 period clock signal line 44 having 1/4 period of the basic clock.
and are included.
ユニット１はバス使用権獲得の制御を行うバス制御回路
１１と、データ授受のためのバスの信号の制御などを行
うデータ制御回路１２と、駆動回路１３と、ゲート１４
−１〜１４−１０とにより構成されている。The unit 1 includes a bus control circuit 11 that controls acquisition of bus usage rights, a data control circuit 12 that controls bus signals for data exchange, a drive circuit 13, and a gate 14.
-1 to 14-10.
ユニット２はバス使用権ｙＡ得の制御を行うバス制御回
路２１と、データの授受のためのバスの信号の制御など
を行うデータ制御回路２２と、駆動回路２３と、ゲート
２°４−１〜２４−５とにより構成されている。The unit 2 includes a bus control circuit 21 that controls bus usage rights yA, a data control circuit 22 that controls bus signals for exchanging data, a drive circuit 23, and gates 2°4-1 to 2. 24-5.
ユニット３はバス使用権獲得の制御を行うバス制御回路
３１と、データの授受のためのバスの信号の制御などを
行うデータ制御回路３２と、駆動回路３３と、ゲート３
４−１〜３４−４とにより構成されている。The unit 3 includes a bus control circuit 31 that controls the acquisition of bus usage rights, a data control circuit 32 that controls bus signals for exchanging data, a drive circuit 33, and a gate 3.
4-1 to 34-4.
バス４上の複数のユニット１〜３が互いにバス４を時分
割で使用してデータの授受を行うためには、特定のユニ
ットにバス４の使用権を割当てるというフェーズと、バ
ス４の使用権−を獲得したユニットがバス４を使用して
データの授受を行うフェーズとの二種類のフェーズが必
要となる。In order for a plurality of units 1 to 3 on the bus 4 to use the bus 4 in a time-sharing manner to send and receive data, there are two phases: assigning the right to use the bus 4 to a specific unit; Two types of phases are required: a phase in which the unit that has acquired the data exchanges data using the bus 4;
バス４の使用権を決める制御に関係する回路はバス４に
接続される全ユニット１〜３が同じタイミンクで動作す
るものでなければならず、したがって、各ユニット１〜
３内のバス制御回路１１゜２１．３１のクロックは同じ
ものでなければならない。The circuits related to the control that determines the right to use the bus 4 must operate at the same timing for all units 1 to 3 connected to the bus 4. Therefore, each unit 1 to 3 must operate at the same timing.
The clocks of the bus control circuits 11, 21, and 31 in 3 must be the same.
本発明の一実施例によるデータ処理システムにおいては
、バス４の本来の仕様で規定するタイミングモードは長
周期り０ツクで動作するモードであり、このデータ処理
システム内には長周期クロックモードでのみ動作するユ
ニットが多数存在することから、既存のユニットが動作
可能な長周期クロック信号をデータ処理システム内すべ
てのユニットのバス使用権を決める制御回路のクロック
信号とする。In the data processing system according to an embodiment of the present invention, the timing mode specified in the original specifications of the bus 4 is a mode in which the bus 4 operates with zero clocks during long periods; Since there are a large number of operating units, a long-period clock signal that allows existing units to operate is used as a clock signal for a control circuit that determines bus usage rights for all units in the data processing system.
これにより、ユニット１〜３のバス制御回路１１．２１
．３１には基本クロック信号と１７２周期クロック信号
とが供給される。すなわち、ユニット１のバス制御回路
１１にはゲート１４−１０を介して基本クロック信号が
供給され、ゲート１４−９を介して１／２周期クロック
信号が供給される。As a result, the bus control circuits 11.21 of units 1 to 3
．． 31 is supplied with a basic clock signal and a 172-cycle clock signal. That is, the basic clock signal is supplied to the bus control circuit 11 of the unit 1 through the gate 14-10, and the 1/2 period clock signal is supplied through the gate 14-9.
ユニット２のバスｖ制御回路２１にはゲート２４−１を
介して基本クロック信号が供給され、ゲート２４−２．
２４−３を介して１／２周期クロック信号が供給される
。ユニット３のバス制御回路３１にはゲート３４−１．
３４−２を介して基本クロック信号が供給され、ゲート
３４ −３．３４−４を介して１／２周期クロック信号
が供給される。A basic clock signal is supplied to the bus v control circuit 21 of the unit 2 via the gate 24-1, and the gates 24-2 .
A 1/2 period clock signal is supplied via 24-3. The bus control circuit 31 of the unit 3 includes gates 34-1.
A basic clock signal is supplied through gate 34-2, and a 1/2 period clock signal is supplied through gate 34-3, 34-4.
これら基本クロック信号と１／２周期クロック信号とは
タイミングモード信号には無関係に供給される。また、
ユニット１〜３夫々のバス制御回路１１，２１．３１に
はこのタイミングモード信号を駆動するための制御回路
も含まれている。These basic clock signals and 1/2 period clock signals are supplied regardless of the timing mode signal. Also,
The bus control circuits 11, 21.31 of each of units 1 to 3 also include a control circuit for driving this timing mode signal.
ユニット１において、駆動回路１３はバス制御回路１１
からの駆動回路有効信号１１１がアクティブなレベルに
あるときには、バス制御回路１１ｈ１らのタイミングモ
ード指定信号１１２をタイミングモード信号線４１に出
力し、駆動回路有効信号１１１がインアクティブなレベ
ルにあるときには、タイミングモード指定信号１１２を
タイミングモード信号線４１に出力しない。In the unit 1, the drive circuit 13 is the bus control circuit 11
When the drive circuit enable signal 111 from the bus control circuit 11h1 is at an active level, the timing mode designation signal 112 from the bus control circuit 11h1 etc. is output to the timing mode signal line 41, and when the drive circuit enable signal 111 is at an inactive level, The timing mode designation signal 112 is not output to the timing mode signal line 41.
ゲート１４−１はタイミングモード信号線４１からの信
号をゲート１４−１．１４−４．１４−７に出力する。Gate 14-1 outputs the signal from timing mode signal line 41 to gates 14-1.14-4.14-7.
ゲート１４−２はゲート１４−１の出力信号を極性反転
してデータ制御回路１２とゲート１４−３゜１４−６と
に夫々出力する。Gate 14-2 inverts the polarity of the output signal of gate 14-1 and outputs it to data control circuit 12 and gates 14-3 and 14-6, respectively.
ゲート１４−３は基本クロック信号線４２からの信号と
ゲート１４−２からの出力信号との否定！演算を行い、
その演算結果をゲート１４−５に出力する。ゲート１４
−４は１／２周期クロック信号線４３からの信号とゲー
ト１４−１からの出力信号との否定積演算を行い、その
演算結果をゲート１４−５に出力する。ゲート１４−５
はゲート１４−３．１４−４夫々からの出力信号の否定
積演算を行い、その演算結果をデータ制御回路１２にク
ロック供給信号１１３として出力する。Gate 14-3 negates the signal from basic clock signal line 42 and the output signal from gate 14-2! perform calculations,
The calculation result is output to gate 14-5. gate 14
-4 performs an NAND operation on the signal from the 1/2 period clock signal line 43 and the output signal from the gate 14-1, and outputs the result of the operation to the gate 14-5. Gate 14-5
performs a NAND operation on the output signals from each of the gates 14-3 and 14-4, and outputs the result of the operation to the data control circuit 12 as a clock supply signal 113.
ゲート１４−６は１／２周期クロック信号１ｉ１４３か
らの信号とゲート１４−２からの出力信号との否定積演
算を行い、その演算結果をゲート１４−８に出力する。The gate 14-6 performs an NAND operation on the signal from the 1/2 period clock signal 1i 143 and the output signal from the gate 14-2, and outputs the result of the operation to the gate 14-8.
ゲート１４−１は１／４周期クロック信号１１４４から
の信号とゲート１４−１からの出力信号との否定積演算
を行い、その演算結果をゲート１４−８に出力する。ゲ
ート１４−８はゲート１４−６゜１４４夫々からの出力
信号の否定積演算を行い、その演算結果をデータ制御回
路１２にクロック供給信号１１４として出力する。Gate 14-1 performs an NAND operation on the signal from 1/4 period clock signal 1144 and the output signal from gate 14-1, and outputs the result of the operation to gate 14-8. Gate 14-8 performs a NAND operation on the output signals from gates 14-6 and 144, and outputs the result of the operation to data control circuit 12 as clock supply signal 114.
ゲート１４−９は１／２周期クロック信号線４３からの
信号をバス制御回路１１に出力し、ゲート１４−１０は
基本クロック信号線４２からの信号をバス制御回路１１
に出力する。The gate 14-9 outputs the signal from the 1/2 period clock signal line 43 to the bus control circuit 11, and the gate 14-10 outputs the signal from the basic clock signal line 42 to the bus control circuit 11.
Output to.
ユニット２において、駆動回路２３はバス制御回路２１
からの駆動回路有効信号１２１がアクティブなレベルに
あるときには論理“１″のタイミングモード指定信号１
２２としてタイミングモード信号線４１に出力し、駆動
回路有効信号１２１がインアクティブなレベルにあると
きには論理“１″のタイミングモード指定信号１２２を
タイミングモード信号線４１に出力しない。In the unit 2, the drive circuit 23 is the bus control circuit 21
When the drive circuit enable signal 121 from
22 to the timing mode signal line 41, and when the drive circuit enable signal 121 is at an inactive level, the timing mode designation signal 122 of logic "1" is not output to the timing mode signal line 41.
ゲート２４−１は基本クロック信号Ｉ！４２からの信号
をバス制御回路２１に出力する。ゲート２４−３はゲー
ト２４−２で極性反転された１／２周期クロック信号線
４３からの信号を極性反転してバス制御回路２１とデー
タ制御回路２２とにクロック供給信号１２３として出力
する。Gate 24-1 receives basic clock signal I! The signal from 42 is output to the bus control circuit 21. The gate 24-3 inverts the polarity of the signal from the 1/2 period clock signal line 43 whose polarity was inverted by the gate 24-2, and outputs the signal to the bus control circuit 21 and data control circuit 22 as a clock supply signal 123.
ゲート２４−５はゲート２４−４で極性反転された１／
４周期クロック信号線４４からの信号を極性反転してデ
ータ制御回路２２にクロック供給信号１２４として出力
する。The gate 24-5 has a polarity inverted by the gate 24-4.
The polarity of the signal from the four-cycle clock signal line 44 is inverted and outputted to the data control circuit 22 as a clock supply signal 124.
ユニット３において、駆動回路３３はバス制御回路３１
からの駆動回路有効信号１３１がアクティブなレベルに
あるときには論理“０”をタイミングモード指定信号１
３２としてタイミングモード信号線４１に出力し、駆動
回路有効信号１３１がインアクティブなレベルにあると
きには論理１１０ ＩＩのタイミングモード指定信号１
３２をタイミングモード信号線４１に出力しない。In the unit 3, the drive circuit 33 is the bus control circuit 31
When the drive circuit enable signal 131 from
32 to the timing mode signal line 41, and when the drive circuit enable signal 131 is at an inactive level, the logic 110 II timing mode designation signal 1 is output.
32 is not output to the timing mode signal line 41.
ゲート３４−２はゲート３４−１で極性反転された基本
クロック信号線４２からの信号を極性反転してバス制御
回路３１とデータ制御回路３２とにクロック供給信号１
３３として出力する。The gate 34-2 inverts the polarity of the signal from the basic clock signal line 42 whose polarity was inverted by the gate 34-1, and supplies clock supply signal 1 to the bus control circuit 31 and data control circuit 32.
Output as 33.
ゲート３４−４はゲート３４−３で極性反転された１／
２周期クロック信号線４３からの信号を極性反転してバ
ス制御回路３１とデータｉｌＪ ｍ回路３２とにクロッ
ク供給信号１３４として出力する。The gate 34-4 has a polarity inverted by the gate 34-3.
The polarity of the signal from the two-cycle clock signal line 43 is inverted and output as a clock supply signal 134 to the bus control circuit 31 and data ilJm circuit 32.
次に、本発明の一実施例の動作について第１図を用いて
説明する。Next, the operation of one embodiment of the present invention will be explained using FIG.
ユニット１がバス４の使用権を獲得することによりユニ
ット２との間でデータの授受を行う場合、ユニット１の
バス制御回路１１はユニット２が類クロック周期モード
でのみ動作することを判断し、駆動回路有効信号１１１
をアクティブにするとともに、タイミングモード指定信
号１１２を論理“１″（類クロック周期モード）にする
。駆動回路１３はバス制御回路１１からの駆動回路有効
信＠１１１がアクティブになることにより、タイミング
モード指定信号１１２の論理“１″をタイミングモード
信号線４１に出力する。When unit 1 acquires the right to use the bus 4 and exchanges data with unit 2, the bus control circuit 11 of unit 1 determines that unit 2 operates only in similar clock cycle mode, Drive circuit enable signal 111
At the same time, the timing mode designation signal 112 is set to logic "1" (similar clock cycle mode). When the drive circuit valid signal @111 from the bus control circuit 11 becomes active, the drive circuit 13 outputs the logic "1" of the timing mode designation signal 112 to the timing mode signal line 41.
また、タイミングモード信号線４１からの信号が論理“
１”となるので、ゲート１４−４．１４−５を介して１
／２周期クロック信号線４３からの信号がクロック供給
信号１１３としてデータ制御回路１２に供給され、ゲー
ト１４−７． １４−８を介して１／４周期クロック信
号線４４からの信号がクロック供給信号１１４としてデ
ータ制御回路１２に供給される。Also, the signal from the timing mode signal line 41 is logic “
1", so 1 is passed through gate 14-4 and 14-5.
/2 period clock signal line 43 is supplied to data control circuit 12 as clock supply signal 113, and gates 14-7. A signal from the 1/4 period clock signal line 44 is supplied to the data control circuit 12 as a clock supply signal 114 via a line 14-8.
一方、ユニット２内のデータ制御回路２２には常に１／
２周期クロック信号線４３からの信号と１／４周期クロ
ック信号線４４からの信号とが供給されているので、ユ
ニット１とユニット２との間のデータの授受は類クロッ
ク周期モードで支障なく動作する。On the other hand, the data control circuit 22 in unit 2 always has 1/
Since the signal from the 2-cycle clock signal line 43 and the signal from the 1/4-cycle clock signal line 44 are supplied, data exchange between unit 1 and unit 2 operates without problems in the similar clock cycle mode. do.
ユニット２がバス４の使用権を獲得することによりユニ
ット１との間でデータの授受を行う場合、ユニット２の
バス制御回路２１は駆動回路有効信号１２１をアクティ
ブにする。駆動回路２３はバス制御回路２１からの駆動
回路有効信号１２１がアクティブになることにより、タ
イミングモード指定信号１２２の論理“１”（類クロッ
ク周期モード）をタイミングモード信号線４１に出力す
る。When the unit 2 acquires the right to use the bus 4 to exchange data with the unit 1, the bus control circuit 21 of the unit 2 activates the drive circuit enable signal 121. When the drive circuit enable signal 121 from the bus control circuit 21 becomes active, the drive circuit 23 outputs the logic "1" (similar clock cycle mode) of the timing mode designation signal 122 to the timing mode signal line 41.
ユニット２からタイミングモード指定信号１２２の論理
“１″が出力されることにより、タイミングモード信号
線４１の信号が論理″１′となるので、ユニット１では
ゲート１４−４．１４−５を介して１／２周期クロック
信号線４３からの信号がクロック供給信号１１３として
データ制御回路１２に供給され、ゲート１４−７．１４
−８を介して１／４周期クロック信号線４４からの信号
がクロック供給信号１１４としてデータ制御回路１２に
供給される。By outputting the logic "1" of the timing mode designation signal 122 from the unit 2, the signal on the timing mode signal line 41 becomes the logic "1'. A signal from the 1/2 period clock signal line 43 is supplied to the data control circuit 12 as a clock supply signal 113, and the signal from the gate 14-7.
A signal from the 1/4 period clock signal line 44 is supplied to the data control circuit 12 as a clock supply signal 114 via the clock signal line 44 via -8.
この結果、ユニット１のデータ制御回路１２は短周期ク
ロックで動作することとなり、ユニット２とユニット１
との間のデータの授受は類クロック周期モードで支障な
く動作する。As a result, the data control circuit 12 of unit 1 operates with a short cycle clock, and unit 2 and unit 1
Data exchange between the two operates without any problems in similar clock cycle mode.
ユニット１がバス４の使用権を獲得することによりユニ
ット３との間でデータ授受を行う場合、ユニット１のバ
ス制御回路１１はユニット３が長クロック周期モードで
のみ動作することを判断し、駆動回路有効信号１１１を
アクティブにするとともに、タイミングモード指定信号
１１２を論理゛０”（長クロック周期モード）にする。When unit 1 acquires the right to use bus 4 and exchanges data with unit 3, the bus control circuit 11 of unit 1 determines that unit 3 operates only in long clock cycle mode, and drives The circuit enable signal 111 is activated, and the timing mode designation signal 112 is set to logic "0" (long clock cycle mode).
駆動回路１３はバス制御回路１１からの駆動回路有効信
号１１１がアクティブになることにより、タイミングモ
ード指定信号１１２の論理゛０″をタイミングモード信
号線４１に出力する。When the drive circuit enable signal 111 from the bus control circuit 11 becomes active, the drive circuit 13 outputs the logic "0" of the timing mode designation signal 112 to the timing mode signal line 41.
また、タイミングモード信号線４１からの信号が論理“
０″となるので、ゲート１４−３．１４−５を介して基
本クロック信号線４２からの信号がクロック供給信号１
１３としてデータ制御回路１２に供給され、ゲート１４
−６．１４−８を介して１／２周期クロック信号線４３
からの信号がクロック供給信号１１４としてデータ制御
回路１２に供給される。Also, the signal from the timing mode signal line 41 is logic “
0'', the signal from the basic clock signal line 42 via the gate 14-3 and 14-5 becomes the clock supply signal 1.
13 to the data control circuit 12, and the gate 14
-6.1/2 period clock signal line 43 via 14-8
is supplied to the data control circuit 12 as a clock supply signal 114.
一方、ユニット３内のデータ制御回路３２には常に基本
クロック信号線４２からの信号と１７２周朔クロツク信
号１１４３からの信号とが供給されているので、ユニッ
ト１とユニット３との間のデ二夕の授受は長クロック周
期モードで支障なく動作する。On the other hand, since the data control circuit 32 in unit 3 is always supplied with the signal from the basic clock signal line 42 and the signal from the 172-frequency clock signal 1143, the digital Evening transmission and reception operates without problems in long clock cycle mode.
ユニット３がバス４の使用権を獲得することによりユニ
ット１との間でデータの授受を行う場合、ユニット３の
バス制御回路３１は駆動回路有効信＠１３１をアクティ
ブにする。駆動回路３３はバス制御回路３１からの駆動
回路有効信＠１３１がアクティブになることにより、タ
イミングモード指定信号１３２の論理“０”（艮り０ツ
ク周期モード）をタイミングモード信号線４１に出力す
る。When the unit 3 acquires the right to use the bus 4 and exchanges data with the unit 1, the bus control circuit 31 of the unit 3 activates the drive circuit valid signal @131. When the drive circuit valid signal @131 from the bus control circuit 31 becomes active, the drive circuit 33 outputs the logic "0" (zero cycle mode) of the timing mode designation signal 132 to the timing mode signal line 41. .
ユニット３からタイミングモード指定信号１３２の論理
“０”が出力されることにより、タイミングモード信号
線４１の信号が論理１１０ ｎとなるので、ユニット１
ではゲート１４−３．１４−５を介して基本クロック信
号線４２からの信号がクロック供給信号１１３としてデ
ータ制御回路１２に供給され、ゲート１４−６．１４−
８を介して１／２周期クロック信号線４３からの信号が
クロック供給信号１１４としてデータ制御回路１２に供
給される。By outputting the logic "0" of the timing mode designation signal 132 from the unit 3, the signal on the timing mode signal line 41 becomes the logic 110n.
Then, the signal from the basic clock signal line 42 is supplied as the clock supply signal 113 to the data control circuit 12 via the gate 14-3.14-5,
A signal from the 1/2 period clock signal line 43 is supplied to the data control circuit 12 as a clock supply signal 114 via the clock signal line 8 .
この結果、ユニット１のデータ制御回路１２は長周期ク
ロックで動作することとなり、ユニット３とユニット１
との間のデータの授受は艮り０ツク周期モードで支障な
く動作する。As a result, the data control circuit 12 of unit 1 operates with a long period clock, and unit 3 and unit 1
Exchange of data between the two operates without any problems in zero cycle mode.
ユニット２とユニット３との間では直接的にデータの授
受が行われることはない。Data is not directly exchanged between unit 2 and unit 3.
ユニット１のバス４１１１１１回路１１において行われ
、かつどのユニットとのデータ授受なのかの判断および
その判断に応じてなされるタイミングモード指定信号１
１２の切換動作は、データ授受を行う相手のユニットの
番号に対応づけて類クロック周期モードでの動作か、ま
たは長クロック周期モードでの動作かを記憶させておき
、必要なときに相手のユニットの番号を情報として受取
って、その番号によりどちらの動作なのかを判断し、判
断結果に応じた所定の信号を出力するような制御回路を
設けることによって可能である。Timing mode designation signal 1 performed in the bus 411111 circuit 11 of unit 1, and determining which unit data is to be exchanged with, and in accordance with the determination.
For the switching operation in step 12, the operation in the similar clock cycle mode or the long clock cycle mode is stored in association with the number of the partner unit to which data is to be exchanged, and the switching operation is performed when necessary. This is possible by providing a control circuit that receives the number as information, determines which operation is being performed based on the number, and outputs a predetermined signal in accordance with the determination result.
ユニット１と同様の構成を持つユニット複数台をバス４
に接続し、このユニット間でデータの授受を行うことは
当然可能である。ユニット２やユニット３についても夫
々同種類のユニット同士でデータの授受を行うことは可
能である。Connect multiple units with the same configuration as unit 1 to bus 4.
Of course, it is possible to connect to the unit and exchange data between these units. It is also possible for units 2 and 3 to exchange data between units of the same type.
また、ユニット１を介してユニット２とユニット３との
間で間接的にデータの授受を行うことは可能である。す
なわち、ユニット２とユニット１との間でデータの授受
を行ってから、ユニット１とユニット３との間でデータ
の授受を行い、ユ二ット２のデータをユニット１を介し
てユニット３に送ったり、その逆の動作を行って、ユニ
ット２とユニット３との間でユニット１を介して間接的
にデータの授受を行うことは可能である。Furthermore, it is possible to indirectly exchange data between unit 2 and unit 3 via unit 1. That is, data is exchanged between unit 2 and unit 1, then data is exchanged between unit 1 and unit 3, and data from unit 2 is transferred to unit 3 via unit 1. It is possible to indirectly exchange data between unit 2 and unit 3 via unit 1 by sending or receiving data or vice versa.
したがって、データ処理システムの既存ユニットとの互
換性を維持しつつ、より高性能のタイミング規定のユニ
ットをそのデータ処理システムに接続することができる
。Therefore, higher performance timing defined units can be connected to a data processing system while maintaining compatibility with existing units of the data processing system.
さらに、バス４に含んでいるタイミングモード信号１ｉ
１４１と、基本り０ツク信号１ｉ１４２と、１／２周期
クロック信号線４３と、１／４周期クロック信号線４４
とを夫々タイミングモード信号線と、基本クロック信号
線と、１／２周期を有する１／２周期クロック信号線と
、２倍周期を有する２倍周期クロック信号線とにするこ
とにより、平均して転送能力が低くてもよいユニットを
、インタフェース信号の駆動回路や１１１達する論理回
路を高速なものにしなくとも、バス４に接続することが
できる。したがって、インタフェース信号の駆動回路や
関連する論理回路を高速なものにしなくともよいため、
ユニットの消費電力が増加するのを防止することができ
る。Furthermore, the timing mode signal 1i included in the bus 4
141, basic zero clock signal 1i142, 1/2 cycle clock signal line 43, and 1/4 cycle clock signal line 44
By making these a timing mode signal line, a basic clock signal line, a 1/2 period clock signal line having a 1/2 period, and a double period clock signal line having a double period, the average A unit that may have a low transfer capacity can be connected to the bus 4 without requiring a high-speed interface signal drive circuit or a high-speed logic circuit to reach 111. Therefore, there is no need to make the interface signal drive circuit or related logic circuit high-speed.
It is possible to prevent the power consumption of the unit from increasing.
このように、基本クロック信号と、基本クロック信号と
は異なる周期のクロック信号とのうちどちらのクロック
信号でユニット１〜３が動作するのかを特定するタイミ
ングモード指定信号１１２，１２２．１３２を送出し、
このタイミングモード指定信号１１２、１２２．１３２
に応じて基本クロック信号と異なる周期のクロック信号
とを切換えてユニット１に供給するようにすることによ
つ、データ処理システムの既存ユニットとの互換性を維
持しつつ、より高性能のタイミング規定のユニット２を
そのデータ処理システムに接続することができる。また
、インタフェース信号の駆動回路や関連する論理回路を
高速なものとせずに、消費電力を増加させることなく、
平均して転送能力が低くてもよいユニットの接続を可能
とすることができる。In this way, timing mode designation signals 112, 122, and 132 are sent out to specify which clock signal the units 1 to 3 operate with, the basic clock signal or a clock signal with a cycle different from that of the basic clock signal. ,
This timing mode designation signal 112, 122.132
By switching between the basic clock signal and a clock signal with a different period and supplying it to unit 1 according to unit 2 can be connected to the data processing system. In addition, the interface signal drive circuit and related logic circuits do not need to be made high-speed, and power consumption does not increase.
It is possible to connect units whose transfer capacity may be low on average.
発明の詳細
な説明したように本発明によれば、第１のクロック信号
と、第１のクロック信号とは異なる周期の第２のクロッ
ク信号とのうちどちらのクロック信号でデータ処理ユニ
ットが動作するのかを特定するクロック特定信号を送出
し、このクロック特定信号に応じて第１のクロック信号
と第２のクロック信号とを切換えてデータ処理ユニット
に供給するようにすることによって、データ処理システ
ムの既存ユニットとの互換性を維持しつつ、より高性能
のタイミング規定のユニットをそのデータ処理システム
に接続することができるという効果がある。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, the data processing unit operates using either the first clock signal or the second clock signal having a period different from that of the first clock signal. By transmitting a clock specifying signal for specifying the clock signal and supplying the first clock signal and the second clock signal to the data processing unit according to the clock specifying signal, The advantage is that a unit with higher performance timing regulations can be connected to the data processing system while maintaining compatibility with the unit.
また、このように動作するようにすることによって、イ
ンタフェース信号の駆動回路やＰＡ連する論理回路を高
速なものとせずに、消費電力を増加させることなく、平
均して転送能力が低くてもよいユニットの接続を可能と
することかできるという効果がある。In addition, by operating in this way, the average transfer capacity can be lowered without increasing the power consumption without increasing the speed of the interface signal drive circuit or the logic circuit connected to the PA. This has the effect of making it possible to connect units.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例のバスのタイミング規定を示す図である。
主要部分の符号の説明
１．２．３・・・・・・ユニット
１１．２１．３１・・・・・・バス制御回路１２．２２
．３２・・・・・・データ制御回路１４−１〜１４−１
０゜
２４−１〜２４−５゜FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional bus timing regulation. Explanation of symbols of main parts 1.2.3...Unit 11.21.31...Bus control circuit 12.22
．． 32...Data control circuit 14-1 to 14-1
0゜24-1～24-5゜
Claims (1)
される複数のデータ処理ユニットを有するデータ処理シ
ステムであつて、前記第１のクロック信号とは異なる周
期の第２のクロック信号と前記第１のクロック信号との
うちどちらのクロック信号で前記データ処理ユニットが
動作するのかを特定するクロック特定信号を送出するク
ロック特定手段と、前記クロック特定信号に応じて前記
第１のクロック信号と前記第２のクロック信号とを切換
えて前記データ処理ユニットに供給するクロック切換手
段とを含むことを特徴とするデータ処理システム。A data processing system having a plurality of data processing units in which acquisition of bus usage rights is controlled by a first clock signal, wherein a second clock signal having a cycle different from that of the first clock signal and a second clock signal having a cycle different from that of the first clock signal; clock specifying means for transmitting a clock specifying signal for specifying which of the clock signals is used to operate the data processing unit, the first clock signal and the second clock signal according to the clock specifying signal; 2. A data processing system comprising: clock switching means for switching between a clock signal and a clock signal and supplying the clock signal to the data processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110324A JPS63273958A (en) | 1987-05-06 | 1987-05-06 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110324A JPS63273958A (en) | 1987-05-06 | 1987-05-06 | Data processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63273958A true JPS63273958A (en) | 1988-11-11 |
Family
ID=14532838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110324A Pending JPS63273958A (en) | 1987-05-06 | 1987-05-06 | Data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63273958A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102444U (en) * | 1984-12-12 | 1986-06-30 | ||
| JPS6263050A (en) * | 1985-09-11 | 1987-03-19 | Omron Tateisi Electronics Co | Tool data controller |
-
1987
- 1987-05-06 JP JP62110324A patent/JPS63273958A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102444U (en) * | 1984-12-12 | 1986-06-30 | ||
| JPS6263050A (en) * | 1985-09-11 | 1987-03-19 | Omron Tateisi Electronics Co | Tool data controller |
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