JPS581811B2 - Direct memory access control method - Google Patents

Description

【発明の詳細な説明】 本発明は、ダイレクト・メモリ．アクセス制御方式、特
に共通バス上に複数の入出力制御装置と例えばマイクロ
プロセッサよりなる中央処理装置とが接続される如きデ
ータ処理システムにおいて、上記各人出力制御装置の間
にいもずる式にダイレクト．メモリ．アクセス要求信号
転送ラインをもうけてダイレクト．メモリ・アクセス制
御装置が上記ダイレクト．メモリ．アクセス要求を管理
すると共に、該ダイレクト・メモリ・アクセス制御装置
が許可したＩＣＰＵサイクル期間中の予め定めた期間に
同期して発せられるダイレクト・メモリ・アクセス許可
信号により、複数の入出力制御装置の１つがダイレクト
．メモリ・アクセス要求に対応したデータ転送を行うよ
うにしたダイレクト・メモリ・アクセス制御方式に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides direct memory. Access control systems, particularly in data processing systems in which a plurality of input/output control devices and a central processing unit consisting of a microprocessor, for example, are connected on a common bus, are used to control access control directly between the individual output control devices. memory. Direct by creating an access request signal transfer line. The memory access control device is the direct one mentioned above. memory. In addition to managing access requests, one of the plurality of input/output control devices is controlled by a direct memory access permission signal that is issued in synchronization with a predetermined period during the ICPU cycle period that the direct memory access control device has permitted. That is direct. The present invention relates to a direct memory access control method that performs data transfer in response to memory access requests.

従来から例えばマイクロプロセツザを用いるデータ処理
システムにおいては、共通バス上に複数の人出力制御装
置と上記マイクロプロセッサとが接続される。Conventionally, in a data processing system using a microprocessor, for example, a plurality of human output control devices and the microprocessor are connected on a common bus.

そして上記入出力制御装置の１つがダイレクト．メモリ
・アクセス（以下ＤＭＡと略す）によって主記憶装置と
の間でデータ転送を行う場合、ＤＭＡ制御装置が上記入
出力制御装置により発せられるＤＭＡ要求信号を管理し
ＤＭＡ要求信号にもとすくデータ転送を許可するように
される。One of the above input/output control devices is direct. When data is transferred between the main storage device and the main storage device by memory access (hereinafter abbreviated as DMA), the DMA control device manages the DMA request signal issued by the input/output control device and quickly transfers the data based on the DMA request signal. be allowed.

しかし該ＤＭＡ制御に当っては、ＤＭＡ要求に対応する
データ転送（以下ＤＭＡデータ転送という）を必要とす
る入出力制御装置に対処してＤＭＡデータ転送を行い得
るようにすればよく、ＤＭＡデータ転送を必要とする複
数の入出力制御装置と上記ＤＭＡ制御装置との間に放射
状に即ちたこ足式にＤＭＡ要求信号転送ラインをもうけ
るようにされていた。However, for the DMA control, it is only necessary to perform DMA data transfer in response to an input/output control device that requires data transfer corresponding to a DMA request (hereinafter referred to as DMA data transfer). DMA request signal transfer lines are provided in a radial pattern, that is, in a kite-like pattern, between a plurality of input/output control devices requiring the above-mentioned DMA control device and the DMA control device.

しかし、データ処理システム全体の設計に当って、ユー
ザからの要求に応じた個々のシステムに１つ１つ対処す
る設計でなく、予め各タイプのシステムに対処できるよ
うシステムをモジュール化して設計することが望まれる
ようになった。However, when designing the entire data processing system, instead of designing a system that deals with each system one by one according to user requests, it is necessary to modularize the system and design it in advance so that it can deal with each type of system. has become desired.

このため、システム中にもうけられるすべての入出力装
置がＤＭＡデータ転送を行い得々 ことが必要となり、従来のたこ足式 信号転送ラインをもうける方式の場 上多くの困難を伴なう。For this reason, all the input/output devices provided in the system must perform DMA data transfer, which brings about many difficulties in the conventional method of providing a signal transfer line using a telegraph signal transfer line.

また従来の転送制御の場合、ＤＭＡ要求が発ゼ 実にＤＭＡデータ転送を行うまでＣ 信が行われる必要があり、共通バス 用するという面からも難点があった 本発明は、上記の点を解決するこ ており、最近主記憶装置のアクセヌ かくなりＩＣＰＵサイクル期間に時 ずるようになりつつある点に注目し サイクル期間内にＤＭＡデータ転ジ ＤＭＡデータ転送期間をつくり、該 テム・クロックに同期して直ちにＤＭ を行い得るようにすることを目的と してそのため、本発明のダイレクト クセス制御方式は共通バス上に接糾 入出力制御装置と主記憶装置と中挾 そなえ、上記複数の各入出力制御混 処理装置とが夫々上記共通バスを謔 転送を行うデータ処理システムにお クト・タモリ・アクセス制御回路右 イレクト．メモリ．アクセス制御を の入出力制御装置との間に、いもず クト．メモリ．アクセス要求信号転 続すると共に、分岐接続式にダイレ ．アクセス許可信号ラインを接続し クト・メモリ．アクセス制御回路は ト・メモリ・アクセス要求信号転炉 で転送されてきたダイレクト．メ｛ 要求信号を検出するとＩＣＰＵサイ 予め定めた所の中央処理装置の処理 期間に同期してダイレクト．メモリ 可信号を上記ダイレクト・メモリ・ 信号ラインに発するよう構成されて 入出力制御装置は、自己よりも上済 入出力制御装置が上記ダイレクト・ セス要求信号を発してなくかつ自己 クト・メモリ・アクセス要求信号ｋ とを条件に、上記ダイレクト・メ｛ 許可信号を受取るダイレクト．メモ 処理ユニットを有し、該ダイレクト クセス許可信号の存在期間中に上記 有してダイレクト．メモリ．アクセス要求に対応したデ
ータ転送を行うようにしたことを特徴としている。In addition, in the case of conventional transfer control, it is necessary to perform C communication until the DMA data transfer is actually performed when a DMA request is issued, which is also difficult in terms of using a common bus.The present invention solves the above problems. In order to do this, we have noticed that the access of the main memory has recently become more frequent and the clock is starting to lag during the IC CPU cycle period, so we created a DMA data transfer period within the cycle period and synchronized it with the system clock. For this purpose, the direct access control method of the present invention provides a connection input/output control device, a main storage device, and an intermediate device on a common bus, so that each of the above-mentioned plurality of input/output controls can be mixed. The access control circuit is connected to the data processing system in which the processing units transfer data using the common bus. memory. There is no space between the access control and the input/output control device. memory. In addition to transferring the access request signal, it is also diverted in a branch connection type. Connect the access permission signal line to the memory. The access control circuit uses direct memory access request signals transferred by the converter. When a request signal is detected, the ICPU directly executes the command in synchronization with a predetermined processing period of the central processing unit. The input/output control device configured to issue a memory enable signal to the direct memory signal line is configured such that no other input/output control device that is superior to the input/output control device has issued the direct access request signal and the input/output control device is configured to issue the direct memory access request signal to the direct memory signal line. Subject to the request signal k, the above-mentioned direct mail { direct. a memo processing unit, and during the existence of the direct access permission signal, the direct. memory. The feature is that data transfer is performed in response to access requests.

以下図面を参照しつつ説明する。第１図は従来の方式の
問題点を説明する説明図第２図は主記憶装置をアクセス
する態様を説明する説而図、第３図は本発明の一実施例
構成、第４図は各人出力制御装置にもうけられるＤＭＡ
処理ユニットの−実施例構成、第５図は第４図図示のＤ
ＭＡ処理ユニットの動作を説明するタイム・チャートを
示す。This will be explained below with reference to the drawings. FIG. 1 is an explanatory diagram explaining the problems of the conventional method. FIG. 2 is an explanatory diagram explaining the mode of accessing the main memory. FIG. 3 is the configuration of an embodiment of the present invention. DMA for human output control equipment
Embodiment configuration of the processing unit, FIG. 5 is D shown in FIG.
A time chart illustrating the operation of the MA processing unit is shown.

第１図において、１ぱマイクロブロセツザ、２−１ない
し２−ｎは夫々入出力制御装置、３は共通バス、４はＤ
ＭＡ制御回路、５ぱＤＭＡ要求信号転送ライン、６はＤ
ＭＡ許可信号ラインを表わしていろ。In FIG. 1, 1 is a microprocessor, 2-1 to 2-n are input/output control devices, 3 is a common bus, and 4 is a D
MA control circuit, 5 DMA request signal transfer line, 6 D
Indicate the MA permission signal line.

従来例えばマイクロプロセツザを用いたデータ処理シス
テムの場合、共通バス３上にマイクロプロセッサ１や複
数の入出力制御装置２−１ないし２−ｎが接続され、該
共通バス３を１つの装置が占有しつつデータ転送を行う
ようにされている。Conventionally, for example, in the case of a data processing system using a microprocessor, the microprocessor 1 and a plurality of input/output control devices 2-1 to 2-n are connected to a common bus 3, and one device uses the common bus 3. Data transfer is performed while occupying the space.

そして１つの入出力制御装置例えば２−１がＤＭＡによ
り主記憶装置（入出力制御装置２−ｎ）との間でデータ
転送を行う場合、マイクロプロセツザ１によるデータ転
送の間をぬってサイクル．スチールによりＤＭＡ７一夕
転送を行っている。When one input/output control device, for example 2-1, transfers data between it and the main memory (input/output control device 2-n) using DMA, a cycle is inserted between data transfers by the microprocessor 1. ．． DMA7 overnight transfer is performed by steal.

即ち、入出力制御装置２−１がライン５を介しでＤＭＡ
要求信号をＤＭＡ制御回路４に送出し、ＤＭＡ制御回路
４は該ＤＭＡ安求信号を受付けマイクロブロセツザ１に
割込みをかけるようにしている。That is, the input/output control device 2-1 uses the DMA via line 5.
The request signal is sent to the DMA control circuit 4, and the DMA control circuit 4 receives the DMA request signal and interrupts the microprocessor 1.

そしてＤＭＡ制御回路４はライン６を介してＤＭＡ許可
信号を入出力制御装＃２−１に送出し、以下必要な交信
を行ってＤＭＡデータ転送を行うようにしている。Then, the DMA control circuit 4 sends a DMA permission signal to the input/output control device #2-1 via the line 6, and thereafter performs necessary communications to perform DMA data transfer.

また従来のデータ処理システムの場合、所定のシスデム
中に存在するすべての入出力制御装置がＤＭＡデータ転
送を行うものではなく、システム内の幾つかの入出力制
御装置のみがＤＭＡデータ転送を行う。Further, in the case of a conventional data processing system, not all input/output control devices in a given system perform DMA data transfer, but only some input/output control devices in the system perform DMA data transfer.

即ちＤＭＡデータ転送を行う入出力制御装置に対応して
上記ライン５，６を布線していた。That is, the lines 5 and 6 are wired in correspondence with the input/output control device that performs DMA data transfer.

しかし、本願明細書冒頭に述べた如く、ユーザによって
指定される個々のシステムに対処する設計でなく、各種
のシステムに容易に対処できるように、システムをモジ
ュール化する設計が採用されることになり、第１図図示
の如＜ＤＭＡ要求信号転送ライン５をすべての入出力制
御装置に対してたこ足式に接続することは、布線上多く
の難点が生ずる。However, as stated at the beginning of this specification, instead of a design that deals with individual systems specified by the user, a design that modularizes the system so that it can easily deal with various systems will be adopted. As shown in FIG. 1, connecting the DMA request signal transfer line 5 to all input/output control devices in a single-handed manner causes many difficulties in wiring.

また現実にＤＭＡデ一夕転送を行うにはランタ弘に発生
するＤＭＡ要求を整理してシステム・クロックに同期せ
しめて行うことが必要であり、上記ＤＭＡデータ転送が
行われるまでの間に多くの交信手順が必要であり、共通
バス３の有効利用の而からも問題点を含んでいる。In addition, in order to actually transfer DMA data overnight, it is necessary to organize the DMA requests that occur in Ranta Hiro and synchronize them with the system clock, and many A communication procedure is required, and there are also problems in terms of effective use of the common bus 3.

一方、最近主記憶装置のアクセス・タイムが短縮され、
既存のＩＣＰＵザイクル全体を利用して主記憶装置をア
クセスする必要がなくなり、いわばＩＣＰＵザイクル内
に時間的余裕が生ずるようになってきている。On the other hand, recently the access time of main memory has been shortened,
It is no longer necessary to use the entire existing ICPU cycle to access the main memory, and so to speak, a time margin is created within the ICPU cycle.

即ち、第２図はこの点を説明しており、略ＩＣＰＵサイ
クル期間の半分程度経過した時点で共通バス３上にアド
レス情報を発しても当該ＩＣＰＵザイクル期間の終りに
おいて主記憶装置からリード・データが読出され、ある
いは当該ＩＣＰＵザイクル期間の直前にライト．データ
を与えても主記憶装置に書込むことが可能になっている
。That is, FIG. 2 explains this point, and even if address information is issued on the common bus 3 after approximately half of the ICPU cycle period has elapsed, the read data will not be read from the main memory at the end of the ICPU cycle period. is read or written immediately before the corresponding ICPU cycle period. Even if data is given, it can be written to the main memory.

本発明は、上記の点を考慮して、ＤＭＡ要求信号転送ラ
インをいわゆるいもする式に接続して各入出力制御装置
に対する上記ラインの布線を容易にすると共に、第２図
図示の如きＩＣＰＵザイクルの前半期間を積極的に利用
すべ＜ＤＭＡデータ転送期間により、多くの交信を省略
しで上記期間内にシスデム・クロツクに同期して直ちに
ＤＭＡデータ転送を行い得るようにしている。In consideration of the above points, the present invention connects the DMA request signal transfer line in a so-called "Imosu" style to facilitate the wiring of the above line to each input/output control device, and also connects the DMA request signal transfer line to the ICPU as shown in FIG. The first half of the cycle should be actively utilized.The DMA data transfer period allows DMA data transfer to be performed immediately in synchronization with the system clock within the above period without omitting many communications.

第３図は本発明の−実施例構成を示している。FIG. 3 shows an embodiment of the present invention.

図中の符号、１．２−１ないし２−ｎ，３，４，５，６
は第１図に対応し、７はシステム．クロツク発生源を表
わす。Codes in the figure: 1.2-1 to 2-n, 3, 4, 5, 6
corresponds to Figure 1, and 7 is the system. Represents the clock source.

また８−ｉないし８−ｎは大夫ＤＭＡ処理ユニットを表
わす。Further, 8-i to 8-n represent the main DMA processing units.

本発明の場合、七述の如く各入出力制御装置２−１ない
し２−ｎおよびＤＭＡ制御回路４の間に、いもする式の
ＤＭＡ要求信号転送ライン５をもうけるようにする。In the case of the present invention, a similar type of DMA request signal transfer line 5 is provided between each of the input/output control devices 2-1 to 2-n and the DMA control circuit 4 as described above.

各入出力制御装置２は夫々ＤＭＡ処理二ニット８をそな
え、各入出力制御装置２−１ないし２−ｎによるＤＭＡ
要求の優先順位は図示の場合、ＤＭＡ制御回路４からラ
イン５をたどって遠い側に位置する入出力制御装置ほど
高くとられている。Each input/output control device 2 has a DMA processing unit 8, and each input/output control device 2-1 to 2-n has a DMA processing unit 8.
In the case shown in the figure, the input/output control device located farther away from the DMA control circuit 4 along line 5 is given higher priority.

即ち、１つの入出力制御装置例えば２−（ｎ−１）は図
示右側の装置からのＤＭＡ要求信号があればそのままＤ
ＭＡ制御回路４側に渡し、該図示右側の装置からのＤＭ
Ａ要求信号がないことを条件に自己がＤＭＡ要求信号を
ライン５上に送出する。That is, if one input/output control device, for example 2-(n-1), receives a DMA request signal from the device on the right side of the figure, it will be directly connected to D.
The DM from the device on the right side of the figure is passed to the MA control circuit 4 side.
It sends out a DMA request signal on line 5 on the condition that there is no A request signal.

ＤＭＡ制御回路はＤＭＡ要求信号を検出すると（信号＊
ＤＡＲが論理「０」）後述する如＜ＤＭＡデータ転送期
間に同期してライン６上にＤＭＡ許可信号（信号＊ＤＡ
Ａが論理［０−」）を発する。When the DMA control circuit detects the DMA request signal (signal *
DAR is logic "0") As will be described later, a DMA enable signal (signal *DA
A emits logic [0-'').

今入出力装置２−（ｎ−１）がＤＭＡ要求信号を送出し
ているとすると、該装置２−（ｎ−１）は上記ＤＭＡ許
可信号を検出して直ちにＤＭＡデータ転送を開始しＤＭ
Ａ許可信号の存在期間内だけＤＭＡデータ転送を行う。Assuming that the input/output device 2-(n-1) is now sending out a DMA request signal, the device 2-(n-1) detects the above-mentioned DMA permission signal and immediately starts DMA data transfer.
DMA data transfer is performed only during the existence period of the A permission signal.

第４図は上記動作を行うべく各入出力制御装置２内にも
うけられるＤＭＡ処理ユニットを示し、第５図はそのタ
イム，チャートを示している。FIG. 4 shows a DMA processing unit provided in each input/output control device 2 to perform the above operation, and FIG. 5 shows its time chart.

第４図においで、符号２，８は第３図に対応し、ＤＭＡ
は当該入出力制御装置内におけるＤＭＡ要求信号、φ１
ぱシステムクロツク信号、ＧＲＡＮＴはＤＭＡデータ転
送可（即ち開始指示）信号、＊ＢＣＯは下流側ライン５
上に送出されたＤＭＡ；要求信号であって該信号＊ＢＣ
Ｏが論理「０」のときＤＭＡ要求信号がライン５上に存
在することを表わすもの、＊ＢＥはバス．エネーブル信
号であって該信号＊ＢＥが論理「０」のとき共通バス３
が占有されるを表わすもの、＊ＢＣＩは上流側ライン５
に存在するＤＭＡ要求信号であって該信号ＢＣＩが論理
「０」のときＤＭＡ要求信号が存在することを表わすも
の、＊ＤＡＡはライン６−１−に送出されたＤＭＡ許可
信号であって該信号＊ＤＡＡが論理「Ｏ」のときライン
６上にＤＭＡ許可信号が存在することを表わすもの、９
はＤＭＡ待機用フリツプ．フロツプ、１０はマッチング
抵抗、１１ないし１３は夫々ナンド回路、１４はノア回
路、１５，１６は夫々ノット回路を表わしている。In FIG. 4, numerals 2 and 8 correspond to those in FIG.
is the DMA request signal within the input/output control device, φ1
GRANT is the DMA data transfer enable (i.e. start instruction) signal, *BCO is the downstream line 5
DMA sent on; request signal and the signal *BC
*BE indicates that the DMA request signal is present on line 5 when O is a logic '0'; When the enable signal *BE is logic "0", the common bus 3
is occupied, *BCI is upstream line 5
*DAA is a DMA grant signal sent on line 6-1-, indicating that a DMA request signal is present when the signal BCI is a logic "0"; *Indicating the presence of a DMA grant signal on line 6 when DAA is a logic 'O', 9
is a DMA standby flip. 10 is a matching resistor, 11 to 13 are NAND circuits, 14 is a NOR circuit, and 15 and 16 are NOT circuits.

すべての人出力制御装置からＤＭＡ要求が存在していな
いとき、第４図図示の信号ＤＭＡ、信号ＧＲＡＮＴは共
に論理「０」にあり、信号＊ＢＣＯ．＊ＢＥ、＊ＢＣＩ
、＊ＤＡＡは共に論理「１」にある。When there is no DMA request from any human output controller, the signals DMA and GRANT shown in FIG. 4 are both at logic "0", and the signal *BCO. *BE, *BCI
, *DAA are both at logic "1".

そして第５図図示の如＜ＩＣＰＵサイクル・はＤＭＡデ
ータ転送期間（ＤＭＡ）とマイクロプロセッサ１による
中央処理装置データ転送期間（ＣＰＵ）とに区分されて
いるものとする（なお詳細には後述する）。As shown in FIG. 5, it is assumed that the ICPU cycle is divided into a DMA data transfer period (DMA) and a central processing unit data transfer period (CPU) by the microprocessor 1 (details will be described later). .

第４図および第５図を参照しつつ動作を説明する。The operation will be explained with reference to FIGS. 4 and 5.

入出力制御装置＃ｌ，＃２，＃３のうち最も優先順位の
低い入出力制御装置＃３が第５図図示の如く最初に図示
ａの如＜ＤＭＡ要求を生じたとする。Assume that among the input/output control devices #1, #2, and #3, the input/output control device #3, which has the lowest priority, first issues a DMA request as shown in FIG. 5, as shown in FIG.

（１）この状態では、ＤＭＡ処理ユニット８−３は論理
「１」の信号ＤＭＡを受ける。(1) In this state, the DMA processing unit 8-3 receives the signal DMA of logic "1".

このとき信号＊ＢＣＩが論理「１」であることがらナン
ド回路１２を介して信号＊ＢＣＯが論理「０」とされる
。Since the signal *BCI is at logic "1" at this time, the signal *BCO is set to logic "0" via the NAND circuit 12.

即ち該論理「Ｏ」とされた信号＊ＢＣＯはライン５を介
してＤＭＡ制御回路４に伝送される。That is, the signal *BCO set to logic "O" is transmitted to the DMA control circuit 4 via the line 5.

（２）一方、信号＊ＢＣＩが論理「１」であることによ
りナンド回路１１が論理「０」を出力し、クロツクφ１
の立上りによりシステム．クロツクφ１に同期してフリ
ツブ．フロツブ９に論理「Ｏ」がセットされ、信号Ｑが
論理「０」となる。(2) On the other hand, since the signal *BCI is logic "1", the NAND circuit 11 outputs logic "0", and the clock φ1
system due to the rise of . Flip in synchronization with clock φ1. A logic "O" is set in the float 9, and the signal Q becomes a logic "0".

（３）一方ＤＭＡ制御回路４は上記動作（１）により信
号＊ＢＣＯが論理「０」即ち第３図図示の信号＊ＤＡＲ
が論理「０」となったことを検出し、ＤＭＡ転送期間（
ＤＭＡ）に同期して論理「Ｏ」の信号＊ＤＡＡをライン
６上に送出する。(3) On the other hand, the DMA control circuit 4 changes the signal *BCO to logic "0" due to the above operation (1), that is, the signal *DAR shown in FIG.
It is detected that the value becomes logic “0”, and the DMA transfer period (
A signal *DAA of logic "O" is sent out on line 6 in synchronization with DMA).

（４）これによって第４図図示のノア回路１４が論理「
１」の出力を発する。(4) This causes the NOR circuit 14 shown in FIG.
1" output.

即ち信号ＧＲＡＮＴを論理「１」とし信号＊ＢＥを論理
「０」とする。That is, the signal GRANT is set to logic "1" and the signal *BE is set to logic "0".

これによって入出力制御装置８−３は而ちに図示しない
回路部を介して共通バス３を占有してＤＭＡデータ転送
を行う。As a result, the input/output control device 8-3 then occupies the common bus 3 via a circuit section (not shown) and performs DMA data transfer.

次に第５図図示ｂの如く人出力制御装置＃２がＤＭＡ要
求を生じたとする。Next, suppose that the human output control device #2 issues a DMA request as shown in FIG. 5 b.

（５）この状態でＤＭＡ処理ユニット８−２においては
信号＊ＢＣＩが論理「１」にある。(5) In this state, the signal *BCI is at logic "1" in the DMA processing unit 8-2.

このことから入出力制御装置２−２によるＤＭＡデータ
転送は上記動作（１）ないし（４）と全く同様に行われ
る。Therefore, the DMA data transfer by the input/output control device 2-2 is performed in exactly the same manner as the operations (1) to (4) above.

（６）なおこのとき、ＤＭＡ処理ユニット８−２が信号
＊ＢＣＯを論理「０」とすると、下流側にあるＤＭＡ処
理ユニット８−３において信号＊ＢＣＩが論理「０」と
なり、ナンド回路１２を介して信号＊ＢＣＯを論理「０
」とする（又は既に論理「０」にあれば論理「０」に保
つ）。(6) At this time, when the DMA processing unit 8-2 sets the signal *BCO to logic "0", the signal *BCI becomes logic "0" in the DMA processing unit 8-3 on the downstream side, and the NAND circuit 12 The signal *BCO is set to logic “0” via
” (or if it is already at logic “0”, keep it at logic “0”).

即ち、上流側の入出力制御装置が発したＤＭＡ要求を下
流側に転送する。That is, the DMA request issued by the input/output control device on the upstream side is transferred to the downstream side.

次に第５図図示Ｃの如く入出力制御装置＃１がＤＭＡ要
求を生じたとする。Next, assume that the input/output control device #1 issues a DMA request as shown in FIG. 5C.

（７）この状態での動作は上記動作（５）， （６）と
全く同じである。(7) The operation in this state is exactly the same as the above operations (5) and (6).

このとき殆んど同時に第５図図示ｄの如く人出力制御装
置＃２もＤＭＡ要求を生じたとする。At this time, it is assumed that at almost the same time, the human output control device #2 also issues a DMA request, as shown in FIG. 5, d.

（８）この場合、ＤＭＡ処理ユニット８−２においてク
ロツクφ１に同期してフリップ・フロップ９がセットさ
れるが、既に信号＊ＢＣＩが論理「０」であるためにナ
ンド回路１１が論理「１」を出力し、フリツプ・フロツ
ブ９に対して論理「１」がセットされる。(8) In this case, the flip-flop 9 is set in synchronization with the clock φ1 in the DMA processing unit 8-2, but since the signal *BCI is already at logic "0", the NAND circuit 11 is set at logic "1". is output, and logic "1" is set for flip-flop 9.

このため、上述の如くＤＭＡ制御回路４が信号＊ＤＡＡ
を論理「０」としても、ノア回路１４は論理「０」を発
しつづけ、人出力制御装置８−２において信号ＧＲＡＮ
Ｔが論理「１」となることがない。Therefore, as described above, the DMA control circuit 4 outputs the signal *DAA.
Even if the logic ``0'' is set, the NOR circuit 14 continues to output the logic ``0'', and the signal GRAN is output in the human output control device 8-2.
T never becomes logic "1".

（９）入出力制御装置８−２は信号ＤＭＡを論理「１」
に保持しつづけており、入出力制御装置８−１によるＤ
ＭＡデータ転送が終了し、該入出力制御装置２−１にお
けるＤＭＡ処理ユニット８−１が信号＊ＢＣＯを論理「
１」にすると、クロツクφ１の次の立上りで、人出力制
御装置２−２におけるＤＭＡ処理ユニット８−２におい
てフリツブ．フロツプ９に論理「０」がセットされる。(9) The input/output control device 8-2 sets the signal DMA to logic “1”
D is maintained by the input/output control device 8-1.
When the MA data transfer is completed, the DMA processing unit 8-1 in the input/output control device 2-1 sets the signal *BCO to logic "
1'', at the next rising edge of the clock φ1, the DMA processing unit 8-2 in the human output control device 2-2 generates a flip. Flop 9 is set to logic "0".

即ち入出力制御装置２−２によるＤＭＡ転送が行われる
。That is, DMA transfer is performed by the input/output control device 2-2.

以下第５図図示ｅ，ｆによるＤＭＡ要求も上記と全く同
じであり、言うまでもなく入出力制御装置２−１による
ＤＭＡデータ転送が行われる。The DMA requests shown in e and f of FIG. 5 below are exactly the same as above, and needless to say, DMA data transfer is performed by the input/output control device 2-1.

土記説明において、ＩＣＰＵサイクル期間内がＤＭＡデ
ータ転送期間と中央処理装置データ転送期間とに区分さ
れているものとした。In the explanation, it is assumed that the ICPU cycle period is divided into a DMA data transfer period and a central processing unit data transfer period.

即ち、第２図を参照して説明した如く、主記憶装置のア
クセス・タイムが短縮されてＩＣＰＵザイクルの略半分
で足りることになり、該ＩＣＰＵザイクルの前半期間を
上記ＤＭＡデータ転送期間に割当てるとした。That is, as explained with reference to FIG. 2, the main memory access time is shortened and approximately half of the ICPU cycle is sufficient, and if the first half of the ICPU cycle is allocated to the DMA data transfer period. did.

しかし、主記憶装置の種類によっては必らずしも該主記
憶装置に対するアクセス．タイ人が上記ＩＣＰＵサイク
ルの後半分期間のみでは不足することがある。However, depending on the type of main memory, access to the main memory may not always be possible. Thai may be insufficient for only the second half of the above ICPU cycle.

このような場合、上記ＤＭＡデータ転送と中央処理装置
によるデータ転送とがＩＣＰＵザイクル内に入るように
、実質上ＩＣＰＵサイクルを延長する処理を行うように
されろ。In such a case, processing should be performed to substantially extend the ICPU cycle so that the DMA data transfer and the data transfer by the central processing unit are included in the ICPU cycle.

以上説明した如く、本発明によれば、すべての入出力制
御装置に対してＤＭＡ要求信号転送ライン５を布線して
も、ライン５が実質上１本で足り、布線上の困難はない
。As described above, according to the present invention, even if the DMA request signal transfer line 5 is wired to all the input/output control devices, only one line 5 is required, and there is no difficulty in wiring.

またＩＣＰＵザイクル期間内に区分されたＤＭＡデータ
転送期間をとり、該期間に同期してＤＭＡ許可信号を発
すると共にシステム．クロックに同期して直ちにＤＭＡ
データ転送を行うので、共通バスの有効利用率が大とな
る。It also takes a DMA data transfer period divided within the ICPU cycle period, and issues a DMA permission signal in synchronization with the period. DMA immediately in synchronization with the clock
Since data is transferred, the effective utilization rate of the common bus is high.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の方式の問題点を説明する説明図、第２図
は主記憶装置をアクセスする態様を説明する説明図、第
３図は本発明の一実施例構成、第４図は各入出力制御装
置にもうけられるＤＭＡ処理ユニットの一実施例構成、
第５図は第４図図示のＤＭＡ処理ユニットの動作を説明
するタイム・チャートを示す。 図中、１はマイクロプロセッサ、２−１ないし２−ｎは
夫々入出力制御装置、３は共通バス、４はＤＭＡ制御回
路、５はＤＭＡ要求信号転送ライン、６はＤＭＡ許可信
号ライン、７はクロツク発生源、８−１ないし８−ｎは
夫々ＤＭＡ処理ユニットを表わす。FIG. 1 is an explanatory diagram for explaining the problems of the conventional method, FIG. 2 is an explanatory diagram for explaining the mode of accessing the main memory, FIG. 3 is a configuration of an embodiment of the present invention, and FIG. An example configuration of a DMA processing unit provided in an input/output control device,
FIG. 5 shows a time chart explaining the operation of the DMA processing unit shown in FIG. In the figure, 1 is a microprocessor, 2-1 to 2-n are input/output control devices, 3 is a common bus, 4 is a DMA control circuit, 5 is a DMA request signal transfer line, 6 is a DMA permission signal line, and 7 is a DMA permission signal line. Clock generation sources 8-1 through 8-n each represent a DMA processing unit.

Claims (1)

【特許請求の範囲】 １ 共通バス上に接続された複数の入出力制御装置と主
記憶装置と中央処理装置とをそなえ、上記複数の各入出
力制御装置と上記中央処理装置とが夫々上記共通バスを
占有してデータ転送を行うデータ処理システムにおいて
、ダイレクト．メモリ．アクセス制御回路をもうけて該
ダイレクト・メモリ．アクセス制御回路と上記複数の入
出力制御装置との間に、いもする式にダイレクト・メモ
リ．アクセス要求信号転送ラインを接続すると共に、分
岐接続式にダイレクト・メモリ・アクセス許可信号ライ
ンを接続し、上記ダイレクト・メモリ・アクセス制御回
路は上記ダイレクト・メモリ・アクセス要求信号転送ラ
インを介して転送されてきたダイレクト．メモリ．アク
セス要求信号を検出するとＩＣＰＵサイクル期間中の予
め定めた所の中央処理装置の処理に影響しない期間に同
期してダイレクト・メモリ・アクセス許可信号を上記ダ
ィレクト．メモリ．アクセス許可信号ラインに発するよ
う構成されてなり、上記各入出力制御装置は、自己より
も上流側にある他の入出力制御装置が上記ダイレクト．
メモリ．アクセス要求信号を発してなくかつ自己が上記
ダイレクト・メモリ．アクセス要求信号を発しているこ
とを条件に、上記ダイレクト，メモリ・アクセス許可信
号を受取るダイレクト，メモリ．アクセス処理ユニット
を有し、該ダイレクト・メモリ・アクセス許可信号の存
在期間中に上記共通バスを占有してダイレクト・メモリ
．アクセス要求に対応したデータ転送を行うようにした
ことを特徴とするダイレクト・メモリ・アクセス制御方
式。 ２ 上記各入出力制御装置は、上記ダイレクト・メモリ
．アクセス許可信号を受取ると該許可信号をもって自己
のために上記共通バスが占有されたと判断するよう構成
されることを特徴とする特許請求の範囲第１項記載のダ
イレクト・メモリ・アクセス制御方式。 ３ 上記各入出力制御装置は、上記ダイレクト・メモリ
・アクセス要求信号転送ラインを介して他入出力制御装
置からダイレクト．メモリ．アクセス要求信号が転送さ
れてきていないことを条件にシステム．クロツクに同期
してダイレクト．メモリ・アクセス待機用フリツプ・フ
ロツプにセットするよう構成されることを特徴とする特
許請求の範囲第１項または第２項記載のダイレクト・メ
モリ・アクセス制御方式。 ４ 上記ダイレクト・メモリ．アクセス制御回路は、上
記各入出力制御回路からの上記ダイレクト・メモリ・ア
クセス要求信号が存在するとき、上記ＩＣＰＵサイクル
期間中にダイレクト・メモリ．アクセス要求に対応した
ダイレクト・メモリ・アクセス・データ転送期間と上記
中央処理装置が上記共通バスを占有してデータ転送を行
う中央処理装置データ転送期間とが時分割的に存在する
よう区分された上記ダイレクト・メモリ・アクセス・デ
ータ転送期間内に、上記ダイレクト．アクセス許可信号
を発するよう構成されることを特徴とする特許請求の範
囲第１項ないし第３項のいずれか記載のダイレクト．メ
モリ．アクセス制御方式。[Scope of Claims] 1. A device comprising a plurality of input/output control devices, a main storage device, and a central processing unit connected on a common bus, wherein each of the plurality of input/output control devices and the central processing unit are connected to the common bus. In a data processing system that transfers data by occupying a bus, direct. memory. The direct memory is provided with an access control circuit. Direct memory is connected between the access control circuit and the plurality of input/output control devices. An access request signal transfer line is connected, and a direct memory access permission signal line is connected in a branch connection manner, and the direct memory access control circuit is transferred via the direct memory access request signal transfer line. Direct came. memory. When the access request signal is detected, the direct memory access permission signal is sent to the direct. memory. The input/output control device is configured to issue an access permission signal to the access permission signal line, and each of the input/output control devices is configured so that another input/output control device located upstream of itself is connected to the direct access permission signal line.
memory. Does not issue an access request signal and is connected to the above direct memory. A direct memory that receives the direct memory access permission signal on the condition that it has issued an access request signal. has an access processing unit, and occupies the common bus during the existence period of the direct memory access permission signal to access the direct memory. A direct memory access control method characterized by performing data transfer in response to access requests. 2 Each of the above input/output control devices is connected to the above direct memory. 2. The direct memory access control system according to claim 1, wherein upon receiving an access permission signal, the system determines that the common bus is occupied for the direct memory access control system. 3. Each input/output control device receives direct access from other input/output control devices via the direct memory access request signal transfer line. memory. system on the condition that no access request signal has been transferred. Directly synchronized with the clock. 3. The direct memory access control system according to claim 1, wherein the direct memory access control system is configured to be set in a flip-flop for memory access standby. 4 Direct memory above. The access control circuit performs direct memory access during the ICPU cycle period when the direct memory access request signal from each of the input/output control circuits is present. The above is divided so that a direct memory access data transfer period corresponding to an access request and a central processing unit data transfer period in which the central processing unit occupies the common bus and transfers data exist in a time-sharing manner. Within the direct memory access data transfer period, the above direct. Direct access according to any one of claims 1 to 3, characterized in that it is configured to issue an access permission signal. memory. Access control method.