JPS63271939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63271939A JPS63271939A JP10739687A JP10739687A JPS63271939A JP S63271939 A JPS63271939 A JP S63271939A JP 10739687 A JP10739687 A JP 10739687A JP 10739687 A JP10739687 A JP 10739687A JP S63271939 A JPS63271939 A JP S63271939A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Formation Of Insulating Films (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に半導体装備の製造方法に関し、特に半導体装置
の表面保護膜（パッジベージ冒ン膜）ｒｉ、半導体装置
表面の傷防止、耐湿性向上を目的として窒化膜を使用し
ているが一方でｒｉ樹脂封止形パッケージにおいてｒｔ
樹脂の応力にょシ表面保＃！Ｉ＃′十半導体装置にクラ
ックが入るという問題から表面保護膜である窒化膜の上
にバッファー暎として有機膜を付ける方法が一般的とな
りつつある。
の表面保護膜（パッジベージ冒ン膜）ｒｉ、半導体装置
表面の傷防止、耐湿性向上を目的として窒化膜を使用し
ているが一方でｒｉ樹脂封止形パッケージにおいてｒｔ
樹脂の応力にょシ表面保＃！Ｉ＃′十半導体装置にクラ
ックが入るという問題から表面保護膜である窒化膜の上
にバッファー暎として有機膜を付ける方法が一般的とな
りつつある。
第４図（ａｌ〜（ｅ）及び第５図は従来のパッジベージ
璽ン膜および半導体装置の製造方法である。まず第４図
（ａ）に示す様に半導体素子を形成した半導体基板１の
上に第１のバッジベージ曹ン膜としてプラズマ法により
シリコン窒化膜３を１０００λ〜１００００Ａ程度堆積
させその上にポジ型ホトレジスト５を塗布する０次に第
４図（ｂ）ｌ’（示す様に外部引き出し用電極２を鉢出
させるため開口部を無光した後勤口部のホトレジストを
除去する。次ＩＦＪ４図（Ｃ）に示す様にドライエツチ
ング法によりホトレジストをマスクとして′成極２上の
シリコン窒化膜３をエツチングし不要となったホトレジ
ストを全面除去する。次に第４図（ｄｌに示す様にシリ
コン窒化膜３の上に有機膜としてポリイはド情脂６を塗
布しさらにホトレジスト５を塗布する。さらに電極２を
蕗出させる為に開口部を無光しこの部分のホトレジス）
？＜除去する。次に第４図ｔｅｌに示す様に電極開口部
のボリイずドをホトレジストヲマスクとしてエツチング
し最後に不要となったホトレジストを全面除去する。
璽ン膜および半導体装置の製造方法である。まず第４図
（ａ）に示す様に半導体素子を形成した半導体基板１の
上に第１のバッジベージ曹ン膜としてプラズマ法により
シリコン窒化膜３を１０００λ〜１００００Ａ程度堆積
させその上にポジ型ホトレジスト５を塗布する０次に第
４図（ｂ）ｌ’（示す様に外部引き出し用電極２を鉢出
させるため開口部を無光した後勤口部のホトレジストを
除去する。次ＩＦＪ４図（Ｃ）に示す様にドライエツチ
ング法によりホトレジストをマスクとして′成極２上の
シリコン窒化膜３をエツチングし不要となったホトレジ
ストを全面除去する。次に第４図（ｄｌに示す様にシリ
コン窒化膜３の上に有機膜としてポリイはド情脂６を塗
布しさらにホトレジスト５を塗布する。さらに電極２を
蕗出させる為に開口部を無光しこの部分のホトレジス）
？＜除去する。次に第４図ｔｅｌに示す様に電極開口部
のボリイずドをホトレジストヲマスクとしてエツチング
し最後に不要となったホトレジストを全面除去する。
次に第５図に示した様に半導体基板をペレッタイズした
半導体チップ５をリードフレーム６にダイマウントし次
にボンディングし粥脂８で封止する。
半導体チップ５をリードフレーム６にダイマウントし次
にボンディングし粥脂８で封止する。
上述した従来のバッジベージ言ン膜形成方法はパッジベ
ージ１ン膜としてのシリコン窒化膜３とポリイミド樹脂
を引出し電極臓出の為にそれぞれフォトリングラフイー
法により開口部分のみ除去きせる必要が有りフォトリン
グラフイ一工程を２回行なわなければならないという欠
点がある。
ージ１ン膜としてのシリコン窒化膜３とポリイミド樹脂
を引出し電極臓出の為にそれぞれフォトリングラフイー
法により開口部分のみ除去きせる必要が有りフォトリン
グラフイ一工程を２回行なわなければならないという欠
点がある。
本発明の半導体装置の製造方法は半導体素子を有する半
導体基板上に無機系絶縁膜層を形成する工程とｒｎＪ記
絶縁膜上に感光性有機膜を形成する工程と前記感光性有
機膜の一部分を開口する工程と前記感光性有機膜をマス
クとして？＋’＋Ｊ記無磯系絶縁膜をエツチングする工
程とエツチングが終了した後前記感光性有機膜を残すこ
とを特徴とする半導体装置の製造方法。
導体基板上に無機系絶縁膜層を形成する工程とｒｎＪ記
絶縁膜上に感光性有機膜を形成する工程と前記感光性有
機膜の一部分を開口する工程と前記感光性有機膜をマス
クとして？＋’＋Ｊ記無磯系絶縁膜をエツチングする工
程とエツチングが終了した後前記感光性有機膜を残すこ
とを特徴とする半導体装置の製造方法。
次に、本発明について図面を参照して駅間する。
第１図（ａ）〜（ｄ）、第２図は本発明の一実施例を説
明するための工程順に示した半導体装置の断面図である
。
明するための工程順に示した半導体装置の断面図である
。
この実施例でｒｔまず第１図ｔａ）に示す様に半導体素
子を形成した半導体基板１の上に第１のパッジベージ冒
ン膜としてフ゛ラズマＣＶＤ法によりシリコン窒化膜３
ｋｌＯ００Ａ〜１００ＯＯＡ堆積させる。次に第１図（
ｂｌに示す様にその上に感光性有機膜４．たとえば感光
性ボリイはド４を０．５μｍ〜２０Ａｍ程度塗布した後
プリベークを１００℃前後のＮ３雰囲気中で行う。次に
第１図ｔｃ）に示す様に通常用いられている無光、現像
を行い引き出し電極部分のポリイミドｌｌａを除去しポ
リイはド膜の感光成分および残溶剤の除去のためのポス
トベークを行う。次に第１図（ｄｌに示す様にシリコン
窒化膜３をポリイミド膜４をマスクにして通常用いられ
ているエツチングガスとしてＣＦ４又は０８添加ＣＦ４
を用いたドライエツチング法によシリコン酸化膜を除去
する。
子を形成した半導体基板１の上に第１のパッジベージ冒
ン膜としてフ゛ラズマＣＶＤ法によりシリコン窒化膜３
ｋｌＯ００Ａ〜１００ＯＯＡ堆積させる。次に第１図（
ｂｌに示す様にその上に感光性有機膜４．たとえば感光
性ボリイはド４を０．５μｍ〜２０Ａｍ程度塗布した後
プリベークを１００℃前後のＮ３雰囲気中で行う。次に
第１図ｔｃ）に示す様に通常用いられている無光、現像
を行い引き出し電極部分のポリイミドｌｌａを除去しポ
リイはド膜の感光成分および残溶剤の除去のためのポス
トベークを行う。次に第１図（ｄｌに示す様にシリコン
窒化膜３をポリイミド膜４をマスクにして通常用いられ
ているエツチングガスとしてＣＦ４又は０８添加ＣＦ４
を用いたドライエツチング法によシリコン酸化膜を除去
する。
次に第２図に示す様に上記方法により作成された半導体
基板をペレッタイズし半導体チップ５をリードフレーム
６にダイマウントし次にボンディングし樹脂８で封止す
る。
基板をペレッタイズし半導体チップ５をリードフレーム
６にダイマウントし次にボンディングし樹脂８で封止す
る。
尚本製造方法において第１のパッジベージ曹ン膜として
シリコン窒化膜を用いたがこれに代えてＣＶＤ法による
シリコン酸化膜、ＰＳＧ膜あるいはこれらの複合＠を用
いる事は容易に類推出来る。
シリコン窒化膜を用いたがこれに代えてＣＶＤ法による
シリコン酸化膜、ＰＳＧ膜あるいはこれらの複合＠を用
いる事は容易に類推出来る。
また感光性ポリイミドにかえてゴム系ホトレジストを用
いる事も可能である。
いる事も可能である。
〔実施ガ２〕
第３図は本発明の絹２の実施例を説明するための半導体
装置の断面図である。
装置の断面図である。
本実施例は第１の実施例で示したパッンベーシ曹ン映の
形成方法で製造された半導体基板をペレッタイズし半導
体チップ５をＣＯＢ基板にダイマウントし次にボンディ
ングし樹脂８を滴下する。
形成方法で製造された半導体基板をペレッタイズし半導
体チップ５をＣＯＢ基板にダイマウントし次にボンディ
ングし樹脂８を滴下する。
以上説明したように本発明はパッシベーション膜の製造
方法において最上層の膜として感光性ポリイミドを用い
る事により引き出し電極部を開口する際にフォ） ＩＪ
ングラフィ一工程が１回で済みかつ下層バッシペーシッ
ン膜のエツチングマスクとして用いた感光性ポリイミド
を残す事によりモールドパッケージの樹脂による応力緩
和材として利用出来る効果がある。
方法において最上層の膜として感光性ポリイミドを用い
る事により引き出し電極部を開口する際にフォ） ＩＪ
ングラフィ一工程が１回で済みかつ下層バッシペーシッ
ン膜のエツチングマスクとして用いた感光性ポリイミド
を残す事によりモールドパッケージの樹脂による応力緩
和材として利用出来る効果がある。
第１図ｔａｌ〜（ｄｌは本発明の一実施例を説明する為
の工程ｊ１に示した半導体チップの断面図、第２図ｒｉ
組立後の半導体装置の断面図、第３図ｒｉ第２の実施例
の組立後の半導体装置の断面図、第４図（ａｌ〜（ｅ）
ｄ従来のパッジベージ１ン換の製造方法を工程順に示し
た半導体チップの断面図、第５図は従来の組立後の半碑
体釦ｉ°断面図である。 １・・・・・・半導体基板、２・・・・・・アルば電極
、３・・・・・・シリコン窒化膜、４・・・・・・感光
性ポリ、イぐド、５・・・・・・半導体チップ、６・・
・・・・リードフレーム、７−・・・ボンディングワイ
ヤー、８・・・・・・樹脂、９・・団・ＣＯＢ基版、１
０・・・・・・樹脂枠。 第１図 菊３図 躬４図
の工程ｊ１に示した半導体チップの断面図、第２図ｒｉ
組立後の半導体装置の断面図、第３図ｒｉ第２の実施例
の組立後の半導体装置の断面図、第４図（ａｌ〜（ｅ）
ｄ従来のパッジベージ１ン換の製造方法を工程順に示し
た半導体チップの断面図、第５図は従来の組立後の半碑
体釦ｉ°断面図である。 １・・・・・・半導体基板、２・・・・・・アルば電極
、３・・・・・・シリコン窒化膜、４・・・・・・感光
性ポリ、イぐド、５・・・・・・半導体チップ、６・・
・・・・リードフレーム、７−・・・ボンディングワイ
ヤー、８・・・・・・樹脂、９・・団・ＣＯＢ基版、１
０・・・・・・樹脂枠。 第１図 菊３図 躬４図
Claims (1)
- 半導体素子を有する半導体基板上に無機系絶縁膜を形
成する工程と前記無機系絶縁膜上に感光性有機膜を形成
する工程と前記感光性有機膜の一部分を開口する工程と
前記感光性有機膜をマスクとして前記無機系絶縁膜をエ
ッチングする工程と前記感光性有機膜が前記無機系絶縁
膜上に延在する状態で前記半導体基板をペレットに分け
マウント、ボンディング、樹脂封止する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10739687A JPS63271939A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10739687A JPS63271939A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271939A true JPS63271939A (ja) | 1988-11-09 |
Family
ID=14458081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10739687A Pending JPS63271939A (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784528B2 (en) * | 2001-12-14 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor device with plating wiring connecting IC electrode pad to terminal |
| US6989334B2 (en) | 1998-03-20 | 2006-01-24 | Renesas Technology Corp. | Manufacturing method of a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239018A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | パツシベ−シヨン膜の形成方法 |
-
1987
- 1987-04-28 JP JP10739687A patent/JPS63271939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239018A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | パツシベ−シヨン膜の形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989334B2 (en) | 1998-03-20 | 2006-01-24 | Renesas Technology Corp. | Manufacturing method of a semiconductor device |
| US7247576B2 (en) | 1998-03-20 | 2007-07-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
| US7678706B2 (en) | 1998-03-20 | 2010-03-16 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
| US6784528B2 (en) * | 2001-12-14 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor device with plating wiring connecting IC electrode pad to terminal |
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