JPS6326877Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、音量レベル等楽音制御データの設
定値が変更された場合該データによつて制御され
た楽音の音量を一時的に減衰させるようにした電
子楽器の楽音制御装置に関する。[Detailed description of the invention] This invention is a musical tone control for an electronic musical instrument that temporarily attenuates the volume of a musical tone controlled by the data when the set value of the musical tone control data such as the volume level is changed. Regarding equipment.

一般に電子楽器においては各種音色に対応して
音量設定操作子を具えており、この操作子の設定
状態に応じて楽音発生回路を制御することにより
各操作子に対応する音色を夫々所望の音量で混合
した楽音信号を形成するようにしている。従来の
電子楽器においては、この操作子の設定レベルが
大きく変更された場合、この変更に即応して楽音
信号の音量が急激に変化し、クリツク等の不快な
雑音が生じてしまうという問題があつた。また、
各種音色等に対応する楽音制御データを予じめ記
憶しておき、スイツチ操作にもとづいてこれらの
データを読み出して楽音制御を行なうプリセツト
機能を具える電子楽器も従来から知られている
が、演奏中にこのプリセツト機能を切換えた場合
にも設定レベルの大きな変動が生じることがあ
り、上述と同様の問題が生じる。 Generally, electronic musical instruments are equipped with volume setting controls corresponding to various tones, and by controlling the musical tone generation circuit according to the settings of these controls, the tones corresponding to each control can be set at the desired volume. A mixed musical tone signal is formed. Conventional electronic musical instruments have a problem in that when the setting level of this controller is changed significantly, the volume of the musical sound signal changes rapidly in response to the change, resulting in unpleasant noises such as clicks. Ta. Also,
Electronic musical instruments have been known for some time that have a preset function that stores musical tone control data corresponding to various tones in advance and reads out this data based on switch operations to control musical tones. Even when this preset function is switched during operation, large fluctuations in the setting level may occur, resulting in the same problem as described above.

一方、音色プリセツトスイツチの切換えに伴う
クリツクを除去するために、音色プリセツトスイ
ツチが切換えられたことを検出し、これに基づき
楽音信号のミユーテイングを行うことが知られて
いる（特開昭52−120819号）。しかし、これでは、
音色プリセツトスイツチが切り換えられればいつ
でもミユーテイングが行われてしまうので、好ま
しくなかつた。 On the other hand, in order to eliminate clicks caused by switching of the timbre preset switch, it is known to detect that the timbre preset switch has been switched and mute the musical tone signal based on this (JP-A-52 −120819). However, in this case,
This is not desirable because muting occurs whenever the tone preset switch is switched.

すなわち、音色等楽音制御要素の種類によつて
は、特にミユーテイングを行う必要のないものも
あるにもかかわらず、スイツチが切り換えられれ
ばいつでもミユーテイングが行われてしまうの
は、あまり好ましくない。一般的に、本来なら
ば、音がとぎれてしまうミユーテイング機能は、
楽音の音色、音量等の変化が不自然でない限り行
わないほうが望ましいともいえる。 That is, although there are some types of musical sound control elements such as timbres that do not particularly require muting, it is not very desirable that muting is performed whenever a switch is turned. In general, the muting function, which would normally cause the sound to be interrupted,
It can also be said that it is preferable not to do this unless changes in the timbre, volume, etc. of musical sounds are unnatural.

この考案は上述の点に鑑みてなされたもので、
音量レベル等楽音制御データの設定値が変更され
た場合該データによつて制御された楽音の音量を
一時的に減衰させることにより、設定値の変更に
伴なうクリツク等の雑音を除去するようにした電
子楽器の楽音制御装置において、ミユーテイング
を必要とする特定種類の楽音制御データが変更さ
れたときのみ楽音信号のミユーテイングを行うよ
うにしようとするものである。 This idea was made in view of the above points,
When the set value of the musical sound control data such as the volume level is changed, the volume of the musical sound controlled by the data is temporarily attenuated to eliminate noise such as clicks caused by the change of the set value. In the musical tone control device for an electronic musical instrument, the musical tone signal is muted only when a specific type of musical tone control data that requires muting is changed.

以下添付図面を参照してこの考案の一実施例を
詳細に説明しよう。 An embodiment of this invention will be described in detail below with reference to the accompanying drawings.

第１図において、コントロールパネル１０は音
色、音量、効果等を選択設定するための各種の楽
音制御用操作子を含む部分である。プリセツトパ
ネル１１はコントロールパネル１０の各操作子の
状態を予じめ設定した状態に自動的に設定するた
めのスイツチを含む部分である。制御回路１２は
コントロールパネル１０における各操作子の選択
設定状態の読み出し及びプリセツトパネル１１を
使用したプリセツト動作（プリセツトデータの書
込み及び読み出し）を制御するものである。キー
スイツチ回路１３は鍵盤の各鍵に対応するキース
イツチを含み、押圧鍵を表わす情報を楽音発生部
１４に与える。複音楽器の場合、楽音発生部１４
は同時最大発音数に相当するチヤンネルを有し、
押圧鍵をいずれかのチヤンネルに割当てて発音さ
せる。楽音発生部１４は押圧鍵に対応する音高の
楽音信号を制御回路１２から与えられる楽音制御
信号に応じた音色、音量、効果等を付与して発生
する。楽音発生部１４から出力された楽音信号は
サウンドシステム１５に与えられる。 In FIG. 1, a control panel 10 includes various musical tone control operators for selecting and setting timbre, volume, effects, and the like. The preset panel 11 is a section that includes switches for automatically setting the states of the respective operators on the control panel 10 to preset states. The control circuit 12 controls the reading of the selected setting state of each operator on the control panel 10 and the preset operation (writing and reading of preset data) using the preset panel 11. The key switch circuit 13 includes a key switch corresponding to each key on the keyboard, and provides information representing the pressed key to the musical tone generating section 14. In the case of a compound musical instrument, the musical tone generator 14
has a channel corresponding to the maximum number of simultaneous polyphony,
Assign the pressed key to one of the channels and make it sound. The musical tone generator 14 generates a musical tone signal having a pitch corresponding to the pressed key by adding tone color, volume, effect, etc. according to a musical tone control signal given from the control circuit 12. The musical tone signal output from the musical tone generator 14 is given to the sound system 15.

第２図には制御回路１２とプリセツトパネル１
１の詳細例が示されており、コントロールパネル
１０における各操作子ユニツト１０Ａ…，１０Ｂ
…の詳細は省略されている。コントロールパネル
１０における操作子には大別して２つのタイプが
ある。１つは、１つのスイツチにより音色あるい
は効果等の選択を行なうもの（これをＡ型操作子
ということにする）、もう１つは複数のスイツチ
により音色、音量、効果等の段階的選択設定を行
なうもの（これをＢ型操作子ということにする）、
である。コントロールパネル１０にはＡ型及びＢ
型の操作子が複数配列されている。 Figure 2 shows the control circuit 12 and preset panel 1.
1 is shown in detail, each operator unit 10A..., 10B in the control panel 10 is shown in detail.
...details have been omitted. There are roughly two types of operators on the control panel 10. One is to select the tone or effect, etc. using a single switch (this is referred to as an A-type controller), and the other is to select and set the tone, volume, effect, etc. step by step using multiple switches. (This will be referred to as a B-type operator)
It is. The control panel 10 has type A and type B
Multiple types of operators are arrayed.

第３図はコントロールパネル１０におけるＢ型
操作子ユニツトの一例を示す図である。ここに示
された操作子はフルート16フイート系音色
（FLUTE16′）の音量レベルを０から７までの８
段階で選択設定するための音色選択操作子であ
る。この操作子は、レベル０乃至７に対応する自
己復帰型押釦スイツチPS０乃至PS７をたて長に
配列して成り、その押釦PB０乃至PB７の内部に
夫々発光素子（例えば発光ダイオード）Ｌ０乃至
Ｌ７を収納してある。各押釦スイツチPS０乃至
PS７の出力はプライオリテイエンコーダ１６に
与えられる。プライオリテイエンコーダ１６は押
圧された押釦スイツチ（PS０乃至PS７のうち１
つ）を示す３ビツトの２進信号をエンコードする
もので、複数の押釦スイツチが同時に押圧された
場合はそのうち１つを優先選択してエンコードす
る。エンコーダ１６の出力はセレクタ１７の
「０」入力に与えられる。セレクタ１７の制御入
力に与えられるロード信号LA（またはLB）は通
常は“０”であり、この選択制御入力信号が
“０”のとき「０」入力に与えられているエンコ
ーダ１６からの信号を選択する。また、プライオ
リテイエンコーダ１６は押釦スイツチPS０乃至
PS７が押圧されたときイベント信号EVTを出力
する。このイベント信号EVTはオア回路１９を
介してレジスタ１８のロード制御入力(L)に与えら
れる。レジスタ１８は、ロード制御入力(L)に信号
“１”が与えられたとき、セレクタ１７から与え
られるコード信号を取り込む。従つて、押釦スイ
ツチ（PS０乃至PS７のうちいずれか１つ）が押
圧されたとき、この押圧された押釦スイツチを示
すコード信号がレジスタ１８に記憶される。 FIG. 3 is a diagram showing an example of a B-type operator unit in the control panel 10. The controls shown here control the volume level of the 16-foot tone (FLUTE16') from 0 to 7.
This is a tone color selection operator for selecting and setting in stages. This operator consists of a vertical array of self-resetting pushbutton switches PS0 to PS7 corresponding to levels 0 to 7, and light emitting elements (for example, light emitting diodes) L0 to L7 are installed inside the pushbuttons PB0 to PB7, respectively. It's stored. Each push button switch PS0~
The output of PS7 is given to priority encoder 16. The priority encoder 16 corresponds to the pressed push button switch (one of PS0 to PS7).
The encoder encodes a 3-bit binary signal that indicates the number of pushbuttons.If multiple pushbutton switches are pressed at the same time, one of them is selected preferentially and encoded. The output of the encoder 16 is given to the "0" input of the selector 17. The load signal LA (or LB) given to the control input of the selector 17 is normally "0", and when this selection control input signal is "0", the signal from the encoder 16 given to the "0" input is select. In addition, the priority encoder 16 is a push button switch PS0 to PS0.
When PS7 is pressed, an event signal EVT is output. This event signal EVT is applied to the load control input (L) of the register 18 via the OR circuit 19. The register 18 takes in the code signal given from the selector 17 when the signal "1" is given to the load control input (L). Therefore, when a push button switch (any one of PS0 to PS7) is pressed, a code signal indicating the pressed push button switch is stored in the register 18.

レジスタ１８の出力はデコーダ２０に入力さ
れ、「０」乃至「７」のデコード出力のいずれか
が“１”となる。デコーダ２０の出力はオア回路
２１乃至２８を介して各押釦PB０乃至PB７に対
応する発光素子Ｌ０乃至Ｌ７に印加される。デコ
ーダ２０における「０」乃至「７」の出力はレジ
スタ１８に記憶されているコード信号に対応する
押釦スイツチのレベルに対応している。「０」乃
至「７」のうち１つのレベルを示すデコーダ２０
の出力によつてそのレベル以下のずべての発光素
子（Ｌ０乃至Ｌ７のうちいずれか１乃至複数）が
点灯されるようにオア回路２１乃至２８とデコー
ダ２０とが接続されている。 The output of the register 18 is input to the decoder 20, and one of the decoded outputs of "0" to "7" becomes "1". The output of the decoder 20 is applied via OR circuits 21 to 28 to the light emitting elements L0 to L7 corresponding to the push buttons PB0 to PB7. The outputs of "0" through "7" in the decoder 20 correspond to the levels of the push button switches corresponding to the code signals stored in the register 18. Decoder 20 indicating one level from “0” to “7”
The OR circuits 21 to 28 and the decoder 20 are connected so that all the light emitting elements (any one or more of L0 to L7) below the level are lit by the output of the OR circuits 21 to 28.

例えば押釦スイツチPS４が押圧されると、こ
のスイツチPS４に対応する２進コード信号
“100”がレジスタ１８に記憶され、デコーダ２０
の出力「４」が“１”となる。これによりレベル
４以下の発光素子Ｌ０乃至Ｌ４に対応するオア回
路２１乃至２５に夫々“１”が入力され、これら
の発光素子Ｌ０乃至Ｌ４がすべて点灯される。こ
のように、選択されたレベル４のみならずそれ以
下のレベルに対応する発光素子Ｌ０乃至Ｌ４をす
べて点灯することにより棒グラフ状にレベル表示
を行なうことができ、レベル設定量が判別し易く
なるという利点がある。 For example, when the push button switch PS4 is pressed, the binary code signal "100" corresponding to this switch PS4 is stored in the register 18, and the decoder 20
The output "4" becomes "1". As a result, "1" is input to each of the OR circuits 21 to 25 corresponding to the light emitting elements L0 to L4 of level 4 or lower, and all of these light emitting elements L0 to L4 are turned on. In this way, by lighting up not only the selected level 4 but also all the light emitting elements L0 to L4 corresponding to the levels below, the level can be displayed in a bar graph form, making it easier to determine the level setting amount. There are advantages.

第４図はコントロールパネル１０におけるＢ型
操作子ユニツトの別の例を示す図である。各段階
０乃至７に対応する表示器ケースDC０乃至DC７
の内部に発光素子Ｌ８乃至Ｌ１５が夫々収納され
ている。アツプ用押釦PB８は設定量（音量レベ
ルあるいはリズムテンポあるいはサステイン時間
等）を増大するとき押圧するものであり、ダウン
用押釦PB９は設定量を減少するとき押圧するも
のである。各押釦PB８，PB９に対応して２段階
のスイツチPS８１，PS８２，PS９１，PS９２
が夫々設けられている。スイツチPS８１，PS９
１は浅い押圧タツチで導通し、スイツチPS８２，
PS９２は深い押圧タツチで導通する。押釦PB８
またはPB９を浅いタツチで押圧したときはスイ
ツチPS８１，PS９１のオン出力“１”がアンド
回路２９，３０を介してアンド回路３１，３２に
与えられ、低周波クロツクパルスLFOを1/2分周
器３３で1/2分周した低速低周波クロツクパルス
LFO′が選択される。押釦PB８またはPB９を深
いタツチで押圧したときはスイツチPS８２，PS
９２のオン出力“１”がアンド回路３４，３５に
与えられ、低周波クロツクパルスLFOが選択さ
れる。このとき、インバータ３６，３７の出力
“０”によりアンド回路２９，３０が動作不能と
なり、第１スイツチPS８１，PS９１の出力は禁
止される。アツプ用押釦PB８の操作にもとづい
て選択された高速または低速の低周波クロツクパ
ルスLFO，LFO′は、アンド回路３１または３４
からオア回路３８及びアンド回路４０を介してプ
ログラマブルアツプダウンカウンタ４２のアツプ
カウント入力（Ｕ）に与えられる。ダウン用押釦
PB９の操作にもとづいて選択されたクロツクパ
ルスLFO，LFO′はオア回路３９及びアンド回路
４１を介してカウンタ４２のダウンカウント入力
(D)に与えられる。 FIG. 4 is a diagram showing another example of the B-type operator unit in the control panel 10. Display case DC0 to DC7 corresponding to each stage 0 to 7
Light emitting elements L8 to L15 are housed inside, respectively. The up button PB8 is pressed to increase the set amount (volume level, rhythm tempo, sustain time, etc.), and the down button PB9 is pressed to decrease the set amount. Two-stage switch PS81, PS82, PS91, PS92 corresponding to each push button PB8, PB9
are provided for each. Switch PS81, PS9
1 is conductive with a shallow press, and switch PS82,
PS92 becomes conductive when pressed deeply. Push button PB8
Or, when PB9 is pressed with a shallow touch, the ON output "1" of switches PS81 and PS91 is given to AND circuits 31 and 32 via AND circuits 29 and 30, and the low frequency clock pulse LFO is applied to the 1/2 frequency divider 33. Low speed low frequency clock pulse divided by 1/2 by
LFO′ is selected. When push button PB8 or PB9 is pressed deeply, switch PS82, PS
The ON output "1" of 92 is applied to AND circuits 34 and 35, and the low frequency clock pulse LFO is selected. At this time, the AND circuits 29 and 30 become inoperable due to the outputs of "0" from the inverters 36 and 37, and the outputs of the first switches PS81 and PS91 are prohibited. The high-speed or low-speed low frequency clock pulse LFO, LFO' selected based on the operation of the up button PB8 is output from the AND circuit 31 or 34.
is applied to the up count input (U) of the programmable up down counter 42 via the OR circuit 38 and the AND circuit 40. push button for down
The clock pulses LFO and LFO' selected based on the operation of PB9 are input to the down count of the counter 42 via the OR circuit 39 and the AND circuit 41.
(D) is given.

アツプカウント中にカウンタ４２の内容が最大
値（オール“１”）になると、ナンド回路４３の
出力が“０”となり、アンド回路４０が動作不能
となつてアツプカウントが禁止される。ダウンカ
ウント中にカウンタ４２の内容が最小値（オール
“０”）になると、オア回路４４の出力が“０”と
なり、アンド回路４１が動作不能となつてダウン
カウントが禁止される。 When the contents of the counter 42 reach the maximum value (all "1") during up counting, the output of the NAND circuit 43 becomes "0", the AND circuit 40 becomes inoperable, and up counting is prohibited. When the contents of the counter 42 reach the minimum value (all "0") during down-counting, the output of the OR circuit 44 becomes "0", the AND circuit 41 becomes inoperable, and down-counting is prohibited.

カウンタ４２の出力のうち上位３ビツトはデコ
ーダ４５に入力され、「０」乃至「７」のうちい
ずれか１つのデコード出力が“１”となる。デコ
ーダ４５の各出力は第３図のデコーダ２０と同様
にオア回路４６乃至５３を介して自己及び自己よ
り下位の段階に対応するすべての発光素子（Ｌ８
乃至Ｌ１５のうち１乃至複数）に印加される。例
えばデコーダ４５の出力が「３」のときは発光素
子Ｌ８乃至Ｌ１１が点灯される。 The upper three bits of the output of the counter 42 are input to the decoder 45, and the decoded output of any one of "0" to "7" becomes "1". Each output of the decoder 45 is connected to the self and all the light emitting elements (L8
(one or more of L15). For example, when the output of the decoder 45 is "3", the light emitting elements L8 to L11 are turned on.

設定量を素速く増大するときはアツプ用押釦
PB８を深く押圧する。すると、アンド回路３４
を介して高速の低周波クロツクパルスLFOが選
択され、このクロツクパルスLFOのレートでカ
ウンタ４２が素速くアツプカウントされる。この
カウンタ４２の増数に伴ない発光素子Ｌ８乃至Ｌ
１５が上位の段階に向けて順次点灯していくの
で、所望の段階まで点灯したとき押釦PB８から
指を離せばよい。押釦PB８を浅く押圧したとき
は低速の低周波クロツクパルスLFO′が選択され
るので、カウンタ４２の増数レートは遅い。従つ
て設定量を僅かだけ増大するときは押釦PB８を
浅く押圧するのがよい。これとは反対に、設定量
を素速く減少させるときはダウン用押釦PB９を
深く押圧し、ゆつくり減少させるときは押釦PB
９を浅く押圧する。カウンタ４２の減数に伴ない
発光素子Ｌ８乃至Ｌ１５が下位に向けて順次消灯
していくので、所望の段階まで消灯したとき押釦
PB９から指を離せばよい。 To quickly increase the setting amount, press the UP button.
Press PB8 deeply. Then, AND circuit 34
A fast, low frequency clock pulse LFO is selected via the clock pulse LFO, and the counter 42 is rapidly counted up at the rate of this clock pulse LFO. As the counter 42 increases, the light emitting elements L8 to L
15 lights up sequentially toward the higher levels, so when the desired level is lit, all you have to do is release your finger from the push button PB8. When the push button PB8 is pressed lightly, the slow low frequency clock pulse LFO' is selected, so the increment rate of the counter 42 is slow. Therefore, when increasing the set amount by a small amount, it is preferable to lightly press the push button PB8. On the other hand, if you want to quickly decrease the set amount, press the down button PB9 deeply, and if you want to decrease it slowly, press the down button PB9.
Press 9 lightly. As the number of the counter 42 decreases, the light emitting elements L8 to L15 turn off sequentially toward the lower part, so when the light goes out to the desired stage, press the button.
Just take your finger off PB9.

尚、第３図及び第４図共、設定量が棒グラフ状
に点灯表示されるようになつているが、設定量に
対応する単一の発光素子のみを点灯する場合はデ
コーダ２０及び４５の各出力「０」乃至「７」を
各々に対応する単一の発光素子のみに印加するよ
うにすればよい。棒グラフ状の表示が好ましいも
のは各音色毎の音量レベル、自動リズム音の音量
レベル、リズムのテンポ、サステイン時間長、等
であり、単一点灯が好ましいものは上鍵盤音と下
鍵盤音の音量バランス、鍵盤音とリズム音の音量
バランス等である。 In both FIGS. 3 and 4, the set amount is displayed in the form of a bar graph, but if only a single light emitting element corresponding to the set amount is to be lit, each of the decoders 20 and 45 The outputs "0" to "7" may be applied only to the corresponding single light emitting element. Items that are preferably displayed in bar graph form are the volume level of each tone, volume level of automatic rhythm sounds, rhythm tempo, sustain time length, etc. Items that are preferably displayed in the form of a bar graph are the volumes of upper and lower keyboard notes. Balance, volume balance between keyboard sound and rhythm sound, etc.

第５図はコントロールパネル１０におけるＡ型
操作子ユニツトの一例を示す図である。Ａ型操作
子は１個の押釦スイツチPS１０から成り、その
押釦PB１０の内部に発光素子Ｌ１６が収納され
ている。押釦スイツチPS１０が押圧されると、
ワンシヨツト回路５４から１パルスが出力され、
アンド回路５５及び５６に供給される。Ｒ−Ｓフ
リツプフロツプ５７の出力（Ｑ）がアンド回路５
５に加えられると共にインバータ５８で反転され
てアンド回路５６に加えられている。アンド回路
５５の出力はオア回路５９を介してフリツプフロ
ツプ５７のリセツト入力（Ｒ）に加わり、アンド
回路５６の出力はオア回路６０を介してフリツプ
フロツプ５７のセツト入力（Ｓ）に加わる。フリ
ツプフロツプ５７の出力（Ｑ）は発光素子Ｌ１６
に印加される。従つて自己復帰型の押釦スイツチ
PS１０を押圧する毎にフリツプフロツプ５７の
状態が反転し、発光素子Ｌ１６が点灯または消灯
される。 FIG. 5 is a diagram showing an example of an A-type operator unit in the control panel 10. The A type operator consists of one push button switch PS10, and a light emitting element L16 is housed inside the push button PB10. When push button switch PS10 is pressed,
One pulse is output from the one shot circuit 54,
It is supplied to AND circuits 55 and 56. The output (Q) of the R-S flip-flop 57 is connected to the AND circuit 5.
5 and is inverted by an inverter 58 and applied to an AND circuit 56. The output of AND circuit 55 is applied to the reset input (R) of flip-flop 57 via OR circuit 59, and the output of AND circuit 56 is applied to the set input (S) of flip-flop 57 via OR circuit 60. The output (Q) of the flip-flop 57 is the light emitting element L16.
is applied to Therefore, it is a self-returning push button switch.
Each time PS10 is pressed, the state of flip-flop 57 is reversed, and light emitting element L16 is turned on or off.

第２図において、コントロールパネル１０にお
ける複数のＡ型操作子ユニツト１０Ａ…及びＢ型
操作子ユニツト１０Ｂ…の出力は、縦続接続され
た並列入力直列出力型（これをPISOで示す）シ
フトレジスタ６１ａ乃至６１ｎによつて１ビツト
の直列データSDに変換されて制御回路１２に供
給される。また、制御回路１２からはコントロー
ルパネル１０の各操作子を所定の状態に設定する
ための直列データSSDが与えられるようになつて
おり、この直列データSSDは縦続接続された直列
入力並列出力型（これをSIPOで示す）シフトレ
ジスタ６２ａ乃至６２ｎによつて並列データに変
換されて各操作子ユニツト１０Ａ…，１０Ｂ…に
入力される。また、SIPOシフトレジスタ６２ａ
乃至６２ｎの出力を所定のタイミングで各操作子
ユニツト１０Ａ…，１０Ｂ…に取り込むためのロ
ード信号LAまたはLBが制御回路１２からコント
ロールパネル１０に与えられる。 In FIG. 2, the outputs of a plurality of A-type operator units 10A... and B-type operator units 10B... in the control panel 10 are transmitted through cascade-connected parallel input serial output type (indicated by PISO) shift registers 61a to 61A. 61n converts it into 1-bit serial data SD and supplies it to the control circuit 12. Further, the control circuit 12 provides serial data SSD for setting each operator of the control panel 10 to a predetermined state, and this serial data SSD is of a cascade-connected series input parallel output type ( This is converted into parallel data by shift registers 62a to 62n (indicated by SIPO) and input to each operator unit 10A, 10B, . In addition, the SIPO shift register 62a
A load signal LA or LB is applied from the control circuit 12 to the control panel 10 for taking in the outputs of the controllers 10A, 10B, . . . to 62n at a predetermined timing.

第３図に示すようなＢ型操作子ユニツトにおい
ては、この操作子ユニツトに対応するSIPOシフ
トレジスタ（６２ａ乃至６２ｎのうちいずれか１
つ）から出力される並列コード信号はセレクタ１
７の「１」入力に与えられ、ロード信号LA（また
はLB）はセレクタ１７の制御入力及びオア回路
１９を介してレジスタ１８のロード制御入力(L)に
与えられる。従つて、ロード信号LA（またはLB）
が“１”のとき、この操作子ユニツトに対応する
SIPOシフトレジスタ（６２ａ乃至６２ｎのうち
１つ）から与えられるコード信号がセレクタ１７
の「１」入力を介してレジスタ１８に取り込まれ
る。また、第４図に示すようなＢ型操作子ユニツ
トにおいては、このユニツトに対応するSIPOシ
フトレジスタ（６２ａ乃至６２ｎのうちいずれか
１つ）から出力される並列コード信号はプログラ
マブルアツプダウンカウンタ４２のプリセツトデ
ータ入力PDIに与えられ、ロード信号LA（または
LB）は該カウンタ４２のプリセツト可能入力PE
に与えられる。従つて、ロード信号LA（または
LB）が“１”のとき、このユニツトに対応する
SIPOシフトレジスタ（６２ａ乃至６２ｎのうち
１つ）から与えられるコード信号がカウンタ４２
にプリセツトされる。 In the B-type operator unit as shown in FIG. 3, the SIPO shift register (any one of 62a to 62n
The parallel code signal output from selector 1
The load signal LA (or LB) is applied to the load control input (L) of the register 18 via the control input of the selector 17 and the OR circuit 19. Therefore, the load signal LA (or LB)
When is “1”, the corresponding controller unit
The code signal given from the SIPO shift register (one of 62a to 62n) is sent to the selector 17.
is taken into the register 18 via the "1" input of. In addition, in a B-type operator unit as shown in FIG. The preset data input PDI is applied to the load signal LA (or
LB) is the presettable input PE of the counter 42.
given to. Therefore, the load signal LA (or
When LB) is “1”, it corresponds to this unit.
A code signal given from the SIPO shift register (one of 62a to 62n) is sent to the counter 42.
Preset to .

第５図に示すようなＡ型操作子ユニツトにおい
ては、このユニツトに対応するSIPOシフトレジ
スタ（６２ａ乃至６２ｎのうち１つ）の出力信号
はアンド回路６３に与えられると共にインバータ
６４で反転されてアンド回路６５に与えられる。
またロード信号LA（またはLB）はアンド回路６
３及び６５に与えられる。アンド回路６３の出力
はオア回路６０を介してフリツプフロツプ５７の
セツト入力（Ｓ）に与えられ、アンド回路６５の
出力はオア回路５９を介してリセツト入力（Ｒ）
に与えられる。従つて、ロード信号LA（または
LB）が“１”のとき、このユニツトに対応する
SIPOシフトレジスタ（６２ａ乃至６２ｎのうち
１つ）の出力信号が“１”ならばフリツプフロツ
プ５７は強制的にセツトされ、“０”ならば強制
的にリセツトされる。 In the A-type operator unit as shown in FIG. 5, the output signal of the SIPO shift register (one of 62a to 62n) corresponding to this unit is applied to an AND circuit 63, inverted by an inverter 64, and then is applied to circuit 65.
Also, the load signal LA (or LB) is the AND circuit 6
3 and 65. The output of the AND circuit 63 is applied to the set input (S) of the flip-flop 57 via the OR circuit 60, and the output of the AND circuit 65 is applied to the reset input (R) via the OR circuit 59.
given to. Therefore, the load signal LA (or
When LB) is “1”, it corresponds to this unit.
If the output signal of the SIPO shift register (one of 62a to 62n) is "1", the flip-flop 57 is forcibly set, and if it is "0", it is forcibly reset.

第３図に示すようなＢ型操作子ユニツトにおい
てはレジスタ１８の出力が該ユニツトに対応する
PISOシフトレジスタ（６１ａ乃至６１ｎのうち
１つ）に入力される。また、第４図に示すような
Ｂ型操作子ユニツトにおいてはカウンタ４２の出
力が該ユニツトに対応するPISOシフトレジスタ
（６１ａ乃至６１ｎのうち１つ）に入力される。
第５図に示すようなＡ型操作子ユニツトにおいて
はフリツプフロツプ５７の出力が該ユニツトに対
応するPISOシフトレジスタ（６１ａ乃至６１ｎ
のうち１つ）に入力される。 In a B-type operator unit as shown in FIG. 3, the output of register 18 corresponds to the unit.
It is input to the PISO shift register (one of 61a to 61n). Furthermore, in a B-type operator unit as shown in FIG. 4, the output of the counter 42 is input to the PISO shift register (one of 61a to 61n) corresponding to the unit.
In an A-type operator unit as shown in FIG.
(one of them).

Ａ型操作子ユニツトに対応するシフトレジスタ
６１ａ乃至６１ｎ，６２ａ乃至６２ｎは夫々１ス
テージしかシフトステージを持たず、Ｂ型操作子
ユニツトに対応するシフトレジスタ６１ａ乃至６
１ｎ，６２ａ乃至６２ｎは各ユニツトのレジスタ
１８あるいはカウンタ４２のビツト数と同数のス
テージ数をもつことはいうまでもない。この実施
例では、コントロールパネル１０における全操作
子の出力データの合計ビツト数は64ビツトであ
り、従つて、PISOシフトレジスタ６１ａ乃至６
１ｎ及びSIPOシフトレジスタ６２ａ乃至６２ｎ
の合計ステージ数は夫々64ステージである。各シ
フトレジスタ６１ａ乃至６１ｎ及び６２ａ乃至６
２ｎはシステムクロツクパルスφに従つてシフト
制御される。タイミング信号発生器６６はシステ
ムクロツクパルスφにもとづいて各種のタイミン
グ信号を発生するためのもので、そのうちのタイ
ミング信号SY６３はPISOシフトレジスタ６１ａ
乃至６１ｎへの並列データ取り込みタイミングを
制御する。このタイミング信号SY６３はシステ
ムクロツクパルスφの１周期分のパルス幅をも
ち、パルスφが64パルス発生する毎に１パルスの
割合で繰返し発生する。 The shift registers 61a to 61n and 62a to 62n corresponding to the A-type operator units each have only one shift stage, and the shift registers 61a to 62n corresponding to the B-type operator units each have only one shift stage.
It goes without saying that 1n, 62a to 62n have the same number of stages as the number of bits in the register 18 or counter 42 of each unit. In this embodiment, the total number of bits of output data of all the operators on the control panel 10 is 64 bits, and therefore the PISO shift registers 61a to 6
1n and SIPO shift registers 62a to 62n
The total number of stages is 64 stages. Each shift register 61a to 61n and 62a to 6
2n is shift controlled according to the system clock pulse φ. The timing signal generator 66 is for generating various timing signals based on the system clock pulse φ, of which the timing signal SY63 is generated by the PISO shift register 61a.
Controls the timing of parallel data import into 61n to 61n. This timing signal SY63 has a pulse width equivalent to one cycle of the system clock pulse φ, and is repeatedly generated at a rate of 1 pulse every 64 pulses φ.

各PISOシフトレジスタ６１ａ乃至６１ｎのロ
ード制御入力にはタイミング信号SY６３が与え
られており、この信号SY６３が“１”となつた
とき、コントロールパネル１０の各操作子ユニツ
トから出力されている各種楽音制御データが各レ
ジスタ６１ａ乃至６１ｎに並列的に取り込まれ
る。取り込まれたデータはシフトレジスタ６１ａ
乃至６１ｎ内を順次シフトされていき、最後のシ
フトレジスタ６１ｎの最後ステージから直列デー
タSDとして出力される。信号SY６３の発生時か
らクロツクパルスφの64パルス分の時間が経過す
ると、64ステージから成るPISOシフトレジスタ
６１ａ乃至６１ｎにおける全データの直列シフト
出力が完了する。このときタイミング信号SY６
３が再び発生し、各レジスタ６１ａ乃至６１ｎに
並列データが新たに取り込まれる。こうして、合
計64ビツトの各種楽音制御データが直列化されて
繰返し出力される。 A timing signal SY63 is given to the load control input of each PISO shift register 61a to 61n, and when this signal SY63 becomes "1", various musical tone controls output from each operator unit of the control panel 10 are applied. Data is taken into each register 61a to 61n in parallel. The captured data is transferred to the shift register 61a.
61n, and is output as serial data SD from the last stage of the last shift register 61n. When a time corresponding to 64 pulses of the clock pulse φ has elapsed from the time when the signal SY63 was generated, the serial shift output of all data in the PISO shift registers 61a to 61n consisting of 64 stages is completed. At this time, the timing signal SY6
3 is generated again, and parallel data is newly taken into each register 61a to 61n. In this way, a total of 64 bits of various tone control data are serialized and repeatedly output.

直列化された楽音制御データSDは楽音発生部
１４に与えられると共に、制御回路１２内の
SIPOシフトレジスタ６７に入力される。この
SIPOシフトレジスタ６７はシステムクロツクパ
ルスφによつてシフト制御される64ステージ／１
ビツトのシフトレジスタであり、64ビツトの直列
楽音制御データSDを並列データに変換して各ス
テージから出力する。また、シフトレジスタ６７
の最終ステージの出力は排他オア回路６８に入力
される。この回路６８の他の入力には直列楽音制
御データSDが加えられており、両入力には64ビ
ツト分の時間遅れがある。従つて、64ビツトの楽
音制御データのうち同じデータ（ビツト）の現在
の状態（SD）とその直前の状態とが排他オア回
路６８で順次比較されることになる。両者が一致
するとき（つまりデータが変化していないとき）
排他オア回路６８の出力は“０”であり、不一致
のとき（つまりデータが変化したとき）“１”で
ある。この排他オア回路６８の出力はイベント信
号EVNTとして楽音発生部１４に与えられる。 The serialized musical tone control data SD is given to the musical tone generator 14 and also
It is input to the SIPO shift register 67. this
The SIPO shift register 67 has 64 stages/1 which are shifted and controlled by the system clock pulse φ.
This is a bit shift register that converts 64-bit serial tone control data SD into parallel data and outputs it from each stage. In addition, the shift register 67
The output of the final stage is input to an exclusive OR circuit 68. Serial tone control data SD is applied to the other input of this circuit 68, and both inputs have a time delay of 64 bits. Therefore, the current state (SD) of the same data (bit) of the 64-bit musical tone control data and the immediately previous state are sequentially compared by the exclusive OR circuit 68. When both match (that is, when the data has not changed)
The output of the exclusive OR circuit 68 is "0", and is "1" when there is a mismatch (that is, when the data has changed). The output of this exclusive OR circuit 68 is given to the musical tone generator 14 as an event signal EVNT.

SIPOシフトレジスタ６７から並列的に出力さ
れる64ビツトのデータはプリセツトRAM（ラン
ダムアクセスメモリの略、以下同じ）６９及びキ
ヤンセルRAM７０のデータ入力端子に夫々与え
られる。プリセツトRAM６９は１ワードが64ビ
ツトから成る楽音制御データを４ワード分記憶し
得る容量を有し、キヤンセルRAM７０は１ワー
ド分記憶し得る容量を有する。RAM６９におけ
る各ワードの記憶エリアはプリセツトパネル１１
の４つのプリセツトスイツチＰ１，Ｐ２，Ｐ３，
Ｐ４に夫々対応しており、これらのスイツチＰ１
乃至Ｐ４によつてアドレス指定される。演奏者の
好みに応じて自由に設定されたコントロールパネ
ル１０の各操作子の状態をRAM６９に書き込み
（プリセツトし）、かつ読み出すために、プリセツ
トスイツチＰ１乃至Ｐ４が設けられている。 The 64-bit data output in parallel from the SIPO shift register 67 is applied to data input terminals of a preset RAM (abbreviation for random access memory, the same hereinafter) 69 and a cancel RAM 70, respectively. The preset RAM 69 has a capacity to store four words of musical tone control data, each word consisting of 64 bits, and the cancel RAM 70 has a capacity to store one word. The storage area for each word in the RAM 69 is the preset panel 11.
The four preset switches P1, P2, P3,
P4 respectively, and these switches P1
to P4. Preset switches P1 to P4 are provided to write (preset) the state of each operator on the control panel 10, which is freely set according to the player's preference, into the RAM 69 and to read it.

プリセツトROM（リードオンリーメモリの略、
以下同じ）７１はコントロールパネル１０の各操
作子の状態を表わすデータを３ワード分予じめ記
憶したもので、プリセツトパネル１１の３つのプ
リセツトスイツチＰ５，Ｐ６，Ｐ７によつて各ワ
ードの記憶エリアがアドレス指定される。記憶回
路７２は磁気カードMCに記憶されているコント
ロールパネル１０の各操作子の状態を示す１ワー
ド分のデータを読み取つて記憶するための回路で
ある。 Preset ROM (abbreviation for read-only memory)
71 stores three words of data representing the status of each operator on the control panel 10, and each word can be set by the three preset switches P5, P6, and P7 on the preset panel 11. A storage area is addressed. The storage circuit 72 is a circuit for reading and storing one word of data indicating the status of each operator of the control panel 10 stored in the magnetic card MC.

RAM６９，７０、ROM７１、及び記憶回路
７２のいずれかから読み出された１ワード分の楽
音制御データ（プリセツトデータ）はPISOシフ
トレジスタ７３に並列入力される。このシフトレ
ジスタ７３はシステムクロツクパルスφによつて
シフト制御される64ステージ／１ビツトのレジス
タであり、タイミング信号SY６３のパルス発生
タイミングで１ワード分（64ビツト）の並列デー
タを各ステージにロードする。シフトレジスタ７
３に取り込まれた１ワード分の楽音制御データ
（プリセツトデータ）はクロツクパルスφに従つ
て最終ステージから順次出力され、直列のプリセ
ツトデータSSDとしてSIPOシフトレジスタ６２
ａ乃至６２ｎの最初のステージに直列入力され
る。そして、前述の通り、ロード信号LA（または
LB）にもとづいて各操作子ユニツト１０Ａ…，
１０Ｂ…のレジスタ１８あるいはカウンタ４２あ
るいはフリツプフロツプ５７等に夫々記憶され
る。従つて、プリセツトモードが選択された場合
はそのプリセツトデータの状態が各操作子ユニツ
ト１０Ａ…，１０Ｂ…で夫々表示される。尚、後
述のように、ロード信号LA，LBはタイミング信
号SY６３に同期して発生される。従つて、前回
のタイミング信号SY６３の発生時にPISOシフト
レジスタ７３に取り込まれた64ビツトのデータが
そつくりそのままSIPOシフトレジスタ６２ａ乃
至６２ｎに転送されたとき信号LA，LBが発生
し、これらレジスタ６２ａ乃至６２ｎの内容が各
操作子ユニツト１０Ａ…，１０Ｂ…に取り込まれ
る。 One word of musical tone control data (preset data) read out from any one of the RAMs 69, 70, ROM 71, and storage circuit 72 is input in parallel to the PISO shift register 73. This shift register 73 is a 64-stage/1-bit register that is shift-controlled by the system clock pulse φ, and loads one word (64 bits) of parallel data into each stage at the pulse generation timing of the timing signal SY63. do. shift register 7
One word of musical tone control data (preset data) taken in by the SIPO shift register 62 is sequentially output from the final stage according to the clock pulse φ and stored as serial preset data SSD.
It is serially input to the first stages a to 62n. Then, as mentioned above, load signal LA (or
LB), each control unit 10A...,
10B... are stored in the register 18, counter 42, flip-flop 57, etc., respectively. Therefore, when the preset mode is selected, the state of the preset data is displayed on each control unit 10A, 10B, . Note that, as described later, the load signals LA and LB are generated in synchronization with the timing signal SY63. Therefore, when the 64-bit data taken into the PISO shift register 73 when the previous timing signal SY63 was generated is transferred as is to the SIPO shift registers 62a to 62n, the signals LA and LB are generated, and the signals LA and LB are generated. The contents of 62n are taken into each operator unit 10A..., 10B....

プリセツトパネル１１におけるキヤンセルスイ
ツチCSW及びプリセツトスイツチＰ１乃至Ｐ７
の出力と、磁気カードMCが挿入されたときに発
生される磁気カード読み取り終了信号MCRとが
優先回路７４に入力されている。優先回路７４は
入力信号のうち“１”となつている信号を１つだ
け選択して出力するもので、複数の入力信号が
“１”のときは所定の優先順位に従つて１つの信
号“１”を選択する。変化検出回路７５は優先回
路７４の各出力信号が“０”から“１”または
“１”から“０”に変化したことを検出するため
のもので、変化を検出したときイベント信号Ｐ・
EVNTを出力する（“１”にする）。また、優先
回路７４を経由したキヤンセルスイツチCSWの
出力信号はRAM７０の読み出し可能端子（RE）
に与えられると共にキヤンセルリクエスト信号
CREQとしてオア回路７６に与えられる。優先回
路７４を経由したプリセツトスイツチＰ１乃至Ｐ
４の出力信号はRAM６９のアドレス入力及び読
み出し可能端子（ADRS・RE）に与えられると
共に、オア回路７７でまとめられてエニーRAM
リクエスト信号AREQとしてオア回路７６に与
えられる。優先回路７４を経由したプリセツトス
イツチＰ５乃至Ｐ７の出力信号はROM７１のア
ドレス入力及び読み出し可能端子（ADRS・RE）
に与えられると共に、オア回路７８でまとめられ
てエニーROMリクエスト信号OREQとしてオア
回路７６に与えられる。優先回路７４を経由した
磁気カード読み取り終了信号MCRは記憶回路７
２の読み出し可能端子（RE）に与えられると共
に磁気カードリクエスト信号MREQとしてオア
回路７６に与えられる。 Cancel switch CSW and preset switches P1 to P7 in preset panel 11
The output of the magnetic card MC and the magnetic card reading completion signal MCR generated when the magnetic card MC is inserted are input to the priority circuit 74. The priority circuit 74 selects and outputs only one signal which is "1" among the input signals, and when a plurality of input signals are "1", one signal is outputted according to a predetermined priority order. Select 1”. The change detection circuit 75 is for detecting that each output signal of the priority circuit 74 changes from "0" to "1" or from "1" to "0". When a change is detected, the event signal P.
Output EVNT (set it to “1”). In addition, the output signal of the cancel switch CSW via the priority circuit 74 is sent to the readable terminal (RE) of the RAM 70.
Cancel request signal is given to
It is given to the OR circuit 76 as CREQ. Preset switches P1 to P via priority circuit 74
The output signals of 4 are given to the address input and readable terminals (ADRS/RE) of the RAM 69, and are combined by the OR circuit 77 and sent to any RAM.
It is given to the OR circuit 76 as a request signal AREQ. The output signals of the preset switches P5 to P7 via the priority circuit 74 are the address input and readable terminals (ADRS/RE) of the ROM 71.
The signals are combined in an OR circuit 78 and applied to an OR circuit 76 as an any ROM request signal OREQ. The magnetic card reading completion signal MCR via the priority circuit 74 is sent to the memory circuit 7
The signal is applied to the readable terminal (RE) of No. 2 and is also applied to the OR circuit 76 as the magnetic card request signal MREQ.

プリセツトパネル１１に設けられたメモリスイ
ツチMSWはRAM６９に書込み命令を与えるた
めのものである。このスイツチMSWの出力信号
MEMはアンド回路７９に与えられる。アンド回
路７９の他の入力にはタイミング信号SY６３と
エニイRAMリクエスト信号AREQが加えられて
おり、その出力はRAM６９の書込み可能端子
（WE）に与えられる。RAM６９は書込み可能端
子（WE）に“１”が与えられたとき、アドレス
入力（ADRS）によつて指定されたエリアに
SIPOシフトレジスタ６７から出力された64ビツ
ト分のデータを書込む。信号SY６３のパルス発
生タイミングにおいては、該信号SY６３の前回
の発生タイミングにおいてコントロールパネル１
０からPISOシフトレジスタ６１ａ乃至６１ｎに
取り込まれた64ビツトのデータがすべてSIPOシ
フトレジスタ６７に転送されてきている。従つ
て、この信号SY６３のタイミングでRAM６９
の書込みを制御することにより、コントロールパ
ネル１０の全操作子の状態を示す64ビツトのデー
タをすべて書込むことができる。また、RAM６
９では、書込み可能端子（WE）に与えられる信
号が“０”のとき、アドレス入力及び読み出し可
能端子（ADRS・RE）に与えられる信号によつ
て指定されたエリアから１ワード（64ビツト）分
のデータを読み出す。 A memory switch MSW provided on the preset panel 11 is for giving a write command to the RAM 69. Output signal of this switch MSW
MEM is applied to an AND circuit 79. A timing signal SY63 and an any RAM request signal AREQ are applied to other inputs of the AND circuit 79, and the output thereof is applied to the write enable terminal (WE) of the RAM69. When “1” is given to the write enable terminal (WE), the RAM69 writes data to the area specified by the address input (ADRS).
Writes 64 bits of data output from the SIPO shift register 67. At the pulse generation timing of the signal SY63, the control panel 1 at the previous generation timing of the signal SY63
All 64-bit data taken into the PISO shift registers 61a to 61n from 0 to 61n has been transferred to the SIPO shift register 67. Therefore, at the timing of this signal SY63, RAM69
By controlling the writing of , all 64-bit data indicating the status of all the operators on the control panel 10 can be written. Also, RAM6
9, when the signal applied to the write enable terminal (WE) is “0”, one word (64 bits) is read from the area specified by the address input and the signal applied to the read enable terminal (ADRS/RE). Read the data.

RAM６９に対する書込みは次のようにして行
なう。演奏者は、まず、コントロールパネル１０
の各操作子を所望の状態に手動設定する。すなわ
ち、第３図乃至第５図に示すような各操作子ユニ
ツト１０Ａ…，１０Ｂ…の押釦PB０，PB１…を
望み通りに押圧し、記憶回路（レジスタ１８、カ
ウンタ４２、フリツプフロツプ５７等）に所望の
状態を示すデータを夫々記憶させる。こうして手
動設定した各操作子の状態は各々に対応する発光
素子Ｌ０，Ｌ１…によつて可視表示され、演奏者
によつて確認される。各操作子の状態を示すデー
タは各ユニツト１０Ａ…，１０Ｂ…内の記憶回路
１８，４２，５７からPISOシフトレジスタ６１
ａ乃至６１ｎを介してSIPOシフトレジスタ６７
に絶えず送り込まれる。 Writing to the RAM 69 is performed as follows. The performer first selects the control panel 10.
Manually set each of the controls to the desired state. That is, by pressing the push buttons PB0, PB1, etc. of the respective operator units 10A, 10B, etc. as shown in FIGS. 3 to 5 as desired, the memory circuits (register 18, counter 42, flip-flop 57, etc.) data indicating the state of each is stored. The state of each operator manually set in this manner is visually displayed by the corresponding light emitting elements L0, L1, etc., and confirmed by the player. Data indicating the status of each operator is transferred from the memory circuits 18, 42, 57 in each unit 10A..., 10B... to the PISO shift register 61.
SIPO shift register 67 via a to 61n
is constantly sent to.

コントロールパネル１０の全操作子を所望の状
態に設定し終えた後、RAM６９の所望のエリア
を指示するプリセツトスイツチ（Ｐ１乃至Ｐ４の
うち１つ）を押圧すると同時にメモリスイツチ
MSWを押圧する。すると、タイミング信号SY
６３のタイミングでアンド回路７９の条件が成立
し、押圧されたプリセツトスイツチＰ１乃至Ｐ４
に対応するRAM６９のエリアにレジスタ６７の
データすなわちコントロールパネル１０の設定状
態を示すデータが書き込まれる。 After setting all the controls on the control panel 10 to the desired state, press the preset switch (one of P1 to P4) that specifies the desired area of the RAM 69, and at the same time press the memory switch.
Press MSW. Then, the timing signal SY
At timing 63, the condition of the AND circuit 79 is satisfied, and the preset switches P1 to P4 are pressed.
The data of the register 67, that is, the data indicating the setting state of the control panel 10, is written into the area of the RAM 69 corresponding to the area of the RAM 69.

以上の操作を、コントロールパネル１０の設定
状態を変えて、各プリセツトスイツチＰ１乃至Ｐ
４につき、夫々行なう。こうして、RAM６９の
全エリアに演奏者の望みの楽音制御データの組合
せが４組（４ワード）記憶される。 Repeat the above operations by changing the settings on the control panel 10 and setting each preset switch P1 to P1.
Do each of the 4. In this way, four sets (four words) of musical tone control data combinations desired by the performer are stored in all areas of the RAM 69.

RAM６９あるいはROM７１を読み出す場合
は、プリセツトスイツチＰ１乃至Ｐ７のいずれか
１つを単独で押圧する。これにより、RAM６９
あるいはROM７１の対応するエリアから64ビツ
ト分のデータが読み出され、タイミング信号SY
６３のタイミングでPISOシフトレジスタ７３に
ロードされる。 When reading out the RAM 69 or ROM 71, one of the preset switches P1 to P7 is pressed individually. As a result, RAM69
Alternatively, 64 bits of data are read from the corresponding area of the ROM 71 and the timing signal SY is read out.
It is loaded into the PISO shift register 73 at timing 63.

例えば、RAM６９を読み出すためのスイツチ
Ｐ１乃至Ｐ４が押圧されると、RAM６９からデ
ータが読み出されると共に、第６図に示すように
エニーRAMリクエスト信号AREQが“１”とな
る。また、イベント信号Ｐ・EVNTが第６図に
示すように発生する。このイベント信号Ｐ・
EVNTはアンド回路８０に与えられる。アンド
回路８０の他の入力には信号AREQの“１”が
オア回路７６を介して加えられる。従つて、アン
ド回路８０の出力信号Ｓ１はプリセツトスイツチ
Ｐ１乃至Ｐ４が新たに押圧されたとき、イベント
信号Ｐ・EVNTに対応して“１”となる。アン
ド回路８０の出力信号Ｓ１はＲ−Ｓフリツプフロ
ツプ８１のセツト入力（Ｓ）に加わる。このフリ
ツプフロツプ８１のリセツト入力（Ｒ）にはタイ
ミング信号SY６３が加わる。従つて、フリツプ
フロツプ８１の出力信号Ｑ１は第６図に示すよう
に信号Ｓ１の立下りから信号SY６３の立下りま
で“１”となる。アンド回路８２には信号Ｑ１と
SY６３とが入力されており、その出力信号Ｓ２
は第６図に示すように発生する。すなわち、プリ
セツトスイツチＰ１乃至Ｐ４が押圧されたときか
ら数えて最初のタイミング信号SY６３（第６図
参照）が発生するときに同期して信号Ｓ２が
“１”となる。丁度このとき、RAM６９から読
み出されたデータがPISOレジスタ７３にロード
される。 For example, when switches P1 to P4 for reading out the RAM 69 are pressed, data is read out from the RAM 69 and the any RAM request signal AREQ becomes "1" as shown in FIG. Further, an event signal P·EVNT is generated as shown in FIG. This event signal P・
EVNT is applied to an AND circuit 80. “1” of the signal AREQ is applied to the other input of the AND circuit 80 via the OR circuit 76. Therefore, the output signal S1 of the AND circuit 80 becomes "1" in response to the event signal P.EVNT when the preset switches P1 to P4 are newly pressed. The output signal S1 of the AND circuit 80 is applied to the set input (S) of the R-S flip-flop 81. A timing signal SY63 is applied to the reset input (R) of this flip-flop 81. Therefore, the output signal Q1 of the flip-flop 81 becomes "1" from the fall of the signal S1 to the fall of the signal SY63, as shown in FIG. The AND circuit 82 has a signal Q1 and
SY63 is input, and its output signal S2
occurs as shown in FIG. That is, the signal S2 becomes "1" in synchronization with the time when the first timing signal SY63 (see FIG. 6) is generated counting from when the preset switches P1 to P4 are pressed. Exactly at this time, the data read from the RAM 69 is loaded into the PISO register 73.

信号Ｓ２はセツト優先型のＲ−Ｓフリツプフロ
ツプ８３のセツト入力（Ｓ）に与えられる。この
フリツプフロツプ８３のリセツト入力（Ｒ）には
タイミング信号SY６３が加えられる。従つて、
このフリツプフロツプ８３の出力信号Ｑ２は第６
図に示すように信号Ｓ２の立下りから次の信号
SY６３の立下りまでの64タイムスロツト（１タ
イムスロツトはクロツクパルスφの１周期）の間
“１”となる。この出力信号Ｑ２とタイミング信
号SY６３がアンド回路８４に入力されており、
第６図に示すように該アンド回路８４からロード
信号LAが発生される。すなわち、RAM６９か
ら新たに読み出されたデータがPISOレジスタ７
３に取り込まれたときから64タイムスロツト分の
時間が経過したときロード信号LAが発生する。
従つて、スイツチＰ１乃至Ｐ４によつて選択され
た64ビツト分のプリセツトデータがSIPOレジス
タ６２ａ乃至６２ｎに確実に転送されたときロー
ド信号LAが発生し、夫々に対議する所定の操作
子ユニツト１０Ａ…，１０Ｂ…にこれらのデータ
が取り込まれる。尚、操作子ユニツト１０Ａ…，
１０Ｂにはロード信号LA及びLBのいずれか一方
が入力されるようになつているが、通常は信号
LBはLAと全く同一の信号であると考えてよい。
すなわち、信号LBを出力するアンド回路８５は、
通常はインバータ８６の出力信号“１”によつて
動作可能となつており、他の入力に加わる信号
LAに対応して信号LBが発生するようになつてい
る。信号LAとLBの違いについては後述する。 Signal S2 is applied to the set input (S) of a set priority type R-S flip-flop 83. A timing signal SY63 is applied to the reset input (R) of this flip-flop 83. Therefore,
The output signal Q2 of this flip-flop 83 is the sixth
As shown in the figure, the next signal starts from the falling edge of signal S2.
It becomes "1" for 64 time slots (one time slot is one cycle of clock pulse φ) until the falling edge of SY63. This output signal Q2 and timing signal SY63 are input to an AND circuit 84,
As shown in FIG. 6, a load signal LA is generated from the AND circuit 84. In other words, the data newly read from RAM 69 is transferred to PISO register 7.
The load signal LA is generated when 64 time slots have elapsed since the time when the load signal LA was loaded.
Therefore, when the 64 bits of preset data selected by switches P1 to P4 are reliably transferred to the SIPO registers 62a to 62n, the load signal LA is generated, and the load signal LA is transmitted to the respective predetermined control units. These data are taken into 10A..., 10B.... In addition, the operator unit 10A...,
Either the load signal LA or LB is input to 10B, but normally the signal
LB can be considered to be exactly the same signal as LA.
That is, the AND circuit 85 that outputs the signal LB is
Normally, operation is enabled by the output signal "1" of the inverter 86, and the signal applied to other inputs
A signal LB is generated in response to LA. The difference between the signals LA and LB will be described later.

スイツチＰ５乃至Ｐ７あるいはCSW押圧操作
にもとづいてあるいは磁気カードMCの挿入にも
とづいてROM７１あるいはRAM７０あるいは
記憶回路７２を読み出す場合も上述と同様に、読
み出したデータがPISOレジスタ７３に取り込ま
れたときから64タイムスロツト後に１発のロード
信号LAが発生し、これらのデータが所定の各操
作子ユニツト１０Ａ…，１０Ｂ…に夫々取り込ま
れる。すなわち、前述と同様に、スイツチ出力あ
るいは信号MCRの変化時にイベント信号Ｐ・
EVNTが発生し、かつこれらのスイツチ出力あ
るいは信号MCRに対応してリクエスト信号
CREQ，OREQ，MREQが発生することにより
アンド回路８０の条件が成立し、これにもとづき
ロード信号LAが発生される。 When reading out the ROM 71 or RAM 70 or the memory circuit 72 based on the switches P5 to P7 or CSW pressing operation or the insertion of the magnetic card MC, in the same way as described above, from the time when the read data is taken into the PISO register 73, the 64 After the time slot, one load signal LA is generated, and these data are taken into each predetermined control unit 10A, 10B, . In other words, as described above, when the switch output or signal MCR changes, the event signal P.
EVNT occurs and the request signal is output in response to these switch outputs or signal MCR.
The generation of CREQ, OREQ, and MREQ satisfies the conditions of the AND circuit 80, and based on this, the load signal LA is generated.

尚、ROM７１に対応する３つのプリセツトス
イツチＰ５乃至Ｐ７のうち、Ｐ５及びＰ６は楽音
を望ましい状態で発生させるためのプリセツトデ
ータを夫々選択するものであるが、Ｐ７はコント
ロールパネル１０の状態を初期状態にリセツトす
るためのデータを選択するためのものである。す
なわち、このスイツチＰ７を押圧すると、各操作
子の設定レベルを０に、音量バランスを中点に、
各効果をオフ状態に、夫々設定するデータが
ROM７１から読み出され、これにもとづきコン
トロールパネル１０の各操作子が初期状態に設定
される。従つて各操作子の初期設定がワンタツチ
で行なえる。 Of the three preset switches P5 to P7 corresponding to the ROM 71, P5 and P6 are used to select preset data for generating musical tones in a desired state, respectively, but P7 is used to change the state of the control panel 10. This is used to select data for resetting to the initial state. That is, when this switch P7 is pressed, the setting level of each control is set to 0, the volume balance is set to the middle point,
With each effect turned off, the data to set each
The information is read from the ROM 71, and each operator on the control panel 10 is set to its initial state based on this information. Therefore, initial settings for each operator can be made with a single touch.

キヤンセルRAM７０は、RAM６９，７０、
ROM７１、あるいは記憶回路７２から読み出さ
れたプリセツトデータをコントロールパネル１０
に書き込む直前に該コントロールパネル１０で設
定されていた状態を記憶するためのものである。
このRAM７０の書込み可能端子（WE）にはア
ンド回路８４から出力されたロード信号LAが与
えられる。このロード信号LAにもとづいてコン
トロールパネル１０にプリセツトデータを書き込
むとき、その直前までコントロールパネル１０で
設定されていた状態を示すデータはSIPOレジス
タ６７に記憶されている。従つて、ロード信号
LAが発生すると、その直前のコントロールパネ
ル１０の設定状態を示すデータがRAM７０に書
込まれる。 Cancel RAM70 is RAM69,70,
The preset data read from the ROM 71 or the memory circuit 72 is sent to the control panel 10.
This is for storing the state set on the control panel 10 immediately before writing.
A load signal LA outputted from an AND circuit 84 is applied to a write enable terminal (WE) of this RAM 70. When preset data is written to the control panel 10 based on this load signal LA, data indicating the state set on the control panel 10 immediately before is stored in the SIPO register 67. Therefore, the load signal
When LA occurs, data indicating the setting state of the control panel 10 immediately before is written to the RAM 70.

このキヤンセルRAM７０は、コントロールパ
ネル１０に記憶したプリセツトデータをキヤンセ
ルして、該パネル１０の状態を該プリセツトデー
タを記憶する直前の状態に戻すために利用され
る。例えば、演奏前にプリセツトRAM６９（あ
るいは磁気カードMC）に書き込むべきデータを
コントロールパネル１０において選択設定する場
合、あるいは演奏中にプリセツトモードから手動
モードに戻す場合にこのRAM７０が有効に利用
される。RAM６９に書き込むべきデータを形成
する（望みの音作り）のための典型的な手順を説
明すると次の通りである。 This cancel RAM 70 is used to cancel the preset data stored in the control panel 10 and return the state of the panel 10 to the state immediately before the preset data was stored. For example, the RAM 70 is effectively used when selecting and setting data to be written to the preset RAM 69 (or magnetic card MC) on the control panel 10 before a performance, or when returning from a preset mode to a manual mode during a performance. A typical procedure for forming data to be written into the RAM 69 (creating a desired sound) is as follows.

まずリセツト用のスイツチＰ７を押圧してコン
トロール１０の状態をリセツトする。次に、コン
トロールパネル１０の各操作子を望みの状態に
夫々手動設定する。手動によつて設定した各操作
子の状態を示すデータは直列データSDとして出
力され、SIPOレジスタ６７に入力される。手動
設定した状態はコントロールパネル１０の各発光
素子Ｌ０，Ｌ１…の点灯表示によつて目視確認で
きる。また、このデータSDは楽音発生部１４に
も与えられるので、適当な鍵を押圧して楽音を発
音させることにより、手動設定した楽音制御内容
を耳で確認することもできる。次に、ROM７１
に記憶されている固定のプリセツトデータあるい
はRAM６９に既に記憶されているプリセツトデ
ータと上記手動設定データとを比較するために、
所望のプリセツトスイツチＰ１乃至Ｐ６を押圧す
る。これにより、RAM６９あるいはROM７１
から１組のプリセツトデータが読み出されて
PISOレジスタ７３にロードされる。その64タイ
ムスロツト後にロード信号LAが発生され、PISO
レジスタ７３からSIPOレジスタ６２ａ乃至６２
ｎに移つたプリセツトデータがコントロールパネ
ル１０に書き込まれると同時に、SIPOレジスタ
６７の手動設定データがRAM７０に記憶され
る。プリセツトデータの内容はコントロールパネ
ル１０の点灯表示によつて目視確認できると共に
実際に楽音を発音させて耳で確認することもでき
る。こうして、先の手動設定内容とプリセツト内
容とを比較した後、キヤンセルスイツチCSWを
押圧する。そうすると、キヤンセルRAM７０か
ら先の手動設定内容が読み出されてPISOレジス
タ７３にロードされると共に、信号Ｐ・EVNT
とOREQにもとづいてロード信号LAが発生し、
PISOレジスタ７３からSIPOレジスタ６２ａ乃至
６２ｎに転送された先の手動設定データがコント
ロールパネル１０に記憶される。こうして、コン
トロールパネル１０のプリセツトデータがキヤン
セルされ、該パネル１０の状態はそのプリセツト
データを記憶する直前の手動設定状態に復帰す
る。演奏者は、先のプリセツト内容との比較にも
とづきコントロールパネル１０の手動設定内容を
適宜手直しする。こうして、コントロールパネル
１０における手動設定状態を最終的に確定した
ら、メモリスイツチMSWと所望のプリセツトス
イツチＰ１乃至Ｐ４を同時に押圧してその状態を
プリセツトRAM６９に記憶する。 First, the state of the control 10 is reset by pressing the reset switch P7. Next, each operator on the control panel 10 is manually set to a desired state. Data indicating the state of each operator set manually is output as serial data SD and input to the SIPO register 67. The manually set state can be visually confirmed by the lighting display of each light emitting element L0, L1, . . . on the control panel 10. Furthermore, since this data SD is also given to the musical sound generation section 14, the manually set musical sound control contents can be confirmed with the ears by pressing an appropriate key to generate a musical sound. Next, ROM71
In order to compare the above manual setting data with the fixed preset data stored in the RAM 69 or the preset data already stored in the RAM 69,
Press the desired preset switch P1 to P6. This allows RAM69 or ROM71
One set of preset data is read from
Loaded into PISO register 73. After that 64 time slots, the load signal LA is generated and the PISO
Register 73 to SIPO registers 62a to 62
At the same time that the preset data transferred to n is written to the control panel 10, the manual setting data of the SIPO register 67 is stored in the RAM 70. The contents of the preset data can be confirmed visually by the lighting display on the control panel 10, and can also be confirmed by ear by actually producing musical tones. After comparing the manual setting contents and the preset contents in this way, the cancel switch CSW is pressed. Then, the previous manual setting contents are read out from the cancel RAM 70 and loaded into the PISO register 73, and the signals P and EVNT are read out and loaded into the PISO register 73.
A load signal LA is generated based on and OREQ,
The manual setting data transferred from the PISO register 73 to the SIPO registers 62a to 62n is stored in the control panel 10. In this way, the preset data on the control panel 10 is canceled, and the state of the panel 10 returns to the manual setting state immediately before storing the preset data. The performer adjusts the manual settings on the control panel 10 as appropriate based on the comparison with the preset contents. When the manual setting state on the control panel 10 is finally determined in this manner, the memory switch MSW and the desired preset switches P1 to P4 are pressed simultaneously to store the state in the preset RAM 69.

また、演奏中にプリセツトモードによる演奏を
挿入する場合は、プリセツトスイツチＰ１乃至Ｐ
６等が操作される直前のコントロールパネル１０
の状態がRAM７０に記憶されるので、その後キ
ヤンセルスイツチCSWを押圧することによりプ
リセツトモードが挿入される直前の状態にコント
ロールパネル１０の状態を復帰させることがで
き、便利である。 Also, if you want to insert a preset mode performance during a performance, use the preset switches P1 to P1.
Control panel 10 immediately before 6 etc. is operated
The state of the control panel 10 is stored in the RAM 70, so that by pressing the cancel switch CSW afterwards, the state of the control panel 10 can be conveniently restored to the state immediately before the preset mode was inserted.

プリセツトパネル１１に設けられた書込みスイ
ツチWSWは磁気カードMCにデータを書込むた
めのものである。記憶回路８７は、コントロール
パネル１０における設定状態を示す直列データ
SDを受入れ、それらをタイミング信号SY６３の
タイミングで並列データに変換して記憶するもの
である。この記憶回路８７のイネーブル入力(E)に
は書込みスイツチWSWの出力が与えられてい
る。８８は磁気カード挿入検知回路であり、磁気
カードMCが挿入されたときこれを検知してモー
タ回路８９を駆動し、カードMCをヘツドWH，
RHまで引き込みその後返却する。挿入検知回路
８８の出力は記憶回路８７の読み出し可能端子
（RE）及び記憶回路７２の書込み可能端子
（WE）にも与えられる。記憶回路８７は書込み
スイツチWSWの押圧後磁気カードMCが挿入さ
れたことを条件に記憶データ（すなわちコントロ
ールパネル１０の現在の設定状態を示すデータ）
を読み出して書込みヘツドWHに与える。こうし
て、磁気カードMCにコントロールパネル１０の
状態を書込む（プリセツトする）ことができる。 A write switch WSW provided on the preset panel 11 is for writing data to the magnetic card MC. The memory circuit 87 stores serial data indicating the setting state on the control panel 10.
It accepts SD data, converts them into parallel data at the timing of timing signal SY63, and stores the data. The enable input (E) of this memory circuit 87 is supplied with the output of the write switch WSW. 88 is a magnetic card insertion detection circuit which detects when a magnetic card MC is inserted and drives a motor circuit 89 to move the card MC to the head WH,
Pull it up to RH and then return it. The output of the insertion detection circuit 88 is also given to the readable terminal (RE) of the memory circuit 87 and the writable terminal (WE) of the memory circuit 72. The storage circuit 87 stores stored data (that is, data indicating the current setting state of the control panel 10) on the condition that the magnetic card MC is inserted after the write switch WSW is pressed.
is read and given to the write head WH. In this way, the state of the control panel 10 can be written (preset) on the magnetic card MC.

磁気カードMCの記憶内容をコントロールパネ
ル１０にセツトする場合は、該カードMCを単独
で挿入する。読み取りヘツドRHで読み取つた磁
気カードMCの記憶内容は記憶回路７２に記憶さ
れる。この読み取りが終了したとき記憶回路７２
から読み取り終了信号MCRが出力され、優先回
路７４を経由して該回路７２の読み出し可能端子
（RE）に与えられる。同時にイベント信号Ｐ・
EVNTとカードリクエスト信号MREQが発生し、
これにもとづきロード信号LAが発生する。従つ
て、記憶回路７２に記憶された磁気カードMCの
記憶データが該回路７２から読み出され、PISO
レジスタ７３、SIPOレジスタ６２ａ乃至６２ｎ
を介してコントロールパネル１０に記憶される。 When setting the memory contents of the magnetic card MC to the control panel 10, the card MC is inserted alone. The memory contents of the magnetic card MC read by the reading head RH are stored in the memory circuit 72. When this reading is completed, the memory circuit 72
A read completion signal MCR is output from the circuit 74 and applied to the read enable terminal (RE) of the circuit 72 via the priority circuit 74. At the same time, the event signal P・
EVNT and card request signal MREQ are generated,
Based on this, a load signal LA is generated. Therefore, the storage data of the magnetic card MC stored in the storage circuit 72 is read out from the circuit 72, and the PISO
Register 73, SIPO registers 62a to 62n
The information is stored in the control panel 10 via the .

プリセツトパネル１１に設けられた禁止スイツ
チDSWは、RAM６９，７０、ROM７１あるい
は記憶回路７２から読み出されたプリセツトデー
タをコントロールパネル１０に書込む場合に、予
じめ定めた一部の操作子ユニツトにおいてデータ
の変更を禁止するためのスイツチである。このス
イツチDSWの出力は1/2分周動作を行なうＴフリ
ツプフロツプ９０に入力される。このフリツプフ
ロツプ９０の状態はスイツチDSWが押圧される
毎に“１”または“０”に反転する。この出力が
発光素子Ｌ１７に与えられると共にインバータ８
６で反転されてアンド回路８５に入力される。通
常はＴフリツプフロツプ９０の出力を“０”に設
定しておく。その場合、インバータ８６の出力は
“１”であり、アンド回路８５が動作可能となる。
従つて、ロード信号LBはLAと同様に発生し、ロ
ード信号LAの発生時にコントロールパネル１０
の全操作子ユニツトの内容がプリセツトデータに
よつて書替えられる。このとき、禁止スイツチ
DSWに付属する発光素子Ｌ１７は消灯しており、
一部データの書替えが禁止されていないことを示
す。 A prohibition switch DSW provided on the preset panel 11 is used to disable some predetermined operators when writing preset data read from the RAM 69, 70, ROM 71, or storage circuit 72 to the control panel 10. This is a switch to prohibit data changes in the unit. The output of this switch DSW is input to a T flip-flop 90 which performs a 1/2 frequency division operation. The state of flip-flop 90 is inverted to "1" or "0" each time switch DSW is pressed. This output is given to the light emitting element L17 and the inverter 8
6 and input to the AND circuit 85. Normally, the output of the T flip-flop 90 is set to "0". In that case, the output of the inverter 86 is "1", and the AND circuit 85 becomes operable.
Therefore, the load signal LB is generated in the same way as LA, and when the load signal LA is generated, the control panel 10
The contents of all control units are rewritten with preset data. At this time, the prohibition switch
The light emitting element L17 attached to the DSW is off.
Indicates that rewriting some data is not prohibited.

一部データの書替えを禁止する場合は、発光素
子Ｌ１７の消灯時に禁止スイツチDSWを押圧す
る。するとＴフリツプフロツプ９０が“１”に変
わり、発光素子Ｌ１７が点灯すると共にインバー
タ８６の出力が“０”となり、アンド回路８５が
動作不能となる。この状態では、ロード信号LA
が発生しても（“１”となつても）、ロード信号
LBは発生せず、常に“０”となつている。従つ
て、RAM６９，７０、ROM７１あるいは記憶
回路７２から読み出したプリセツトデータをロー
ド信号LAの発生タイミングでコントロールパネ
ル１０に書込む場合、このロード信号LAの代わ
りにロード信号LBが与えられている操作子ユニ
ツトにはプリセツトデータが書込まれず、これら
の一部操作子ユニツトではそれまでの設定状態を
保持し続ける。書替え禁止状態を解除するには、
発光素子Ｌ１７が点灯しているとき禁止スイツチ
DSWを押圧すればよい。 To prohibit rewriting of some data, press the prohibition switch DSW when the light emitting element L17 is turned off. Then, the T flip-flop 90 changes to "1", the light emitting element L17 lights up, and the output of the inverter 86 becomes "0", making the AND circuit 85 inoperable. In this state, the load signal LA
Even if the load signal occurs (even if it becomes “1”), the load signal
LB does not occur and is always "0". Therefore, when writing preset data read from the RAMs 69, 70, ROM 71, or the storage circuit 72 to the control panel 10 at the timing of generation of the load signal LA, an operation in which the load signal LB is applied instead of the load signal LA is required. Preset data is not written to the child units, and some of these control units continue to maintain their previous settings. To release the rewrite prohibition state,
Prohibit switch when light emitting element L17 is lit
Just press DSW.

禁止スイツチDSWによる書替え禁止制御の対
象となる楽音制御フアクターは、適宜に選定して
よいが、例えば、自動リズム部（リズム種類及び
テンポ等）のように一連の楽曲において一般にそ
の内容が変化しないものなどが適している。この
ような書替え禁止制御によつて、所望のプリセツ
トデータの手動設定操作時あるいは演奏時におけ
る操作が楽になると共に、プリセツトデータのバ
リエーシヨンを容易に作成することができるよう
になり、事実上、プリセツトデータの種類を豊富
にすることができる。 Musical tone control factors that are subject to rewriting prohibition control by the prohibition switch DSW may be selected as appropriate; etc. are suitable. This type of rewriting prohibition control makes it easier to manually set desired preset data or perform operations, and it also makes it easier to create variations of preset data, making it virtually impossible to create variations of preset data. , it is possible to increase the variety of preset data.

以上のように、コントロールパネル１０の各操
作子の設定状態を表示する発表素子Ｌ０，Ｌ１…
は各操作子ユニツト内の記憶回路（レジスタ１
８、カウンタ４２、フリツプフロツプ５７等）の
出力にもとづいて点灯されるようになつており、
かつこれらの記憶回路には手動設定されたデータ
及びプリセツトデータが記憶されるようになつて
いるため、各プリセツトデータの内容を各々に対
応する操作子ユニツトにて可視表示することがで
き、プリセツト内容の確認が容易に行なえるよう
になる。 As described above, the announcement elements L0, L1, . . . display the setting status of each operator on the control panel 10.
is the memory circuit (register 1) in each control unit.
8, counter 42, flip-flop 57, etc.).
In addition, since manually set data and preset data are stored in these memory circuits, the contents of each preset data can be visually displayed on the corresponding control unit. You can easily check the preset contents.

各操作子ユニツト内の記憶回路１８，４２，５
７に記憶されたプリセツトによるあるいは手動設
定による各種楽音制御データは、前述の通り、直
列データSDに変換されて楽音発生部１４に与え
られる。楽音発生部１４には、排他オア回路６８
から出力されるイベント信号EVNT及びタイミ
ング信号SY６３更にはタイミング信号発生器６
６から出力される適宜のタイミング信号SYM等
も与えられる。 Memory circuits 18, 42, 5 in each control unit
Various musical tone control data based on presets or manually set stored in the musical tone generating section 7 are converted into serial data SD and applied to the musical tone generating section 14, as described above. The musical tone generator 14 includes an exclusive OR circuit 68.
The event signal EVNT and timing signal SY63 output from the timing signal generator 6
An appropriate timing signal SYM etc. output from 6 is also provided.

第７図に示す楽音発生部１４において、直列化
された64ビツトの楽音制御データSDは64ステー
ジ／１ビツトのSIPOシフトレジスタ９１に入力
される。SIPOシフトレジスタ９１の全ステージ
の出力がレジスタ９２に並列に入力される。一
方、イベント信号EVNTはＲ−Ｓフリツプフロ
ツプ９３のセツト入力（Ｓ）に与えられる。タイ
ミング信号SY６３は該フリツプフロツプ９３及
びフリツプフロツプ９５のリセツト入力（Ｒ）に
与えられると共にアンド回路９４及び９６に夫々
入力される。これらのフリツプフロツプ９３，９
５及びアンド回路９４，９６は第２図のフリツプ
フロツプ８１，８３及びアンド回路８２，８４と
同様に接続されており、同様に動作する。直列デ
ータSDのうちいずれかのビツトが変化したとき
そのタイムスロツトに対応してイベント信号
EVNTが“１”となり、フリツプフロツプ９３
がセツトされる。その次に到来するタイミング信
号SY６３のタイミングでフリツプフロツプ９５
がセツトされ、更にその次の信号SY６３のタイ
ミングでアンド回路９６の出力が“１”となる。
このアンド回路９６の出力はレジスタ９２のロー
ド制御入力(L)に与えられる。従つて、プリセツト
データの取り込みあるいは手動による設定内容の
変更によつてコントロールパネル１０の記憶回路
１８，４２，５７における記憶状態が変化したと
き、その変化後の新しい状態を示すデータが
SIPOレジスタ９１からレジスタ９２に記憶され
る。 In the tone generator 14 shown in FIG. 7, the serialized 64-bit tone control data SD is input to a 64-stage/1-bit SIPO shift register 91. The outputs of all stages of the SIPO shift register 91 are input to the register 92 in parallel. On the other hand, the event signal EVNT is applied to the set input (S) of the R-S flip-flop 93. Timing signal SY63 is applied to the reset inputs (R) of flip-flop 93 and flip-flop 95, and is also input to AND circuits 94 and 96, respectively. These flip-flops 93,9
5 and AND circuits 94 and 96 are connected in the same manner as flip-flops 81 and 83 and AND circuits 82 and 84 in FIG. 2, and operate in the same manner. When any bit of the serial data SD changes, an event signal is generated corresponding to that time slot.
EVNT becomes “1” and flip-flop 93
is set. At the timing of the next timing signal SY63, the flip-flop 95
is set, and the output of the AND circuit 96 becomes "1" at the timing of the next signal SY63.
The output of this AND circuit 96 is given to the load control input (L) of the register 92. Therefore, when the storage status in the storage circuits 18, 42, 57 of the control panel 10 changes due to importing preset data or manually changing the settings, the data indicating the new status after the change is
The data is stored from the SIPO register 91 to the register 92.

レジスタ９２に記憶された64ビツトの楽音制御
データのうち一部分が補間回路９７Ａ，９７Ｂ，
…９７Ｎを介して楽音発生回路９８に与えられ、
残りの部分が楽音発生回路９８に直接入力され
る。補間回路９７Ａ乃至９７Ｎは音量レベル等複
数段階のレベル設定が可能な各種データに対応し
て夫々設けられている。例えば、フルート16フイ
ート系（Ｆ１６′）あるいはフルート８フイート
系（Ｆ８′）等各音色毎の音量レベル設定データ
あるいは音量バランス設定データ等に夫々対応し
て補間回路９７Ａ乃至９７Ｎが設けられる。この
補間回路９７Ａ乃至９７Ｎは音色・音量レベルの
設定内容が変更されたとき変更前のレベルと変更
後のレベルとの間を滑らかに補間して設定レベル
の急激な変化をやわらげ、クリツク音等の不都合
を解消するためのものである。 A portion of the 64-bit musical tone control data stored in the register 92 is sent to the interpolation circuits 97A, 97B,
...97N to the musical tone generation circuit 98,
The remaining portion is directly input to the tone generating circuit 98. The interpolation circuits 97A to 97N are provided corresponding to various types of data, such as volume level, which can be set in multiple levels. For example, interpolation circuits 97A to 97N are provided corresponding to volume level setting data or volume balance setting data for each tone, such as a 16-foot flute system (F16') or an 8-foot flute system (F8'). These interpolation circuits 97A to 97N smoothly interpolate between the level before the change and the level after the change when the settings of the timbre/volume level are changed, thereby softening sudden changes in the setting level and eliminating click sounds, etc. This is to eliminate inconvenience.

第８図は補間回路９７Ａ乃至９７Ｎの一例とし
て、変更前のレベルと変更後のレベルとの間を対
数的に補間するようにした例を示すものである。
出力レジスタ９９には最終的に楽音発生回路９８
に与えられるレベルデータ（現在のレベルデー
タ）Ｘ１が記憶されている。レジスタ９２（第７
図）から変更後の新たなレベルデータＸ２が初め
て与えられたときこの出力レジスタ９９のレベル
データＸ１は変更前のレベルを示している。引算
器１００では「Ｘ２−Ｘ１」の引算を実行し、シ
フト回路１０１ではこの差「Ｘ２−Ｘ１」をシフ
トして「X2−X1／2ⁿ」なる微小値に縮小する。加 算器１０２はレジスタ９９に記憶されているレベ
ルデータＸ２にシフト回路１０１から出力される
微小値を加算するもので、この加算結果がシステ
ムクロツクパルスφのタイミングでレジスタ９９
に取り込まれる。第９図に示すように、レベルデ
ータが変更された直後は、データＸ１とＸ２の差
が最大であり、シフト回路１０１から加算器１０
２に与えられる微小値は比較的大きな値である。
クロツクパルスφのタイミングでデータＸ１の値
が変化し、シフト回路１０１から与えられた微小
値の分だけＸ２に近づく。Ｘ１とＸ２の差が縮ま
るにつれてシフト回路１０１から加算器１０２に
与えられる微小値は徐々に小さな値となり、Ｘ１
の変化率が落ちる。こうして、レジスタ９９から
出力されるレベルデータＸ１は、変更前のレベル
データと変更後のレベルデータＸ２との間を対数
的に補間するように変化する。最終的にＸ１がＸ
２に等しくなると、引算器１００の出力及びシフ
ト回路１０１の出力は「０」となり、Ｘ２に等し
いレベルデータＸ１が加算器１０２及びレジスタ
９９を循環して記憶保持される。尚、Ｘ２＜Ｘ１
のときは引算器１００の出力は負の値となり、加
算器１０２では事実上の減算が行なわれることは
いうまでもない。 FIG. 8 shows an example of the interpolation circuits 97A to 97N in which logarithmic interpolation is performed between the level before change and the level after change.
The output register 99 is finally connected to the musical tone generating circuit 98.
Level data (current level data) X1 given to is stored. Register 92 (7th
When the new level data X2 after the change from FIG. The subtracter 100 executes the subtraction of "X2-X1", and the shift circuit 101 shifts this difference "X2-X1" to reduce it to a minute value of "X2-X1/2 ⁿ ". The adder 102 adds the minute value output from the shift circuit 101 to the level data X2 stored in the register 99, and the addition result is added to the register 99 at the timing of the system clock pulse φ.
be taken in. As shown in FIG. 9, immediately after the level data is changed, the difference between data X1 and X2 is maximum, and the shift circuit 101 to adder 1
The minute value given to 2 is a relatively large value.
The value of data X1 changes at the timing of clock pulse φ and approaches X2 by the minute value given from shift circuit 101. As the difference between X1 and X2 decreases, the minute value given to the adder 102 from the shift circuit 101 gradually becomes smaller, and
The rate of change of decreases. In this way, the level data X1 output from the register 99 changes so as to logarithmically interpolate between the level data before the change and the level data X2 after the change. In the end, X1 becomes X
When it becomes equal to 2, the output of the subtracter 100 and the output of the shift circuit 101 become "0", and level data X1 equal to X2 is circulated through the adder 102 and the register 99 and stored and held. In addition, X2<X1
Needless to say, when , the output of the subtracter 100 becomes a negative value, and the adder 102 effectively performs subtraction.

第１０図は補間回路９７Ａ乃至９７Ｎの別の例
として、変更前のレベルと変更後のレベルとの間
を直線的に補間するようにした例を示すものであ
る。楽音発生回路９８にはアツプダウンカウンタ
１０３から出力されるレベルデータＸ１が与えら
れる。比較器１０４はレジスタ９２（第７図）か
ら与えられるレベルデータＸ２とレベルデータＸ
１とを比較し、Ｘ２＜Ｘ１のときすなわちレベル
小の方向に変更されたときアンド回路１０５に
“１”を与え、Ｘ２＞Ｘ１のときすなわちレベル
大の方向に変更されたときアンド回路１０６に
“１”を与える。アンド回路１０５が比較器１０
４から与えられる信号“１”により動作可能とな
ると、低周波クロツクパルスLFOがカウンタ１
０３のダウンカウント入力(D)に与えられ、データ
Ｘ１はＸ２に向つて一定レートで徐々に減少して
いく。また、アンド回路１０６が比較器１０４か
ら与えられる信号“１”により動作可能となる
と、低周波クロツクパルスLFOがアツプカウン
ト入力（Ｕ）に与えられ、データＸ１はＸ２に向
つて一定レートで徐々に増大する。こうしてＸ１
がＸ２に等しくなると、アンド回路１０５及び１
０６は動作不能となり、カウンタ１０３はカウン
ト動作を停止して、Ｘ１＝Ｘ２の状態を保持す
る。第１１図はＸ２＞Ｘ１のときの直線補間例を
示したものである。 FIG. 10 shows another example of the interpolation circuits 97A to 97N in which linear interpolation is performed between the level before change and the level after change. The musical tone generating circuit 98 is supplied with level data X1 outputted from the up-down counter 103. Comparator 104 receives level data X2 and level data X given from register 92 (FIG. 7).
1, and when X2<X1, that is, the level has changed to a small level, "1" is given to the AND circuit 105, and when X2>X1, that is, the level has changed to a large direction, "1" is given to the AND circuit 106. Give “1”. AND circuit 105 is comparator 10
When operation is enabled by the signal “1” given from counter 4, the low frequency clock pulse LFO is activated by counter 1.
03, and data X1 gradually decreases toward X2 at a constant rate. Furthermore, when the AND circuit 106 is enabled to operate by the signal "1" given from the comparator 104, a low frequency clock pulse LFO is given to the up count input (U), and data X1 gradually increases toward X2 at a constant rate. do. Thus X1
becomes equal to X2, AND circuits 105 and 1
06 becomes inoperable, the counter 103 stops counting, and maintains the state of X1=X2. FIG. 11 shows an example of linear interpolation when X2>X1.

尚、補間回路９７Ａ乃至９７Ｎは上記例に限ら
ず適宜の構成を用いてよい。例えば所定の補間関
数を記憶したROM等を設けてこの関数に従つて
補間を行なうようにしてもよい。 Note that the interpolation circuits 97A to 97N are not limited to the above example, and may have any suitable configuration. For example, a ROM or the like may be provided that stores a predetermined interpolation function, and interpolation may be performed in accordance with this function.

楽音発生回路９８は、キースイツチ回路１３
（第１図）から与えられる押圧鍵の情報にもとづ
いて決定される音高の楽音信号を、レジスタ９２
及び補間回路９７Ａ乃至９７Ｎから与えられる楽
音制御データに応じた音高、音色、音量等の制御
を施した状態で、出力する。この楽音発生回路９
８における楽音発生方式は如何なる方式を用いて
もよい。また、自動リズム演奏回路等適宜の効果
回路が楽音発生回路９８に含まれることはいうま
でもない。 The musical tone generation circuit 98 is connected to the key switch circuit 13.
A register 92 receives a musical tone signal with a pitch determined based on the pressed key information given from (FIG. 1).
Then, the output is performed with the pitch, timbre, volume, etc. controlled according to the musical tone control data given from the interpolation circuits 97A to 97N. This musical tone generation circuit 9
Any method may be used as the musical tone generation method in No. 8. It goes without saying that the tone generation circuit 98 includes an appropriate effect circuit such as an automatic rhythm playing circuit.

楽音発生回路９８に与えられる音量レベルデー
タは補間回路９７Ａ乃至９７Ｎを経由したもので
あるので、コントロールパネル１０におけるレベ
ル設定状態が急激に変化した場合でも、実際の音
量レベルはそれに急追することなく滑らかに変化
する。尚、補間回路９７Ａ乃至９７Ｎを経由させ
るレベルデータの種類は音量レベルに限らず、急
激な変化が好ましくないと思われるものを適宜経
由させるようにするとよい。 Since the volume level data given to the musical sound generation circuit 98 has passed through the interpolation circuits 97A to 97N, even if the level setting state on the control panel 10 suddenly changes, the actual volume level will not suddenly follow it. Changes smoothly. Note that the type of level data to be passed through the interpolation circuits 97A to 97N is not limited to the volume level, but it is preferable to pass through the level data where sudden changes are considered undesirable.

楽音発生回路９８がデイジタルの楽音信号を発
生するものである場合は、その出力信号をデイジ
タル−アナログ変換器（DAC）１０７に加えて
アナログの楽音信号に変換する。このアナログ楽
音信号はミユーテイング回路１０８を経由してサ
ウンドシステム１５（第１図）に至る。 If the musical tone generating circuit 98 generates a digital musical tone signal, its output signal is applied to a digital-to-analog converter (DAC) 107 to convert it into an analog musical tone signal. This analog musical tone signal reaches the sound system 15 (FIG. 1) via the muting circuit 108.

ミユーテイング回路１０８は、補間回路９７Ａ
乃至９７Ｎと同様の目的で設けられたもので、コ
ントロールパネル１０の各操作子のうちその設定
レベルが急激に変化したとき楽音に好ましくない
影響を与えるものに関して、その設定レベルが変
更されたとき楽音の音量レベルを一時的に弱める
ためのものである。第２図の排他オア回路６８か
ら出力されるイベント信号EVNTとタイミング
信号発生器６６から出力されるミユートタイミン
グ信号SYMがアンド回路１０９に与えられてお
り、このアンド回路１０９の出力信号が“１”と
なつたときミユーテイング回路１０８がミユーテ
イング動作を開始する。 The muting circuit 108 is an interpolation circuit 97A.
These are provided for the same purpose as 97N to 97N, and for those that have an unfavorable effect on the musical tone when the setting level of each operator on the control panel 10 changes suddenly, the musical tone will be changed when the setting level is changed. This is to temporarily weaken the volume level. The event signal EVNT output from the exclusive OR circuit 68 in FIG. ”, the muting circuit 108 starts the muting operation.

ミユートタイミング信号SYMは、直列化され
た楽音制御データSDにおける64ビツト分のタイ
ムスロツトのうち、その設定状態が急激に変化し
たとき楽音に好ましくない影響を与えるおそれの
ある操作子（例えば各種音色の音量レベルを設定
するための操作子あるいは音量バランスを設定す
るための操作子など）の設定データが割当てられ
るタイムスロツトに同期して発生する（“１”と
なる）ものである。また、イベント信号EVNT
は前述の通り、64ビツトのデータSDのうちその
値が変化したビツトのタイムスロツトに同期して
発生するものである。従つて、その設定状態が急
激に変化したとき楽音に好ましくない影響を与え
るおそれのある操作子の設定状態が少しでも変化
すると、アンド回路１０９の条件が成立し、ミユ
ーテイング回路１０８のミユーテイング動作が実
行される。 The mute timing signal SYM is used to control the controllers (for example, various tones) that may have an unfavorable effect on the musical tone when the setting state of the 64-bit time slot in the serialized musical tone control data SD changes suddenly. It is generated (becomes "1") in synchronization with the time slot to which the setting data of the controller for setting the volume level or the controller for setting the volume balance, etc. is assigned. Also, the event signal EVNT
As mentioned above, this occurs in synchronization with the time slot of the bit whose value has changed in the 64-bit data SD. Therefore, if there is even a slight change in the setting state of an operator that may have an undesirable effect on the musical tone when the setting state suddenly changes, the condition of the AND circuit 109 is satisfied, and the muting operation of the muting circuit 108 is executed. be done.

第１２図はミユーテイング回路１０８の一例を
示すもので、アンド回路１０９の出力信号はタイ
マ１１０のリセツト・スタート入力に与えられ
る。上述のようにアンド回路１０９の条件が成立
してその出力が“１”となつたとき、タイマ１１
０が初期状態にリセツトされると共にその計時動
作を開始する。タイマ１１０は計時動作開始時点
から一定時間の間信号“１”を出力する。コンデ
ンサ１１１は常時は充電されており、タイマ１１
０の出力信号“１”によつてFETゲート１１２
が導通したとき抵抗１１３を介してその電荷が放
電される。タイマ１１０の出力信号が“０”に復
帰すると、FETゲート１１２が閉じ、抵抗１１
４を介してコンデンサ１１１が充電される。デイ
ジタル−アナログ変換器１０７から与えられるア
ナログ楽音信号は、FETゲート１１５を介して
サウンドシステム１５に与えられる。このFET
ゲート１１５はコンデンサ１１１の端子電圧に応
じて制御される。従つて、設定状態の急激な変化
が楽音に好ましくない影響を与えるおそれのある
操作子の設定状態が変化したとき、楽音信号はタ
イマ１１０による一定時間の間コンデンサ１１１
の放電波形に従つて滑らかに消音されると共にそ
の後該コンデンサ１１１の充電波形に従つて滑ら
かに増音される。 FIG. 12 shows an example of the muting circuit 108, and the output signal of the AND circuit 109 is applied to the reset/start input of the timer 110. As mentioned above, when the condition of the AND circuit 109 is satisfied and its output becomes "1", the timer 11
0 is reset to the initial state and starts its timekeeping operation. The timer 110 outputs a signal "1" for a certain period of time from the start of the timing operation. Capacitor 111 is always charged, and timer 11
FET gate 112 by output signal “1” of 0
When the resistor 113 becomes conductive, its charge is discharged through the resistor 113. When the output signal of the timer 110 returns to “0”, the FET gate 112 closes and the resistor 11
The capacitor 111 is charged via the capacitor 4. The analog musical tone signal provided from the digital-to-analog converter 107 is provided to the sound system 15 via the FET gate 115. This FET
Gate 115 is controlled according to the terminal voltage of capacitor 111. Therefore, when the setting state of the operator changes, where a sudden change in the setting state may have an unfavorable effect on the musical tone, the musical tone signal is stored in the capacitor 111 for a certain period of time determined by the timer 110.
The sound is smoothly muted according to the discharge waveform of the capacitor 111, and then smoothly increased according to the charge waveform of the capacitor 111.

補間回路９７Ａ乃至９７Ｎが設けられていない
とすると、操作子の設定レベルが急激に変化した
ときクリツク等の悪影響を伴なう楽音信号が楽音
発生回路９８から出力されるが、その間はタイマ
１１０の動作にもとづき該楽音信号がミユーテイ
ング回路１０８において消音または弱音化される
ので、クリツク等の悪影響を伴なう楽音は発音さ
れない。尚、補間回路９７Ａ乃至９７Ｎとミユー
テイング回路１０８は同様の目的を達成するもの
であるため、どちらか一方だけを設けるようにし
てもよい。 If the interpolation circuits 97A to 97N are not provided, a musical tone signal with an adverse effect such as a click will be output from the musical tone generation circuit 98 when the set level of the operator suddenly changes. Based on the operation, the musical tone signal is muted or attenuated in the muting circuit 108, so that musical tones with negative effects such as clicks are not generated. Note that since the interpolation circuits 97A to 97N and the muting circuit 108 achieve the same purpose, only one of them may be provided.

尚、補間回路９７Ａ乃至９７Ｎ及びミユーテイ
ング回路１０８の制御対象となる楽音制御データ
は、複数段階のレベル設定が可能なものに限ら
ず、オン・オフの２値選択型のものでもよい。例
えば或る音色をオンまたはオフしたときにクリツ
ク音が出るおそれがある場合などにこれを防止す
ることができる。また、ミユーテイング回路１０
８はプリセツトパネル１１のスイツチが操作され
たときに動作させるようにしてもよい。 Note that the musical tone control data to be controlled by the interpolation circuits 97A to 97N and the muting circuit 108 is not limited to one that allows level setting in multiple stages, but may be of a binary selection type of on/off. For example, if there is a risk of a click sound being produced when a certain tone is turned on or off, this can be prevented. In addition, the mutating circuit 10
8 may be operated when a switch on the preset panel 11 is operated.

尚、複数の系列で楽音を発生する場合は、各系
列毎にミユーテイング回路１０８を設け、設定状
態が変更された操作子に対応する系列のミユーテ
イング回路のみを動作させるようにしてもよい。 Note that when musical tones are generated in a plurality of series, a muting circuit 108 may be provided for each series, and only the muting circuit of the series corresponding to the operator whose setting state has been changed may be operated.

以上の実施例において制御回路１２はハードワ
イアードロジツクによつて構成されているが、マ
イクロコンピユータを用いて構成することもでき
るのは勿論である。その一例を第１３図に示す。 In the embodiments described above, the control circuit 12 is constructed of hardwired logic, but of course it can also be constructed using a microcomputer. An example is shown in FIG.

第１３図において、符号１０乃至１５は第１図
に示した同一符号の回路装置と同じものを示す。
また、プリセツトデータROM１１６及びRAM
１１７も第２図のROM７１及びRAM６９と同
じ機能を果すもので、磁気カード書込み及び読み
取り部１１８は第２図のヘツドWH，RH、回路
８８，８９の部分に対応する。１１９はCPU（中
央処理部）、１２０はプログラムROM、１２１
はワーキングRAMである。第２図のキヤンセル
RAM７０に相当するものはプリセツトデータ
RAM１１７あるいはワーキングRAM１２１の
一部を用いればよい。１２２乃至１２５はインタ
ーフエイス部である。各装置間のデータは共通バ
ス１２６を介して授受される。 In FIG. 13, reference numerals 10 to 15 indicate the same circuit devices as those shown in FIG. 1 with the same reference numerals.
In addition, preset data ROM116 and RAM
117 also performs the same function as the ROM 71 and RAM 69 in FIG. 2, and the magnetic card writing/reading section 118 corresponds to the heads WH, RH and circuits 88, 89 in FIG. 119 is a CPU (central processing unit), 120 is a program ROM, 121
is working RAM. Cancellation of Figure 2
The equivalent of RAM70 is preset data
Part of the RAM 117 or the working RAM 121 may be used. 122 to 125 are interface parts. Data is exchanged between each device via a common bus 126.

以上の構成から成るマイクロコンピユータ式電
子楽器を用いて、第１図乃至第１２図を参照して
説明したものと同様の制御を行なうことができ
る。すなわち、第１図乃至第１２図を参照して説
明したものと同じ内容の処理を実行させるプログ
ラムをプログラムROM１２０に記憶し、これを
CPU１１９による制御の下で実行させればよい
のである。そのプログラムの概略手順を第１４図
を参照して説明すると、まず、ステツプ１２７で
は磁気カードMCが挿入されたか否かを判断し、
YESの場合はステツプ１２８を実行する。ステ
ツプ１２８ではプリセツトパネル１１の書込みス
イツチWSWが押圧されたか否かを判断する。
YESのときはステツプ１２９に進み、コントロ
ールパネル１０の状態を磁気カードMCに書込
む。NOのときはステツプ１３０に進み、磁気カ
ードMCの記憶データを読み取つてワーキング
RAM（Ｗ・RAM）１２１に一時記憶する。次に
ルーチン１３１に移り、ステツプ１３２乃至１３
５を実行する。 Using the microcomputer electronic musical instrument having the above configuration, it is possible to perform the same control as that described with reference to FIGS. 1 to 12. That is, a program that executes the same processing as described with reference to FIGS. 1 to 12 is stored in the program ROM 120, and this program is executed.
It suffices if it is executed under the control of the CPU 119. The general procedure of the program will be explained with reference to FIG. 14. First, in step 127, it is determined whether or not the magnetic card MC has been inserted.
If YES, step 128 is executed. In step 128, it is determined whether the write switch WSW of the preset panel 11 has been pressed.
If YES, the process advances to step 129, where the status of the control panel 10 is written to the magnetic card MC. If NO, proceed to step 130, read the data stored in the magnetic card MC, and start working.
It is temporarily stored in RAM (W-RAM) 121. Next, the routine 131 is entered and steps 132 to 13 are performed.
Execute step 5.

ステツプ１３２ではコントロールパネル１０の
状態をプリセツトデータRAM１１７におけるキ
ヤンセルRAM部（Ｃ・RAM）に書込む。ステ
ツプ１３３ではプリセツトパネル１１の禁止スイ
ツチDSWによつて反転制御されるレジスタDRが
セツト状態であるか否かを判断する。NOのとき
ステツプ１３４へ、YESのとき１３５へ進む。
ステツプ１３４では、ルーチン１３１の直前のス
テツプ１３０（あるいは１３６，１３７，１３
８）でワーキングRAM１２１に一時記憶した64
ビツトのプリセツトデータをすべてコントロール
パネル１０に書込む。ステツプ１３５ではワーキ
ングRAM１２１に一時記憶した64ビツトのプリ
セツトデータのうち所定部分をコントロールパネ
ル１０に書込む。 In step 132, the state of the control panel 10 is written into the cancel RAM section (CRAM) in the preset data RAM 117. In step 133, it is determined whether the register DR, which is inverted and controlled by the inhibit switch DSW of the preset panel 11, is in the set state. If NO, proceed to step 134; if YES, proceed to step 135.
In step 134, the step 130 (or 136, 137, 13) immediately before the routine 131 is executed.
64 temporarily stored in working RAM 121 in 8)
Write all bit preset data to the control panel 10. In step 135, a predetermined portion of the 64-bit preset data temporarily stored in the working RAM 121 is written to the control panel 10.

ステツプ１２７がNOのときはステツプ１３９
に進み、RAM用のプリセツトスイツチＰ１乃至
Ｐ４が押圧されたか否かを検出する。YESであ
ればステツプ１４０に進み、同時にメモリスイツ
チMSWが押圧されたか否かを検出する。ここも
YESならばステツプ１４１に進み、コントロー
ルパネル１０の状態をプリセツトデータRAM１
１７におけるスイツチＰ１乃至Ｐ４によつて選択
されたRAM部に書き込む。ステツプ１４０が
NOのときはステツプ１３６に進み、スイツチＰ
１乃至Ｐ４によつて選択されたRAM１１７の記
憶データを読み出してワーキングRAM１２１に
一時記憶し、その後ルーチン１３１を実行する。 If step 127 is NO, step 139
Then, it is detected whether or not the RAM preset switches P1 to P4 have been pressed. If YES, the process advances to step 140, and at the same time it is detected whether or not the memory switch MSW has been pressed. Here also
If YES, proceed to step 141 and change the state of the control panel 10 to the preset data RAM1.
The data is written to the RAM section selected by switches P1 to P4 in 17. Step 140
If NO, proceed to step 136 and switch P.
The data stored in the RAM 117 selected by P1 to P4 is read out and temporarily stored in the working RAM 121, and then the routine 131 is executed.

ステツプ１３９がNOのときはステツプ１４２
に進み、ROM用のプリセツトスイツチＰ５乃至
Ｐ７が押圧されたか否かを調べる。YESのとき
はステツプ１３７に進み、NOのときはステツプ
１４３に進む。ステツプ１３７ではスイツチＰ５
乃至Ｐ７によつて選択されたプリセツトデータ
ROM１１６を読み出して、その内容をワーキン
グRAM１２１に一時記憶し、その後ルーチン１
３１を実行する。 If step 139 is NO, step 142
Then, it is checked whether the ROM preset switches P5 to P7 have been pressed. If YES, proceed to step 137; if NO, proceed to step 143. In step 137, switch P5
- Preset data selected by P7
The ROM 116 is read out, its contents are temporarily stored in the working RAM 121, and then routine 1 is executed.
Execute 31.

ステツプ１４３ではキヤンセルスイツチCSW
が押圧されたか否かを調べ、YESのときはステ
ツプ１３８に進み、キヤンセルRAM部（Ｃ・
RAM）の内容を読み出してワーキングRAM１
２１に一時記憶し、その後ルーチン１３１を実行
する。 In step 143, cancel switch CSW
It is checked whether or not is pressed. If YES, the process advances to step 138 and the cancel RAM section (C.
Read the contents of working RAM1
21, and then the routine 131 is executed.

ステツプ１４３がNOのときはステツプ１４４
に進み、禁止スイツチDSWが押圧されたか否か
を調べる。YESのときはステツプ１４５に進み、
レジスタDRの状態を反転する。つまり、DRが
セツト状態のときはリセツトし、リセツト状態の
ときはセツトする。 If step 143 is NO, step 144
Proceed to , and check whether the inhibit switch DSW has been pressed. If YES, proceed to step 145.
Inverts the state of register DR. That is, it is reset when DR is in the set state, and set when it is in the reset state.

尚、上記各実施例におけるプリセツトデータ記
憶用の書込み及び読み出し可能な記憶装置
（RAM６９，７０，１１７等）は、適宜の手段
を講ずることにより不揮発性とすることができる
のは勿論である。例えば、バツテリーバツクアツ
プ型とする。あるいは既に市販されている各種の
不揮発型RAM素子を用いる、等により電源オフ
時にもプリセツトデータを記憶保持することがで
きる。 It goes without saying that the writable and readable storage devices (RAM 69, 70, 117, etc.) for storing preset data in each of the above embodiments can be made non-volatile by taking appropriate measures. For example, it is a battery backup type. Alternatively, the preset data can be stored and retained even when the power is turned off, by using various types of non-volatile RAM elements that are already commercially available.

以上説明したようにこの考案によれば、ミユー
テイングを必要とする特定種類の楽音制御データ
の設定値が変更された場合、このデータによつて
制御された楽音の音量を一時的に減衰させるよう
にしたので、この楽音中に含まれるクリツク等の
不快な雑音を打消すことができるという優れた効
果を奏すると共に、ミユーテイングを必要としな
い種類の楽音制御データ（そのデータ変更時にお
いて楽音の音色、音量等の変化があまり不自然で
ない種類の楽音制御データ）が変更された場合
は、ミユーテイングを行わず、ミユーテイングに
よる不自然な音のとぎれを防ぐことができるとい
う効果も奏する。 As explained above, according to this invention, when the setting value of a specific type of musical tone control data that requires muting is changed, the volume of the musical tone controlled by this data is temporarily attenuated. This has the excellent effect of canceling out unpleasant noises such as clicks contained in this musical tone, and also provides musical tone control data of a type that does not require muting (when changing the data, the timbre and volume of the musical tone can be changed). If the type of musical tone control data (such as musical tone control data in which changes are not too unnatural) is changed, muting is not performed and unnatural sound interruptions due to muting can be prevented.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの考案を実施した電子楽器の全体構
成を略示するブロツク図、第２図は第１図のプリ
セツトパネル及び制御回路の詳細例を示すブロツ
ク図、第３図は第１図及び第２図に示されたコン
トロールパネルにおけるＢ型操作子ユニツトの一
例を示す回路図、第４図は同じくＢ型操作子ユニ
ツトの別の例を示す回路図、第５図は同じくコン
トロールパネルにおけるＡ型操作子ユニツトの別
の例を示す回路図、第６図は第２図におけるコン
トロールパネルに対してロード信号を与えるため
の回路部分の動作例を示すタイミングチヤート、
第７図はこの考案の一実施例を示す図であつて、
第１図の楽音発生部の内部を示すブロツク図、第
８図は第７図の補間回路の一例を示すブロツク
図、第９図は第８図の補間動作を例示するグラ
フ、第１０図は第７図の補間回路の別の例を示す
ブロツク図、第１１図は第１０図の補間動作を例
示するグラフ、第１２図は第７図のミユーテイン
グ回路の一例を示す回路図、第１３図はこの考案
を実施した別の電子楽器の全体構成を略示するブ
ロツク図、第１４図は第１３図のマイクロコンピ
ユータ部分によつて実行される処理の一例を略示
するフローチヤート、である。 １０……コントロールパネル、１０Ａ……Ａ型
操作子ユニツト、１０Ｂ……Ｂ型操作子ユニツ
ト、１１……プリセツトパネル、１２……制御回
路、１４……楽音発生部、６８……楽音制御デー
タの変更を検出する排他オア回路、９８……楽音
発生回路、１０８……ミユーテイング回路、１０
９……変更された楽音制御データが特定のデータ
であるか否かを検出するアンド回路、１１０……
楽音制御データの変更検出にもとづいて一定時間
動作するタイマ、１１１，１１２，１１３，１１
４……滑らかに減衰しその後滑らかに立上る制御
信号を発生するための回路、１１５……音量制御
用のFETゲート。 Fig. 1 is a block diagram schematically showing the overall configuration of an electronic musical instrument implementing this invention, Fig. 2 is a block diagram showing a detailed example of the preset panel and control circuit shown in Fig. 1, and Fig. 3 is a block diagram showing a detailed example of the preset panel and control circuit shown in Fig. 1. FIG. 4 is a circuit diagram showing another example of the B-type operator unit in the control panel shown in FIG. 2, and FIG. 5 is a circuit diagram showing another example of the B-type operator unit in the control panel. A circuit diagram showing another example of the A-type operator unit; FIG. 6 is a timing chart showing an example of the operation of the circuit portion for giving a load signal to the control panel in FIG. 2;
FIG. 7 is a diagram showing an embodiment of this invention,
FIG. 8 is a block diagram showing an example of the interpolation circuit shown in FIG. 7, FIG. 9 is a graph illustrating the interpolation operation shown in FIG. 8, and FIG. FIG. 11 is a graph illustrating the interpolation operation shown in FIG. 10, FIG. 12 is a circuit diagram showing an example of the muting circuit shown in FIG. 7, and FIG. 13 is a block diagram showing another example of the interpolation circuit shown in FIG. 14 is a block diagram schematically showing the overall configuration of another electronic musical instrument implementing this invention, and FIG. 14 is a flowchart schematically showing an example of processing executed by the microcomputer portion of FIG. 13. 10...Control panel, 10A...A type operator unit, 10B...B type operator unit, 11...Preset panel, 12...Control circuit, 14...Music tone generator, 68...Music tone control data Exclusive OR circuit for detecting a change in 98... Musical tone generation circuit 108... Muting circuit 10
9...AND circuit for detecting whether or not the changed musical tone control data is specific data, 110...
Timers 111, 112, 113, 11 that operate for a certain period of time based on detection of changes in musical tone control data;
4...Circuit for generating a control signal that decays smoothly and then rises smoothly, 115...FET gate for volume control.

Claims (1)

【実用新案登録請求の範囲】 １ 楽音を制御するための複数種類の楽音制御デ
ータに関して、これらのデータの値を選択又は
設定する制御データ設定手段と、 この制御データ設定手段から与えられる楽音
制御データに応じて制御された楽音を発生する
楽音発生回路と、 前記制御データ設定手段から与えられる楽音
制御データの各種類に対応して、ミユーテイン
グを必要とするか否かを示す信号を発生する信
号発生手段と、 前記制御データ設定手段から与えられる楽音
制御データが変更されたことを検出する検出手
段と、 この検出手段の出力と前記信号発生手段から
発生される信号とに基づき、各楽音制御データ
のうちミユーテイングを必要とする種類の楽音
制御データが変更されたときミユーテイング指
示信号を出力する制御手段と、 このミユーテイング指示信号に応じて前記楽
音発生回路で発生する楽音の音量を一時的に減
衰させるミユーテイング手段と を具えることを特徴とする電子楽器の楽音制御
装置。 ２ 前記ミユーテイング手段は、前記ミユーテイ
ング指示信号に応じて滑らかに減衰し一定時間
後に滑らかに立上る制御信号を発生する回路
と、この制御信号に応じて楽音の音量を制御す
る回路とを含むものである実用新案登録請求の
範囲第１項記載の電子楽器の楽音制御装置。[Claims for Utility Model Registration] 1. Control data setting means for selecting or setting values of multiple types of musical tone control data for controlling musical tones, and musical tone control data provided from this control data setting means. a musical tone generation circuit that generates a musical tone controlled in accordance with the control data; and a signal generator that generates a signal indicating whether or not muting is required in accordance with each type of musical tone control data given from the control data setting means. means for detecting that the musical tone control data given from the control data setting means has been changed; a control means for outputting a muting instruction signal when musical tone control data of a type requiring muting is changed; and a muting device for temporarily attenuating the volume of the musical tone generated by the musical tone generation circuit in response to the muting instruction signal. 1. A musical tone control device for an electronic musical instrument, comprising: means. 2. The mutating means includes a circuit that generates a control signal that smoothly decays in response to the muting instruction signal and rises smoothly after a certain period of time, and a circuit that controls the volume of musical tones in response to this control signal. A musical tone control device for an electronic musical instrument according to claim 1.