JPS6326626B2 - - Google Patents
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- JPS6326626B2 JPS6326626B2 JP56087197A JP8719781A JPS6326626B2 JP S6326626 B2 JPS6326626 B2 JP S6326626B2 JP 56087197 A JP56087197 A JP 56087197A JP 8719781 A JP8719781 A JP 8719781A JP S6326626 B2 JPS6326626 B2 JP S6326626B2
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/40—Means for preventing magnetic saturation
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
本発明はトランスの飽和を防止することが可能
な直流変換装置即ちDC−DCコンバータに関する
ものである。
な直流変換装置即ちDC−DCコンバータに関する
ものである。
従来のトランジスタコンバータを第１図を参照
して説明すると、直流電源１に出力トランス２の
１次巻線３が接続され、この１次巻線３にスイツ
チング素子としてトランジスタ４が直列に接続さ
れ、トランス２の２次巻線５には整流ダイオード
６から成る整流回路７が接続され、この整流回路
７の出力段にはダイオード８とリアクトル９とコ
ンデンサ１０とから成る平滑回路１１を介して負
荷１２が接続されている。１３は直流出力電圧を
一定に制御するためのトランジスタ４の制御回路
である。この回路１３の中には、出力電圧と基準
電圧源１４の基準電圧との誤差出力電圧を得るた
めの誤差増幅回路１５、電流検出器１６で検出さ
れた負荷電流ILに対応した電圧と基準電源１７で
与えられる過電流レベルに対応する基準電圧とを
比較する誤差増幅回路１８とを含む。一方の誤差
増幅回路１５の出力と他方の誤差増幅回路１８の
出力とはダイオード１９，２０を介して加算され
て第１の電圧コンパレータ２１の入力となる。こ
の入力はコンパレータ２１に於いて、のこぎり波
発生回路２２から発生するのこぎり波と比較され
る。尚のこぎり波発生回路２２からはトランジス
タ４のオンオフ周期と同一周期ののこぎり波が発
生する。第２の電圧コンパレータ２４は、のこぎ
り波発生回路２２から発生するのこぎり波と基準
電圧源２３から与えられる最大デユテイフアクタ
決定用基準電圧とを比較し、許容最大デユテイフ
アクタ即ち許容最大パルス幅を決定する。そして
この第２の電圧コンパレータ２４の出力で許可さ
れた時間だけ第１の電圧コンパレータ２１の出力
がANDゲート２５を通過する。ANDゲート２５
の出力にはトランジスタ駆動回路２６が設けら
れ、ANDゲート２５の出力に対応するベース駆
動信号がトランジスタ４に与えられる。トランス
１次巻線３に整流ダイオード２７を介して並列接
続された抵抗２８はトランス３のリセツトを行う
ものであり、この抵抗２８に並列接続されたコン
デンサ２９はスパイク電圧除去するものである。
して説明すると、直流電源１に出力トランス２の
１次巻線３が接続され、この１次巻線３にスイツ
チング素子としてトランジスタ４が直列に接続さ
れ、トランス２の２次巻線５には整流ダイオード
６から成る整流回路７が接続され、この整流回路
７の出力段にはダイオード８とリアクトル９とコ
ンデンサ１０とから成る平滑回路１１を介して負
荷１２が接続されている。１３は直流出力電圧を
一定に制御するためのトランジスタ４の制御回路
である。この回路１３の中には、出力電圧と基準
電圧源１４の基準電圧との誤差出力電圧を得るた
めの誤差増幅回路１５、電流検出器１６で検出さ
れた負荷電流ILに対応した電圧と基準電源１７で
与えられる過電流レベルに対応する基準電圧とを
比較する誤差増幅回路１８とを含む。一方の誤差
増幅回路１５の出力と他方の誤差増幅回路１８の
出力とはダイオード１９，２０を介して加算され
て第１の電圧コンパレータ２１の入力となる。こ
の入力はコンパレータ２１に於いて、のこぎり波
発生回路２２から発生するのこぎり波と比較され
る。尚のこぎり波発生回路２２からはトランジス
タ４のオンオフ周期と同一周期ののこぎり波が発
生する。第２の電圧コンパレータ２４は、のこぎ
り波発生回路２２から発生するのこぎり波と基準
電圧源２３から与えられる最大デユテイフアクタ
決定用基準電圧とを比較し、許容最大デユテイフ
アクタ即ち許容最大パルス幅を決定する。そして
この第２の電圧コンパレータ２４の出力で許可さ
れた時間だけ第１の電圧コンパレータ２１の出力
がANDゲート２５を通過する。ANDゲート２５
の出力にはトランジスタ駆動回路２６が設けら
れ、ANDゲート２５の出力に対応するベース駆
動信号がトランジスタ４に与えられる。トランス
１次巻線３に整流ダイオード２７を介して並列接
続された抵抗２８はトランス３のリセツトを行う
ものであり、この抵抗２８に並列接続されたコン
デンサ２９はスパイク電圧除去するものである。
このように構成されたコンバータのトランジス
タ４を第２図のt1〜t2区間でオン駆動すると、電
源１の電圧が１次巻線３に印加され、これに対応
した電圧が２次巻線５に生じ、整流回路７及び平
滑回路１１を介して負荷１２に供給される。第２
図でt2時点でトランジスタ４のベース駆動信号が
消滅してトランジスタ４がオフに転換すると、ト
ランジスタ４のオン期間にトランス２に蓄えられ
ていたエネルギが１次巻線３と整流ダイオード２
７と抵抗２８とから成る閉回路で消費され、第２
図Ａに示すトランジスタ４のコレクタエミツタ間
電圧VBEの上昇が制限されると共に、トランス２
が磁気的にリセツトされる。トランジスタ４のオ
フ期間に於けるリセツト電圧VRの発生期間はt2〜
t3であり、この期間の電圧印加でトランス２がリ
セツトされた後には電源１の電圧VSがトランジ
スタ４に印加される。
タ４を第２図のt1〜t2区間でオン駆動すると、電
源１の電圧が１次巻線３に印加され、これに対応
した電圧が２次巻線５に生じ、整流回路７及び平
滑回路１１を介して負荷１２に供給される。第２
図でt2時点でトランジスタ４のベース駆動信号が
消滅してトランジスタ４がオフに転換すると、ト
ランジスタ４のオン期間にトランス２に蓄えられ
ていたエネルギが１次巻線３と整流ダイオード２
７と抵抗２８とから成る閉回路で消費され、第２
図Ａに示すトランジスタ４のコレクタエミツタ間
電圧VBEの上昇が制限されると共に、トランス２
が磁気的にリセツトされる。トランジスタ４のオ
フ期間に於けるリセツト電圧VRの発生期間はt2〜
t3であり、この期間の電圧印加でトランス２がリ
セツトされた後には電源１の電圧VSがトランジ
スタ４に印加される。
ところで、負荷電流ILの変動が少ない場合に
は、１周期ごとにトランス２がリセツトされるた
めに、トランス２の飽和が生じないが、負荷電流
ILが小さい状態から急激に大きい状態になると、
十分なリセツト電圧を得ることが不可能になり、
トランス２が飽和してトランジスタ４のコレクタ
電流ICが大きくなり、トランジスタ４の破壊又は
劣化が生じる。即ち、第２図Ｄに示す負荷電流IL
が小さいt4〜t9期間ではトランジスタ４のオン時
間（t7〜t8）が短かくなり、トランス２に蓄えら
れるエネルギも少なくなるので、リセツト電圧
VRも低くなる。このため、コンデンサ２９の充
電電圧も当然低くなる。次に、t9以後に於いて負
荷電流ILが増大したためにトランジスタ４のオン
時間がt9〜t10に示すように長くなると、トランス
２をリセツトするために高い電圧が要求される。
t9〜t10時間でトランス２に比較的大きなエネルギ
が蓄えられているが、スパイク電圧除去用コンデ
ンサ２９が設けられているために、オン時にトラ
ンス２に蓄えられたエネルギがそのままリセツト
電圧として使用されず、コンデンサ２９の充電に
使用され、リセツト電圧は徐々に上昇する。従つ
て、t10〜t11のオフ期間にトランス２をリセツト
する電圧がこの時のコレクタ電流ICに対応した全
負荷時リセツト電圧レベルVAよりも低くなり、
トランス２のリセツトが不可能になる。このため
第２図Ｃに示すＢ−Ｈ曲線から明らかなように、
t9〜t12区間ではＢ−Ｈ曲線が元に戻ることが不可
能となり、次のt11以後のサイクルではリセツト
されない状態から動作が始まり、トランス２が飽
和し、第２図Ｂに示す如くトランジスタ４のコレ
クタ電流ICが過大になる。このため、従来は電力
容量の大きなトランジスタ４を使用してトランジ
スタ４の破壊又は劣化を防止するか、又はトラン
ス２の磁束密度を低く設計した。従つて、装置が
大型且つ高価になつた。
は、１周期ごとにトランス２がリセツトされるた
めに、トランス２の飽和が生じないが、負荷電流
ILが小さい状態から急激に大きい状態になると、
十分なリセツト電圧を得ることが不可能になり、
トランス２が飽和してトランジスタ４のコレクタ
電流ICが大きくなり、トランジスタ４の破壊又は
劣化が生じる。即ち、第２図Ｄに示す負荷電流IL
が小さいt4〜t9期間ではトランジスタ４のオン時
間（t7〜t8）が短かくなり、トランス２に蓄えら
れるエネルギも少なくなるので、リセツト電圧
VRも低くなる。このため、コンデンサ２９の充
電電圧も当然低くなる。次に、t9以後に於いて負
荷電流ILが増大したためにトランジスタ４のオン
時間がt9〜t10に示すように長くなると、トランス
２をリセツトするために高い電圧が要求される。
t9〜t10時間でトランス２に比較的大きなエネルギ
が蓄えられているが、スパイク電圧除去用コンデ
ンサ２９が設けられているために、オン時にトラ
ンス２に蓄えられたエネルギがそのままリセツト
電圧として使用されず、コンデンサ２９の充電に
使用され、リセツト電圧は徐々に上昇する。従つ
て、t10〜t11のオフ期間にトランス２をリセツト
する電圧がこの時のコレクタ電流ICに対応した全
負荷時リセツト電圧レベルVAよりも低くなり、
トランス２のリセツトが不可能になる。このため
第２図Ｃに示すＢ−Ｈ曲線から明らかなように、
t9〜t12区間ではＢ−Ｈ曲線が元に戻ることが不可
能となり、次のt11以後のサイクルではリセツト
されない状態から動作が始まり、トランス２が飽
和し、第２図Ｂに示す如くトランジスタ４のコレ
クタ電流ICが過大になる。このため、従来は電力
容量の大きなトランジスタ４を使用してトランジ
スタ４の破壊又は劣化を防止するか、又はトラン
ス２の磁束密度を低く設計した。従つて、装置が
大型且つ高価になつた。
第１図の方式の欠点を解決するために、本願発
明者は、第３図に示す方式を提案した。この第３
図の回路は第１図の回路にコンデンサ充電用電源
回路３０を付加したものである。即ち、別電源３
１と逆流阻止用整流用ダイオード３２とから成る
回路をコンデンサ２９に並列接続したものであ
る。電源３１は主回路の直流電源１とは別電源と
なるように構成され、全負荷電流ILMが流れた時
に要求されるリセツト電圧レベルVAにほぼ等し
い電圧VRMをコンデンサ２９に供給する。
明者は、第３図に示す方式を提案した。この第３
図の回路は第１図の回路にコンデンサ充電用電源
回路３０を付加したものである。即ち、別電源３
１と逆流阻止用整流用ダイオード３２とから成る
回路をコンデンサ２９に並列接続したものであ
る。電源３１は主回路の直流電源１とは別電源と
なるように構成され、全負荷電流ILMが流れた時
に要求されるリセツト電圧レベルVAにほぼ等し
い電圧VRMをコンデンサ２９に供給する。
上述の如く充電用電源回路３０を設けた装置に
於いて、第４図Ｄに示す如くt5〜t9区間で負荷電
流ILが減少して軽負荷状態となりt9で急激に負荷
電流ILが全負荷電流ILMになる場合には、t6〜t7の
オン期間でコレクタ電流ICは小さくなり、t7〜t8
のオフ期間でのフライバツク電圧も当然低くな
る。このため、ダイオード２７はオフとなり、ト
ランジスタ４には直流電源１の電圧VSとトラン
ス２の電圧との和が印加される。t7〜t8期間での
フライバツク電圧が低くても、コンデンサ２９は
別電源３１によつて電圧VRMで充電されているの
で、第１図の従来回路のように充電電圧が低下し
ない。t9〜t10のオン期間でコレクタ電流ICが増大
すれば、これに応じたフライバツク電圧がt10〜
t11で発生し、ダイオード２７がオンになつてリ
セツト電圧となる。この際、コンデンサ２９は予
め電圧VRMに充電されているので、フライバツク
電圧がコンデンサ２９に吸収されてリセツト不可
能になる事態は生じない。従つて、トランス２の
飽和が防止され、過大なコレクタ電流が制限され
る。尚リセツト電圧は別電源３１の電圧VRMにク
ランプされた状態となり、またVCEもクランプさ
れた状態となる。
於いて、第４図Ｄに示す如くt5〜t9区間で負荷電
流ILが減少して軽負荷状態となりt9で急激に負荷
電流ILが全負荷電流ILMになる場合には、t6〜t7の
オン期間でコレクタ電流ICは小さくなり、t7〜t8
のオフ期間でのフライバツク電圧も当然低くな
る。このため、ダイオード２７はオフとなり、ト
ランジスタ４には直流電源１の電圧VSとトラン
ス２の電圧との和が印加される。t7〜t8期間での
フライバツク電圧が低くても、コンデンサ２９は
別電源３１によつて電圧VRMで充電されているの
で、第１図の従来回路のように充電電圧が低下し
ない。t9〜t10のオン期間でコレクタ電流ICが増大
すれば、これに応じたフライバツク電圧がt10〜
t11で発生し、ダイオード２７がオンになつてリ
セツト電圧となる。この際、コンデンサ２９は予
め電圧VRMに充電されているので、フライバツク
電圧がコンデンサ２９に吸収されてリセツト不可
能になる事態は生じない。従つて、トランス２の
飽和が防止され、過大なコレクタ電流が制限され
る。尚リセツト電圧は別電源３１の電圧VRMにク
ランプされた状態となり、またVCEもクランプさ
れた状態となる。
ところで、第１図及び第３図の回路に於いて、
トランジスタ４のオンの期間にトランス２に蓄え
られるエネルギをオフ期間に放出しないとリセツ
トすることが出来ない。トランジスタ４のオン期
間に蓄えられるエネルギは、入力電圧VS、コレ
クタ電流IC、パルス幅即ちオン時間TONによつて
変化し、第１図の回路では入力電圧VSが高い時
には必然的にリセツト電圧も高くなる。ところ
が、トランジスタ４のオフ時間には入力電圧VS
とリセツト電圧VRとの和の電圧VS＋VRがコレク
タエミツタ間に印加され、入力電圧が高い場合に
はトランジスタ４に相当大きな電圧が加わる。こ
のため、高耐圧のトランジスタ４を使用すること
が要求される。これに対して、第３図の回路で
は、別電源３１の電圧VRMによつてリセツト電圧
VRがクランプされるので、トランジスタ４に印
加される電圧は制限され、トランジスタ４の耐圧
を低くすることが出来る。しかし、負荷短絡又は
負荷の急増の場合にトランス２が飽和する恐れが
ある。即ち、従来の回路では、入力電圧が低い場
合でも所定の出力電圧が得られるように、デユテ
イフアクタは例えば50％のように比較的大きく固
定設定されている。このようにデユテイフアクタ
が大きく且つ入力電圧VSが高い状態で負荷短絡
が生じると、まず出力電圧が低下するので、パル
ス幅を広げる動作となり、最大パルス幅（最大デ
ユテイフアクタ）になる。尚過電流検出用の誤差
増幅回路１８が設けられているが、一般には応答
遅れがあるために、直ちにパルス幅が狭められな
い。最大パルス幅となり且つ入力電圧VSが高い
と、トランス２に蓄えられるエネルギも大きくな
り、大きなリセツト電圧が必要になる。しかし、
トランジスタ４の耐圧との関係でリセツト電圧が
制限されていると、十分なリセツト電圧が得るこ
とが出来ず、トランス２が飽和する恐れがある。
トランジスタ４のオンの期間にトランス２に蓄え
られるエネルギをオフ期間に放出しないとリセツ
トすることが出来ない。トランジスタ４のオン期
間に蓄えられるエネルギは、入力電圧VS、コレ
クタ電流IC、パルス幅即ちオン時間TONによつて
変化し、第１図の回路では入力電圧VSが高い時
には必然的にリセツト電圧も高くなる。ところ
が、トランジスタ４のオフ時間には入力電圧VS
とリセツト電圧VRとの和の電圧VS＋VRがコレク
タエミツタ間に印加され、入力電圧が高い場合に
はトランジスタ４に相当大きな電圧が加わる。こ
のため、高耐圧のトランジスタ４を使用すること
が要求される。これに対して、第３図の回路で
は、別電源３１の電圧VRMによつてリセツト電圧
VRがクランプされるので、トランジスタ４に印
加される電圧は制限され、トランジスタ４の耐圧
を低くすることが出来る。しかし、負荷短絡又は
負荷の急増の場合にトランス２が飽和する恐れが
ある。即ち、従来の回路では、入力電圧が低い場
合でも所定の出力電圧が得られるように、デユテ
イフアクタは例えば50％のように比較的大きく固
定設定されている。このようにデユテイフアクタ
が大きく且つ入力電圧VSが高い状態で負荷短絡
が生じると、まず出力電圧が低下するので、パル
ス幅を広げる動作となり、最大パルス幅（最大デ
ユテイフアクタ）になる。尚過電流検出用の誤差
増幅回路１８が設けられているが、一般には応答
遅れがあるために、直ちにパルス幅が狭められな
い。最大パルス幅となり且つ入力電圧VSが高い
と、トランス２に蓄えられるエネルギも大きくな
り、大きなリセツト電圧が必要になる。しかし、
トランジスタ４の耐圧との関係でリセツト電圧が
制限されていると、十分なリセツト電圧が得るこ
とが出来ず、トランス２が飽和する恐れがある。
そこで、本発明の目的は高い入力電圧の状態で
負荷の急増が生じてもトランスが飽和しないよう
な直流変換装置を提供することにある。
負荷の急増が生じてもトランスが飽和しないよう
な直流変換装置を提供することにある。
上記目的を達成するための本発明は、１次巻線
と２次巻線とを有するトランスと、前記１次巻線
に直列に接続されたスイツチング素子と、前記１
次巻線と前記スイツチング素子との直列回路に接
続された直流電源と、前記２次巻線に接続された
整流回路と、前記１次巻線に整流ダイオードを介
して並列接続された抵抗と、許容最大デユテイフ
アクタを前記１次巻線の入力電圧の少なくとも最
大値近傍に於いて前記入力電圧にほぼ反比例する
ように変化させ、前記許容最大デユテイフアクタ
の範囲内のデユテイフアクタを有するオンオフ制
御信号を前記スイツチング素子に供給するスイツ
チング素子制御回路と、から成る直流変換装置に
係わるものである。
と２次巻線とを有するトランスと、前記１次巻線
に直列に接続されたスイツチング素子と、前記１
次巻線と前記スイツチング素子との直列回路に接
続された直流電源と、前記２次巻線に接続された
整流回路と、前記１次巻線に整流ダイオードを介
して並列接続された抵抗と、許容最大デユテイフ
アクタを前記１次巻線の入力電圧の少なくとも最
大値近傍に於いて前記入力電圧にほぼ反比例する
ように変化させ、前記許容最大デユテイフアクタ
の範囲内のデユテイフアクタを有するオンオフ制
御信号を前記スイツチング素子に供給するスイツ
チング素子制御回路と、から成る直流変換装置に
係わるものである。
上記本発明によれば、許容最大デユテイフアク
タ即ち許容最大パルス幅を入力電圧に反比例する
ように変化させるので、入力電圧が高い状態では
許容最大デユテイフアクタ即ち許容最大パルス幅
が狭い状態に保たれている。従つて、入力電圧が
高い状態で負荷短絡等が生じて出力電圧が低下
し、パルス幅が許容最大パルス幅まで広げられた
としても、許容最大パルス幅が高い入力電圧に応
答して狭められているので、スイツチング素子の
オン時間TONに蓄えられるエネルギが制限される
のみでなく、スイツチング素子のオフ時間TOFFが
長くなり、リセツト電圧を印加するリセツト時間
が長くなる。従つて、スイツチング素子の耐圧の
関係でリセツト電圧が制限されていたとしても、
長いリセツト時間のためにトランスのリセツトが
可能になり、トランスの飽和が防止される。
タ即ち許容最大パルス幅を入力電圧に反比例する
ように変化させるので、入力電圧が高い状態では
許容最大デユテイフアクタ即ち許容最大パルス幅
が狭い状態に保たれている。従つて、入力電圧が
高い状態で負荷短絡等が生じて出力電圧が低下
し、パルス幅が許容最大パルス幅まで広げられた
としても、許容最大パルス幅が高い入力電圧に応
答して狭められているので、スイツチング素子の
オン時間TONに蓄えられるエネルギが制限される
のみでなく、スイツチング素子のオフ時間TOFFが
長くなり、リセツト電圧を印加するリセツト時間
が長くなる。従つて、スイツチング素子の耐圧の
関係でリセツト電圧が制限されていたとしても、
長いリセツト時間のためにトランスのリセツトが
可能になり、トランスの飽和が防止される。
以下、第５図〜第８図を参照して本発明の実施
例について述べる。但し、第５図で符号１〜３２
で示すものは第１図及び第３図で同一符号で示す
ものと実質的に同一であるので、その説明を省略
する。
例について述べる。但し、第５図で符号１〜３２
で示すものは第１図及び第３図で同一符号で示す
ものと実質的に同一であるので、その説明を省略
する。
第５図の直流変換装置に於いては入力電圧VS
に応じてコンパレータ２４の基準電圧を変化させ
るために、入力電圧検出回路３３が設けられ、こ
れが制御範囲決定用ツエナーダイオード４０と逆
流阻止用整流ダイオード４１とを介して基準電圧
源２３の抵抗R1とR2との分圧点３４に結合され
ている。尚入力電圧検出回路３３は、トランス２
に設けられた３次巻線３５と整流ダイオード３６
と平滑用コンデンサ３７と抵抗３８とから成る。
に応じてコンパレータ２４の基準電圧を変化させ
るために、入力電圧検出回路３３が設けられ、こ
れが制御範囲決定用ツエナーダイオード４０と逆
流阻止用整流ダイオード４１とを介して基準電圧
源２３の抵抗R1とR2との分圧点３４に結合され
ている。尚入力電圧検出回路３３は、トランス２
に設けられた３次巻線３５と整流ダイオード３６
と平滑用コンデンサ３７と抵抗３８とから成る。
入力電圧検出回路３３からは入力電圧VS即ち
トランス２に電源１から供給される電圧に対応し
た直流電圧が得られ、基準電圧源２３に於ける分
圧点３４の電位は入力電圧に応答して変化する。
許容最大パルス幅決定のコンパレータ２４に於い
ては、のこぎり波発生回路２２から得られる第６
図及び第７図で示すのこぎり波３９と基準電圧源
２３から供給する最大パルス幅決定基準電圧
VMAXとが比較され、第６図及び第７図のＣで示
す許容最大パルス幅制御信号が発生する。第６図
は入力電圧VSが低い場合の状態を示し、第７図
は入力電圧VSが高い場合の状態を示す。従つて、
第６図Ｃと第７図Ｃの比較から明らかなように、
許容最大パルス幅TMAXは入力電圧VSが高くなる
に従つて狭くなる。
トランス２に電源１から供給される電圧に対応し
た直流電圧が得られ、基準電圧源２３に於ける分
圧点３４の電位は入力電圧に応答して変化する。
許容最大パルス幅決定のコンパレータ２４に於い
ては、のこぎり波発生回路２２から得られる第６
図及び第７図で示すのこぎり波３９と基準電圧源
２３から供給する最大パルス幅決定基準電圧
VMAXとが比較され、第６図及び第７図のＣで示
す許容最大パルス幅制御信号が発生する。第６図
は入力電圧VSが低い場合の状態を示し、第７図
は入力電圧VSが高い場合の状態を示す。従つて、
第６図Ｃと第７図Ｃの比較から明らかなように、
許容最大パルス幅TMAXは入力電圧VSが高くなる
に従つて狭くなる。
出力電圧制御用コンパレータ２１では第６図及
び第７図のＡに示すようにのこぎり波３９と誤差
出力電圧VEとが比較され、第６図及び第７図の
Ｂに示すパルス幅TC骼の制御パルスを発生する。
第６図及び第７図の状態ではTCがTMAXより狭い
ため、ANDゲート２５の出力には第６図及び第
７図のＤに示す如くＢのパルスがそのまま送出さ
れ、トランジスタ４は第６図又は第７図のＤのパ
ルスに応答してオンオフ動作する。トランジスタ
４のVCEは第６図又は第７図のＥで示すように変
化し、リセツト電圧VRMが一定であつても入力電
圧VSが高い場合には、オフ期間にVCEが高くな
る。
び第７図のＡに示すようにのこぎり波３９と誤差
出力電圧VEとが比較され、第６図及び第７図の
Ｂに示すパルス幅TC骼の制御パルスを発生する。
第６図及び第７図の状態ではTCがTMAXより狭い
ため、ANDゲート２５の出力には第６図及び第
７図のＤに示す如くＢのパルスがそのまま送出さ
れ、トランジスタ４は第６図又は第７図のＤのパ
ルスに応答してオンオフ動作する。トランジスタ
４のVCEは第６図又は第７図のＥで示すように変
化し、リセツト電圧VRMが一定であつても入力電
圧VSが高い場合には、オフ期間にVCEが高くな
る。
第８図は第７図に示すように入力電圧VSが高
い状態で負荷１２の電流ILが急増した状態を示
す。t3時点まで軽負荷であり、t3時点で負荷短絡
が生じたとすれば、出力電圧が低下し、出力電圧
を上げる動作となり、第２のコンパレータ２４で
決定された第８図Ｃに示す許容最大パルス幅
TMAXまで第１のコンパレータ２１の出力パルス
の幅も広がり、第８図Ｂに示すようにt4〜t5期間
でコレクタ電流ICが流れる。この時、第７図で説
明したように高い入力電圧によつて許容最大パル
ス幅TMAXが狭められているので、トランジスタ
４のオン時間TONにトランス２に蓄えられるエネ
ルギは少くなる。またオン時間TONが短かくなつ
た分だけオフ時間TOFFが長くなるので、トランス
２のリセツトを確実に行うことが可能になる。第
５図の回路には過電流制限回路が設けられている
ので、過電流検出の誤差増幅回路１８から所定の
応答遅れの後に制御出力が発生し、この制御出力
が電圧検出の誤差増幅回路１５の出力よりも高く
なると、ダイオード２０がオンになり、コンパレ
ータ２１の出力パルス幅が狭くなり、第８図Ｂの
t8〜t9期間で示すようにトランジスタ４のオン時
間は狭くなる。もし、低い入力電圧で所定の出力
電圧を得ることが可能なように設定された第６図
Ｃのような許容最大パルス幅に固定されていると
すれば、高い入力電圧で負荷短絡が生じ、出力電
圧が低下すると、第６図Ｃで示すような許容最大
パルス幅TMAXまでオン時間TONが伸び、トランス
２のリセツトが不可能になる。
い状態で負荷１２の電流ILが急増した状態を示
す。t3時点まで軽負荷であり、t3時点で負荷短絡
が生じたとすれば、出力電圧が低下し、出力電圧
を上げる動作となり、第２のコンパレータ２４で
決定された第８図Ｃに示す許容最大パルス幅
TMAXまで第１のコンパレータ２１の出力パルス
の幅も広がり、第８図Ｂに示すようにt4〜t5期間
でコレクタ電流ICが流れる。この時、第７図で説
明したように高い入力電圧によつて許容最大パル
ス幅TMAXが狭められているので、トランジスタ
４のオン時間TONにトランス２に蓄えられるエネ
ルギは少くなる。またオン時間TONが短かくなつ
た分だけオフ時間TOFFが長くなるので、トランス
２のリセツトを確実に行うことが可能になる。第
５図の回路には過電流制限回路が設けられている
ので、過電流検出の誤差増幅回路１８から所定の
応答遅れの後に制御出力が発生し、この制御出力
が電圧検出の誤差増幅回路１５の出力よりも高く
なると、ダイオード２０がオンになり、コンパレ
ータ２１の出力パルス幅が狭くなり、第８図Ｂの
t8〜t9期間で示すようにトランジスタ４のオン時
間は狭くなる。もし、低い入力電圧で所定の出力
電圧を得ることが可能なように設定された第６図
Ｃのような許容最大パルス幅に固定されていると
すれば、高い入力電圧で負荷短絡が生じ、出力電
圧が低下すると、第６図Ｃで示すような許容最大
パルス幅TMAXまでオン時間TONが伸び、トランス
２のリセツトが不可能になる。
入力電圧VSが一定値よりも低くなると、ツエ
ナーダイオード４０がオフとなり、基準電圧源２
３から送出する基準電圧は入力電圧VSに追従し
なくなり、電圧＋Ｖを抵抗R1とR2とで分圧して
得られる固定基準電圧となる。従つて入力電圧
VSが低い場合に許容最大パルス幅TMAXが大きく
なり過ぎてリセツト不可能になる事態は生じな
い。
ナーダイオード４０がオフとなり、基準電圧源２
３から送出する基準電圧は入力電圧VSに追従し
なくなり、電圧＋Ｖを抵抗R1とR2とで分圧して
得られる固定基準電圧となる。従つて入力電圧
VSが低い場合に許容最大パルス幅TMAXが大きく
なり過ぎてリセツト不可能になる事態は生じな
い。
上述から明らかなように、本実施例によれば、
トランス２の飽和を防止することが出来且つリセ
ツト電圧を低くすることが出来るから、トランス
２の小形化、トランジスタ４の低耐圧化が可能に
なる。従つて、装置の小型化、低コスト化が可能
になる。
トランス２の飽和を防止することが出来且つリセ
ツト電圧を低くすることが出来るから、トランス
２の小形化、トランジスタ４の低耐圧化が可能に
なる。従つて、装置の小型化、低コスト化が可能
になる。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、実施例ではリセツト電
圧の変動を防止するために、別電源３１を直流電
源１と別に構成したが、共通電源方式としてもよ
い。またリセツト電圧を一定にするために、充電
用電源回路３０に定電圧化回路を含めてもよい。
また、トランジスタ４を駆動制御する制御回路１
３を他励方式としたが、トランス２の電圧をトラ
ンジスタ４のベースに帰還して自励方式で駆動す
るようにしてもよい。また入力電圧をトランス２
を使用せずに独立に検出してもよい。別電源３１
の電圧を全負荷時に要求されるリセツト電圧より
も少し高く設定してもよい。
明はこれに限定されるものではなく、更に変形可
能なものである。例えば、実施例ではリセツト電
圧の変動を防止するために、別電源３１を直流電
源１と別に構成したが、共通電源方式としてもよ
い。またリセツト電圧を一定にするために、充電
用電源回路３０に定電圧化回路を含めてもよい。
また、トランジスタ４を駆動制御する制御回路１
３を他励方式としたが、トランス２の電圧をトラ
ンジスタ４のベースに帰還して自励方式で駆動す
るようにしてもよい。また入力電圧をトランス２
を使用せずに独立に検出してもよい。別電源３１
の電圧を全負荷時に要求されるリセツト電圧より
も少し高く設定してもよい。
第１図は従来のトランジスタコンバータを示す
回路図、第２図は第１図の各部の状態を示す波形
図、第３図は従来の改良されたコンバータを示す
回路図、第４図は第３図の各部の状態を示す波形
図、第５図は本発明の実施例に係わる直流変換装
置を示す回路図、第６図は入力電圧が低い場合の
第５図のＡ〜Ｅ点の状態を示す波形図、第７図は
入力電圧が高い場合の第５図のＡ〜Ｅ点の状態を
示す波形図、第８図は第５図の回路で負荷が急変
した場合のVCE、IC、許容最大パルス幅を示す波
形図である。 尚図面に用いられている符号に於いて、１は直
流電源、２はトランス、３は１次巻線、４はトラ
ンジスタ、５は２次巻線、７は整流回路、１２は
負荷、１３は制御回路、２１はコンパレータ、２
２はのこぎり波発生回路、２４は電圧コンパレー
タ、３３は入力電圧検出回路である。
回路図、第２図は第１図の各部の状態を示す波形
図、第３図は従来の改良されたコンバータを示す
回路図、第４図は第３図の各部の状態を示す波形
図、第５図は本発明の実施例に係わる直流変換装
置を示す回路図、第６図は入力電圧が低い場合の
第５図のＡ〜Ｅ点の状態を示す波形図、第７図は
入力電圧が高い場合の第５図のＡ〜Ｅ点の状態を
示す波形図、第８図は第５図の回路で負荷が急変
した場合のVCE、IC、許容最大パルス幅を示す波
形図である。 尚図面に用いられている符号に於いて、１は直
流電源、２はトランス、３は１次巻線、４はトラ
ンジスタ、５は２次巻線、７は整流回路、１２は
負荷、１３は制御回路、２１はコンパレータ、２
２はのこぎり波発生回路、２４は電圧コンパレー
タ、３３は入力電圧検出回路である。
Claims (1)
- 【特許請求の範囲】 １ １次巻線と２次巻線とを有するトランスと、
前記１次巻線に直列に接続されたスイツチング素
子と、 前記１次巻線と前記スイツチング素子との直列
回路に接続された直流電源と、 前記２次巻線に接続された整流回路と、 前記１次巻線に整流ダイオードを介して並列接
続された抵抗と、 許容最大デユテイフアクタを前記１次巻線の入
力電圧の少なくとも最大値近傍に於いて前記入力
電圧にほぼ反比例するように変化させ、前記許容
最大デユテイフアクタの範囲内のデユテイフアク
タを有するオンオフ制御信号を前記スイツチング
素子に供給するスイツチング素子制御回路と、 から成る直流変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8719781A JPS57202873A (en) | 1981-06-05 | 1981-06-05 | Dc converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8719781A JPS57202873A (en) | 1981-06-05 | 1981-06-05 | Dc converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202873A JPS57202873A (en) | 1982-12-11 |
| JPS6326626B2 true JPS6326626B2 (ja) | 1988-05-31 |
Family
ID=13908246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8719781A Granted JPS57202873A (en) | 1981-06-05 | 1981-06-05 | Dc converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013027301A (ja) * | 2011-07-15 | 2013-02-04 | O2 Micro Inc | 電力変換装置用制御装置 |
| US9397579B2 (en) | 2011-07-15 | 2016-07-19 | O2Micro Inc | Full-bridge switching DC/DC converters and controllers thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159184A (ja) * | 1983-03-02 | 1984-09-08 | Ricoh Co Ltd | 定電流高圧電源装置 |
| JPS62268361A (ja) * | 1986-05-10 | 1987-11-20 | Fujitsu Denso Ltd | スイツチング電源回路 |
| US4924369A (en) * | 1988-01-26 | 1990-05-08 | Siemens Aktiengesellschaft | Regulated blocking converter wherein switch conduction time increases with higher output voltages |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102518A (en) * | 1976-02-25 | 1977-08-27 | Nippon Telegr & Teleph Corp <Ntt> | Dc converter |
| JPS5725166A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Transformer saturation preventing circuit for switching regulator |
-
1981
- 1981-06-05 JP JP8719781A patent/JPS57202873A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102518A (en) * | 1976-02-25 | 1977-08-27 | Nippon Telegr & Teleph Corp <Ntt> | Dc converter |
| JPS5725166A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Transformer saturation preventing circuit for switching regulator |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013027301A (ja) * | 2011-07-15 | 2013-02-04 | O2 Micro Inc | 電力変換装置用制御装置 |
| US8737099B2 (en) | 2011-07-15 | 2014-05-27 | O2Micro, Inc. | Controllers for power converters |
| US9397579B2 (en) | 2011-07-15 | 2016-07-19 | O2Micro Inc | Full-bridge switching DC/DC converters and controllers thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202873A (en) | 1982-12-11 |
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