JPS63263771A - 化合物半導体デバイス - Google Patents
化合物半導体デバイスInfo
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- JPS63263771A JPS63263771A JP9740287A JP9740287A JPS63263771A JP S63263771 A JPS63263771 A JP S63263771A JP 9740287 A JP9740287 A JP 9740287A JP 9740287 A JP9740287 A JP 9740287A JP S63263771 A JPS63263771 A JP S63263771A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体デバイス、特に、デュアルゲート
GaAs、・MES −FETE単体あるいはデュアル
ゲートGaAs −MES −FETを有する化合物半
導体デバイスに関する。
GaAs、・MES −FETE単体あるいはデュアル
ゲートGaAs −MES −FETを有する化合物半
導体デバイスに関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(GaAs−FETと略す。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
(GaAs−FETと略す。
)が広く知られている。また、このGaAs −FET
の一つとして、ショットキ障壁ゲート形電界効果トラン
ジスタ(MES−FETとも称する。
の一つとして、ショットキ障壁ゲート形電界効果トラン
ジスタ(MES−FETとも称する。
)が知られている。MES −FETはn i Tl
型ノ能動層主面に設けられたオーミック接触構造のソー
ス・ドレイン電極と、その中間に一つあるいは二つ設け
られたシタットキ接合構造のゲート電極とからなり、シ
ングルゲート構造あるいはデュアルゲート構造を構成し
ている。
型ノ能動層主面に設けられたオーミック接触構造のソー
ス・ドレイン電極と、その中間に一つあるいは二つ設け
られたシタットキ接合構造のゲート電極とからなり、シ
ングルゲート構造あるいはデュアルゲート構造を構成し
ている。
テレビやVTR用のチューナ部分には、デュアルゲート
GaAs−MES −FETが使用されている。たとえ
ば、日経マグロウヒル社発行「日経エレクトロニクスJ
1986年8月11日号、P65およびP66には、
U HFチューナの高周波アンプ用として、デュアルゲ
ートGaAs−FETと5個の抵抗からなるGaAsモ
ノリシックICが紹介されている。
GaAs−MES −FETが使用されている。たとえ
ば、日経マグロウヒル社発行「日経エレクトロニクスJ
1986年8月11日号、P65およびP66には、
U HFチューナの高周波アンプ用として、デュアルゲ
ートGaAs−FETと5個の抵抗からなるGaAsモ
ノリシックICが紹介されている。
デュアルゲートGaAs ・MES−FETは、基本的
には、第8図に示されるような構造となっている。すな
わち、半絶縁性GaAs基板1の主面に設けられた一対
のn十形のソース領域2とドレイン領域3の上に、それ
ぞれソース電極4あるいはドレイン電極5を有するとと
もに、前記ソース領域2とドレイン領域3間に設けられ
た能動層(チャネル領域)6の上に、それぞれ第1ゲー
ト電掻7 (以下、第1ゲートG、とも称する。)およ
び第2ゲート電極8(以下、第2ゲートGtとも称する
。)を有する構造となっている。そして、前記第1ゲー
トG1に高周波信号が入力され、第2ゲートG2に自動
利得制御(AGC)電圧VAG0がかけられる。
には、第8図に示されるような構造となっている。すな
わち、半絶縁性GaAs基板1の主面に設けられた一対
のn十形のソース領域2とドレイン領域3の上に、それ
ぞれソース電極4あるいはドレイン電極5を有するとと
もに、前記ソース領域2とドレイン領域3間に設けられ
た能動層(チャネル領域)6の上に、それぞれ第1ゲー
ト電掻7 (以下、第1ゲートG、とも称する。)およ
び第2ゲート電極8(以下、第2ゲートGtとも称する
。)を有する構造となっている。そして、前記第1ゲー
トG1に高周波信号が入力され、第2ゲートG2に自動
利得制御(AGC)電圧VAG0がかけられる。
上述のようなデュアルゲートGaAs−MES・FET
は、その製造において、第1ゲーIt極7と第2ゲート
電極8の下の能動層6は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物1度となっている。
は、その製造において、第1ゲーIt極7と第2ゲート
電極8の下の能動層6は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物1度となっている。
一方、このようなデュアルゲ−1−GaAs−MES−
FETにあっても、他の半導体デバイスと同様により高
い性能が希求されている。
FETにあっても、他の半導体デバイスと同様により高
い性能が希求されている。
本出願人にあっても、デュアルゲー)GaAs・M[E
S −FETの高周波特性をより一層閏めることか要請
されている。
S −FETの高周波特性をより一層閏めることか要請
されている。
デュアルゲートGaAs −MES−FETの高周波特
性を高めるためには、単純には、前記能動層の不純物濃
度を高くすれば良いことが考えられる。
性を高めるためには、単純には、前記能動層の不純物濃
度を高くすれば良いことが考えられる。
しかし、前記能動層の不純物濃度を高くすると、第2ゲ
ートGtとドレイン電極との間の耐圧が小さくなり、リ
ーク電流IGgが増大し、チューナ等の回路要求に合わ
なくなる。
ートGtとドレイン電極との間の耐圧が小さくなり、リ
ーク電流IGgが増大し、チューナ等の回路要求に合わ
なくなる。
また、前記リーク電流IGtを低く抑えるためには、前
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生しることが本発明者によってあき
らかにされた。
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生しることが本発明者によってあき
らかにされた。
すなわち、ゲート・ソース間容量C1は、入力インピー
ダンスR8に反比例する。また、入力インピーダンスR
4はソース抵抗R1に比例する。
ダンスR8に反比例する。また、入力インピーダンスR
4はソース抵抗R1に比例する。
また、雑音指数(NF)はソース抵抗R3に比例する。
したがって、前記能動層の濃度を下げると、ゲート・ソ
ース間容N c *−が小さくなり、入力インピーダン
スR1が上がる。また、ソース抵抗R1も大きくなるた
め、雑音指数(NF)が悪(なる。
ース間容N c *−が小さくなり、入力インピーダン
スR1が上がる。また、ソース抵抗R1も大きくなるた
め、雑音指数(NF)が悪(なる。
本発明の目的は、リーク電流が少なくかつ高周波特性や
雑音特性が優れたデュアルゲー)GaAs−MES−F
ETを有する化合物半導体デバイスを提供することにあ
る。
雑音特性が優れたデュアルゲー)GaAs−MES−F
ETを有する化合物半導体デバイスを提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明のデュアルゲートGaAs・MES
−FETにあっては、第1ゲート電極下の能動層は不純
物濃度が高く、第2ゲート電極下の能動層は不純物濃度
が低くなっている。
−FETにあっては、第1ゲート電極下の能動層は不純
物濃度が高く、第2ゲート電極下の能動層は不純物濃度
が低くなっている。
上記した手段によれば、本発明のデュアルゲートGaA
s −MES −FETにあっては、第1ゲート電極下
の能動層は不純物濃度が高くなっていることから、雑音
指数を堝なうことなく高周波特性を高くできるとともに
、第2ゲート電極下の能動層は不純物濃度が低くなって
いるためリーク電流が低くなり、セットする回路特性と
のマツチングが良くなる。
s −MES −FETにあっては、第1ゲート電極下
の能動層は不純物濃度が高くなっていることから、雑音
指数を堝なうことなく高周波特性を高くできるとともに
、第2ゲート電極下の能動層は不純物濃度が低くなって
いるためリーク電流が低くなり、セットする回路特性と
のマツチングが良くなる。
以下図面を参照して本発明の一実施例について説明する
。
。
第1図は本発明のデュアルゲートGaAs−MES−F
ETを示す断面図、第2図〜第6図は本発明によるデュ
アルゲートGaAs−MES −FETの各製造工程に
おける図であって、第2図はn十形層が形成されたウェ
ハを示す断面図、第3図は第1ゲート電極下の能動層が
形成されたウェハを示す断面図、第4図は第2ゲート電
極下の能動層が形成されたウェハを示す断面図、第5図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第6図はゲート電極が形成されたウェハを示す断面
図である。
ETを示す断面図、第2図〜第6図は本発明によるデュ
アルゲートGaAs−MES −FETの各製造工程に
おける図であって、第2図はn十形層が形成されたウェ
ハを示す断面図、第3図は第1ゲート電極下の能動層が
形成されたウェハを示す断面図、第4図は第2ゲート電
極下の能動層が形成されたウェハを示す断面図、第5図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第6図はゲート電極が形成されたウェハを示す断面
図である。
この実施例のデュアルゲー)GaAs−MES・FET
は、第1図に示されるような構造となっている。
は、第1図に示されるような構造となっている。
デュアルゲートGaAs−MES −FETチフプ(以
下、単にチップとも称する。)lO−よ、第1図に示さ
れるように、半絶縁性GaAs基板lの主面に一対のn
十形層(不純物濃度は1.5×to”個/cm”程度と
なる。)からなるソース領域2およびドレイン領域3を
有するとともに、これら領域上には、ソース電極4およ
びドレイン電極5を有している。また、前記一対のソー
ス領域2とドレイン領域3との間の半絶縁性GaAs基
板lの表層部分には、能動層6が設けられている。
下、単にチップとも称する。)lO−よ、第1図に示さ
れるように、半絶縁性GaAs基板lの主面に一対のn
十形層(不純物濃度は1.5×to”個/cm”程度と
なる。)からなるソース領域2およびドレイン領域3を
有するとともに、これら領域上には、ソース電極4およ
びドレイン電極5を有している。また、前記一対のソー
ス領域2とドレイン領域3との間の半絶縁性GaAs基
板lの表層部分には、能動層6が設けられている。
この能動層6は、これが本発明の特徴であるが、ソース
領域2からドレイン領域3に亘って延在する第1ゲート
用能動層11と、この第1ゲート用能動層11よりも不
純物濃度が低い第2ゲート用能動層12とからなってい
る。前記第1ゲート用能動層11は、不純物濃度が3.
0X10”個/cm”程度と比較的高くなっていること
から、ソース抵抗R1が低くなる。この結果、ソース抵
抗R1に比例する雑音指数(NF)および人力インピー
ダンスRi は低くなる。また、入力インピーダンスR
,が小さくなることによって、入力インピーダンスR1
に反比例するゲート・ソース間容置C□は大きくなる。
領域2からドレイン領域3に亘って延在する第1ゲート
用能動層11と、この第1ゲート用能動層11よりも不
純物濃度が低い第2ゲート用能動層12とからなってい
る。前記第1ゲート用能動層11は、不純物濃度が3.
0X10”個/cm”程度と比較的高くなっていること
から、ソース抵抗R1が低くなる。この結果、ソース抵
抗R1に比例する雑音指数(NF)および人力インピー
ダンスRi は低くなる。また、入力インピーダンスR
,が小さくなることによって、入力インピーダンスR1
に反比例するゲート・ソース間容置C□は大きくなる。
また、前記第2ゲート用能動層12は、その不純物濃度
が1.0X10”個/cm”程度と低く、なっているこ
とから、第2ゲート電極8とソース電極4との間の耐圧
が高くなり、リーク電流IG2が低減される。
が1.0X10”個/cm”程度と低く、なっているこ
とから、第2ゲート電極8とソース電極4との間の耐圧
が高くなり、リーク電流IG2が低減される。
また、前記第1ゲート用能動層ll上には第1ゲート電
極7が設けられているとともに、前記第2ゲート用能動
層12上には第2ゲート電極8が設けられている。なお
、図中9は絶縁膜である。
極7が設けられているとともに、前記第2ゲート用能動
層12上には第2ゲート電極8が設けられている。なお
、図中9は絶縁膜である。
つぎに、第2図〜第6図を参照しながらこのようなデュ
アルゲートGaAs−MES −FETチフプ10の製
造方法について説明する。
アルゲートGaAs−MES −FETチフプ10の製
造方法について説明する。
最初に第2図に示されるように、化合物半導体薄板(ウ
ェハ)13が用意される。このウェハ13は半絶縁性G
aAs基板lからなっている。このウェハ13の主面に
は、絶縁膜14が常用のりソグラフィによって部分的に
設けられるとともに、Siが矢印に示すように打ち込ま
れ、不純物濃度が1.5X10”個/cm”程度となる
n十形のソース領域2およびドレイン領域3が形成され
る。
ェハ)13が用意される。このウェハ13は半絶縁性G
aAs基板lからなっている。このウェハ13の主面に
は、絶縁膜14が常用のりソグラフィによって部分的に
設けられるとともに、Siが矢印に示すように打ち込ま
れ、不純物濃度が1.5X10”個/cm”程度となる
n十形のソース領域2およびドレイン領域3が形成され
る。
つぎに、前記絶縁膜14は除去される。その後、第3図
に示されるように、常用のりソグラフィによって、ソー
ス領域2とドレイン領域3の間の半絶縁性GaAS基板
lの主面のソース電極4側が絶縁膜15で被われる。ま
た、このウェハ13はその主面に矢印に示すように再び
Siがイオン注入される。この結果、前記絶縁膜15の
隣りのソース領域2側には、不純物濃度が3.0X10
”個/cm”程度となる第1ゲート用能動層11が形成
される。
に示されるように、常用のりソグラフィによって、ソー
ス領域2とドレイン領域3の間の半絶縁性GaAS基板
lの主面のソース電極4側が絶縁膜15で被われる。ま
た、このウェハ13はその主面に矢印に示すように再び
Siがイオン注入される。この結果、前記絶縁膜15の
隣りのソース領域2側には、不純物濃度が3.0X10
”個/cm”程度となる第1ゲート用能動層11が形成
される。
つぎに、前記絶縁膜15は除去される。その後、第4図
に示されるように、ウェハ13の主面全域には、矢印に
示すように再びSiがイオン注入される。そして、イオ
ン注入がなされていない領域、すなわち、第2ゲート用
能動層形成領域には、不純物濃度が1.0XIO”個/
cm”程度となる第2ゲート用能動層12が形成される
。前記ソース領域2とソース電極4間に設けられる能動
層6は、前記第1ゲート用能動層11および第2ゲート
用能動層12によって構成される。
に示されるように、ウェハ13の主面全域には、矢印に
示すように再びSiがイオン注入される。そして、イオ
ン注入がなされていない領域、すなわち、第2ゲート用
能動層形成領域には、不純物濃度が1.0XIO”個/
cm”程度となる第2ゲート用能動層12が形成される
。前記ソース領域2とソース電極4間に設けられる能動
層6は、前記第1ゲート用能動層11および第2ゲート
用能動層12によって構成される。
つぎに、第5図に示されるように、ソース領域2とドレ
イン領域3上にソース電極4あるいはドレイン電極5が
リフトオフ法によって形成される。
イン領域3上にソース電極4あるいはドレイン電極5が
リフトオフ法によって形成される。
すなわち、このソース電極4およびドレイン電極 5の
形成にあっては、最初に前記ウェハ13の主面全域には
、PSG膜等からなる絶縁膜9が設けられるとともに、
この絶縁II*9上には、図示しないホトレジスト膜が
形成され、かつこのホトレジスト膜は所定パンシベーシ
ョン膜に感光され、さらに現像される。そこで、このパ
ターニングされたホトレジスト膜をマスクとして、露出
する絶縁膜9部分をエツチング除去する。エツチング除
去部分は、具体的にはソース電極形成領域およびドレイ
ン電極形成領域である。つぎに、ウェハ13の主面には
、最下層がAuC;eとなり全体の厚さが6000人程
度0電極素材となるA u G e / Nr / A
u層が形成される。その後、前記ホトレジスト膜が除
去される。この結果、ホトレジスト膜の除去に伴い、ホ
トレジスト膜上のA u G a / Ni / A
u層が除去され、かつホトレジスト膜で被われないソー
ス領域2とドレイン領域3上に電極素材が残り、ソース
電極4とドレイン電極5が形成される。
形成にあっては、最初に前記ウェハ13の主面全域には
、PSG膜等からなる絶縁膜9が設けられるとともに、
この絶縁II*9上には、図示しないホトレジスト膜が
形成され、かつこのホトレジスト膜は所定パンシベーシ
ョン膜に感光され、さらに現像される。そこで、このパ
ターニングされたホトレジスト膜をマスクとして、露出
する絶縁膜9部分をエツチング除去する。エツチング除
去部分は、具体的にはソース電極形成領域およびドレイ
ン電極形成領域である。つぎに、ウェハ13の主面には
、最下層がAuC;eとなり全体の厚さが6000人程
度0電極素材となるA u G e / Nr / A
u層が形成される。その後、前記ホトレジスト膜が除
去される。この結果、ホトレジスト膜の除去に伴い、ホ
トレジスト膜上のA u G a / Ni / A
u層が除去され、かつホトレジスト膜で被われないソー
ス領域2とドレイン領域3上に電極素材が残り、ソース
電極4とドレイン電極5が形成される。
つぎに、第6図に示されるように、A1蒸着によるリフ
トオフ法によって、前記第1ゲート用能動層ll上と、
第2ゲート用能動層12上には、それぞれ第1ゲート電
極7および第2ゲート電極8が形成される。
トオフ法によって、前記第1ゲート用能動層ll上と、
第2ゲート用能動層12上には、それぞれ第1ゲート電
極7および第2ゲート電極8が形成される。
また、図示はしないが、ウェハ13の表面には部分的に
バンシベーション膜が形成される。さらに、ウェハ13
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第1図に示されるようなチップlOが多数製造され
る。
バンシベーション膜が形成される。さらに、ウェハ13
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第1図に示されるようなチップlOが多数製造され
る。
このような実施例によれば、つぎのような効果が得られ
る。
る。
(1)本発明のデュアルゲートGaAs−MES・FE
Tは、第2ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第2ゲート電極とドレイ
ン電極との間の耐圧が向上し、第2ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。
Tは、第2ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第2ゲート電極とドレイ
ン電極との間の耐圧が向上し、第2ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。
(2)上記(1)により、本発明のデュアルゲートGa
As・MES−FETは、リーク電流が少なくなること
から、チューナ等に組み込む場合、回路特性にマツチン
グし易くなり、セツティングが容易とな・るという効果
が得られる。
As・MES−FETは、リーク電流が少なくなること
から、チューナ等に組み込む場合、回路特性にマツチン
グし易くなり、セツティングが容易とな・るという効果
が得られる。
(3)上記(1)により、本発明のデュアルゲートGa
As −MES −FETは、リーク電流が少なくなる
ことがら信顛度が高くなるという効果が得られる。
As −MES −FETは、リーク電流が少なくなる
ことがら信顛度が高くなるという効果が得られる。
(4)上記(1)により、本発明のデュアルゲ−)Ga
As−MES−FETは、第2ゲート電極下の能動層の
不純物濃度が低くなっているとともに、第1ゲート電極
下の能動層の不純物、濃度が高くなっていることから、
前記第1ゲート電極下の能動層の不純物濃度に依存する
雑音指数(NF)等の高周波特性を向上させることがで
きるという効果が得られる。
As−MES−FETは、第2ゲート電極下の能動層の
不純物濃度が低くなっているとともに、第1ゲート電極
下の能動層の不純物、濃度が高くなっていることから、
前記第1ゲート電極下の能動層の不純物濃度に依存する
雑音指数(NF)等の高周波特性を向上させることがで
きるという効果が得られる。
(5)上記(1)〜(4)により、本発明によれば、高
周波特性が優れかつ信頌度が高いデュアルゲートGaA
s−MES−FETを提供することができるという相乗
効果が得られる。
周波特性が優れかつ信頌度が高いデュアルゲートGaA
s−MES−FETを提供することができるという相乗
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、不純物濃度の
低い第2ゲート電極日下の第2ゲート用能動層12およ
び第1ゲート電極7下の第1ゲート用能動層11を形成
する場合、第7図に示されるように、ソース領域2とド
レイン領域3を形成した後、前記第2ゲート用能動層を
形成する領域に対応するウェハ13の主面部分に、イオ
ン注入時、一部のイオンが通過する程度の厚さの膜(ス
ルー膜)16を設け、その後、イオン注入することによ
って、第1ゲート用能動層11と、この第1ゲート用能
動WJllよりも不純物濃度が低い第2ゲート用能動層
12を形成してもよい、この例では、−回のイオン注入
によって第1ゲート用能動層11と第2ゲート用能動層
12が同時に形成できるため、工程を一つ低減できる特
長がある。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、不純物濃度の
低い第2ゲート電極日下の第2ゲート用能動層12およ
び第1ゲート電極7下の第1ゲート用能動層11を形成
する場合、第7図に示されるように、ソース領域2とド
レイン領域3を形成した後、前記第2ゲート用能動層を
形成する領域に対応するウェハ13の主面部分に、イオ
ン注入時、一部のイオンが通過する程度の厚さの膜(ス
ルー膜)16を設け、その後、イオン注入することによ
って、第1ゲート用能動層11と、この第1ゲート用能
動WJllよりも不純物濃度が低い第2ゲート用能動層
12を形成してもよい、この例では、−回のイオン注入
によって第1ゲート用能動層11と第2ゲート用能動層
12が同時に形成できるため、工程を一つ低減できる特
長がある。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるチューナ用のデュア
ルゲートGaAs−MES−FETの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
をその背景となった利用分野であるチューナ用のデュア
ルゲートGaAs−MES−FETの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
本発明は少なくともデュアルゲートGaAs・MES・
FETを有する化合物半4体デバイスの製造技術には適
用できる。
FETを有する化合物半4体デバイスの製造技術には適
用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明のデュアルゲートGaAs・MES−
FETにあっては、第1ゲート電極下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第2ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、チューナとのセツティングも容易となる
。
FETにあっては、第1ゲート電極下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第2ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、チューナとのセツティングも容易となる
。
第1図は本発明のデュアルゲー)GaAs・MES・F
ETを示す断面図、 第2図は本発明によるデュアルゲートQa fi、 s
・MES −FETの製造におけるウェハを示す断面図
、 第3図は同じく第1ゲート電極下の能動層が形成された
ウェハを示す断面図、 第4図は同じく第2ゲート電極下の能動層が形成された
ウェハを示す断面図、 第5図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、 第6図は同じくゲート電極が形成されたウェハを示す断
面図、 第7図は本発明の他の実施例による能動層の形成状態を
示すウェハの断面図、 第8図は従来のデュアルゲ−1−GaAs−MES−F
ETの要部を示す断面図である。 1・・・半絶縁性GaAs基板、2・・・ソースzn域
、3・・・ドレインeMMA、4・・・ソース電極、5
・・・ドレイン電極、6・・・能動層、7・・・第1ゲ
ート電極、8・・・第2ゲート電極、9・・・絶縁膜、
IO・・・チップ、■■・・・第1ゲート用能動層、1
2・・・第2ゲート用能動層、13・・・ウェハ、14
・・・絶縁膜、15・・・絶縁膜、16・・・膜(スル
ー膜)。 代理人 弁理士 小川勝馬 パ) 第 1 図 】 ′ 第 3 図 第 5 図 第 6 図
ETを示す断面図、 第2図は本発明によるデュアルゲートQa fi、 s
・MES −FETの製造におけるウェハを示す断面図
、 第3図は同じく第1ゲート電極下の能動層が形成された
ウェハを示す断面図、 第4図は同じく第2ゲート電極下の能動層が形成された
ウェハを示す断面図、 第5図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、 第6図は同じくゲート電極が形成されたウェハを示す断
面図、 第7図は本発明の他の実施例による能動層の形成状態を
示すウェハの断面図、 第8図は従来のデュアルゲ−1−GaAs−MES−F
ETの要部を示す断面図である。 1・・・半絶縁性GaAs基板、2・・・ソースzn域
、3・・・ドレインeMMA、4・・・ソース電極、5
・・・ドレイン電極、6・・・能動層、7・・・第1ゲ
ート電極、8・・・第2ゲート電極、9・・・絶縁膜、
IO・・・チップ、■■・・・第1ゲート用能動層、1
2・・・第2ゲート用能動層、13・・・ウェハ、14
・・・絶縁膜、15・・・絶縁膜、16・・・膜(スル
ー膜)。 代理人 弁理士 小川勝馬 パ) 第 1 図 】 ′ 第 3 図 第 5 図 第 6 図
Claims (1)
- 1、デュアルゲートGaAs・MES・FETを有する
化合物半導体デバイスであって、前記デュアルゲートに
おける第2ゲート下の能動層の不純物濃度は、第1ゲー
ト下の能動層の不純物濃度よりも低くなっていることを
特徴とする化合物半導体デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9740287A JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9740287A JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63263771A true JPS63263771A (ja) | 1988-10-31 |
Family
ID=14191517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9740287A Pending JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63263771A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
-
1987
- 1987-04-22 JP JP9740287A patent/JPS63263771A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
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