JPS63263771A - 化合物半導体デバイス - Google Patents
化合物半導体デバイスInfo
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- JPS63263771A JPS63263771A JP9740287A JP9740287A JPS63263771A JP S63263771 A JPS63263771 A JP S63263771A JP 9740287 A JP9740287 A JP 9740287A JP 9740287 A JP9740287 A JP 9740287A JP S63263771 A JPS63263771 A JP S63263771A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体デバイス、特に、デュアルゲート
ＧａＡｓ、・ＭＥＳ −ＦＥＴＥ単体あるいはデュアル
ゲートＧａＡｓ −ＭＥＳ −ＦＥＴを有する化合物半
導体デバイスに関する。
ＧａＡｓ、・ＭＥＳ −ＦＥＴＥ単体あるいはデュアル
ゲートＧａＡｓ −ＭＥＳ −ＦＥＴを有する化合物半
導体デバイスに関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴと略す。
）が広く知られている。また、このＧａＡｓ −ＦＥＴ
の一つとして、ショットキ障壁ゲート形電界効果トラン
ジスタ（ＭＥＳ−ＦＥＴとも称する。
の一つとして、ショットキ障壁ゲート形電界効果トラン
ジスタ（ＭＥＳ−ＦＥＴとも称する。
）が知られている。ＭＥＳ −ＦＥＴはｎ ｉ Ｔｌ
型ノ能動層主面に設けられたオーミック接触構造のソー
ス・ドレイン電極と、その中間に一つあるいは二つ設け
られたシタットキ接合構造のゲート電極とからなり、シ
ングルゲート構造あるいはデュアルゲート構造を構成し
ている。
型ノ能動層主面に設けられたオーミック接触構造のソー
ス・ドレイン電極と、その中間に一つあるいは二つ設け
られたシタットキ接合構造のゲート電極とからなり、シ
ングルゲート構造あるいはデュアルゲート構造を構成し
ている。
テレビやＶＴＲ用のチューナ部分には、デュアルゲート
ＧａＡｓ−ＭＥＳ −ＦＥＴが使用されている。たとえ
ば、日経マグロウヒル社発行「日経エレクトロニクスＪ
１９８６年８月１１日号、Ｐ６５およびＰ６６には、
Ｕ ＨＦチューナの高周波アンプ用として、デュアルゲ
ートＧａＡｓ−ＦＥＴと５個の抵抗からなるＧａＡｓモ
ノリシックＩＣが紹介されている。
ＧａＡｓ−ＭＥＳ −ＦＥＴが使用されている。たとえ
ば、日経マグロウヒル社発行「日経エレクトロニクスＪ
１９８６年８月１１日号、Ｐ６５およびＰ６６には、
Ｕ ＨＦチューナの高周波アンプ用として、デュアルゲ
ートＧａＡｓ−ＦＥＴと５個の抵抗からなるＧａＡｓモ
ノリシックＩＣが紹介されている。
デュアルゲートＧａＡｓ ・ＭＥＳ−ＦＥＴは、基本的
には、第８図に示されるような構造となっている。すな
わち、半絶縁性ＧａＡｓ基板１の主面に設けられた一対
のｎ十形のソース領域２とドレイン領域３の上に、それ
ぞれソース電極４あるいはドレイン電極５を有するとと
もに、前記ソース領域２とドレイン領域３間に設けられ
た能動層（チャネル領域）６の上に、それぞれ第１ゲー
ト電掻７ （以下、第１ゲートＧ、とも称する。）およ
び第２ゲート電極８（以下、第２ゲートＧｔとも称する
。）を有する構造となっている。そして、前記第１ゲー
トＧ１に高周波信号が入力され、第２ゲートＧ２に自動
利得制御（ＡＧＣ）電圧ＶＡＧ０がかけられる。
には、第８図に示されるような構造となっている。すな
わち、半絶縁性ＧａＡｓ基板１の主面に設けられた一対
のｎ十形のソース領域２とドレイン領域３の上に、それ
ぞれソース電極４あるいはドレイン電極５を有するとと
もに、前記ソース領域２とドレイン領域３間に設けられ
た能動層（チャネル領域）６の上に、それぞれ第１ゲー
ト電掻７ （以下、第１ゲートＧ、とも称する。）およ
び第２ゲート電極８（以下、第２ゲートＧｔとも称する
。）を有する構造となっている。そして、前記第１ゲー
トＧ１に高周波信号が入力され、第２ゲートＧ２に自動
利得制御（ＡＧＣ）電圧ＶＡＧ０がかけられる。
上述のようなデュアルゲートＧａＡｓ−ＭＥＳ・ＦＥＴ
は、その製造において、第１ゲーＩｔ極７と第２ゲート
電極８の下の能動層６は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物１度となっている。
は、その製造において、第１ゲーＩｔ極７と第２ゲート
電極８の下の能動層６は、イオン注入あるいはエピタキ
シャル成長によって形成されるため、全体は同一の不純
物１度となっている。
一方、このようなデュアルゲ−１−ＧａＡｓ−ＭＥＳ−
ＦＥＴにあっても、他の半導体デバイスと同様により高
い性能が希求されている。
ＦＥＴにあっても、他の半導体デバイスと同様により高
い性能が希求されている。
本出願人にあっても、デュアルゲー）ＧａＡｓ・Ｍ［Ｅ
Ｓ −ＦＥＴの高周波特性をより一層閏めることか要請
されている。
Ｓ −ＦＥＴの高周波特性をより一層閏めることか要請
されている。
デュアルゲートＧａＡｓ −ＭＥＳ−ＦＥＴの高周波特
性を高めるためには、単純には、前記能動層の不純物濃
度を高くすれば良いことが考えられる。
性を高めるためには、単純には、前記能動層の不純物濃
度を高くすれば良いことが考えられる。
しかし、前記能動層の不純物濃度を高くすると、第２ゲ
ートＧｔとドレイン電極との間の耐圧が小さくなり、リ
ーク電流ＩＧｇが増大し、チューナ等の回路要求に合わ
なくなる。
ートＧｔとドレイン電極との間の耐圧が小さくなり、リ
ーク電流ＩＧｇが増大し、チューナ等の回路要求に合わ
なくなる。
また、前記リーク電流ＩＧｔを低く抑えるためには、前
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生しることが本発明者によってあき
らかにされた。
記能動層の濃度を下げると良いが、濃度を低くすると、
つぎのような問題が生しることが本発明者によってあき
らかにされた。
すなわち、ゲート・ソース間容量Ｃ１は、入力インピー
ダンスＲ８に反比例する。また、入力インピーダンスＲ
４はソース抵抗Ｒ１に比例する。
ダンスＲ８に反比例する。また、入力インピーダンスＲ
４はソース抵抗Ｒ１に比例する。
また、雑音指数（ＮＦ）はソース抵抗Ｒ３に比例する。
したがって、前記能動層の濃度を下げると、ゲート・ソ
ース間容Ｎ ｃ ＊−が小さくなり、入力インピーダン
スＲ１が上がる。また、ソース抵抗Ｒ１も大きくなるた
め、雑音指数（ＮＦ）が悪（なる。
ース間容Ｎ ｃ ＊−が小さくなり、入力インピーダン
スＲ１が上がる。また、ソース抵抗Ｒ１も大きくなるた
め、雑音指数（ＮＦ）が悪（なる。
本発明の目的は、リーク電流が少なくかつ高周波特性や
雑音特性が優れたデュアルゲー）ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを有する化合物半導体デバイスを提供することにあ
る。
雑音特性が優れたデュアルゲー）ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを有する化合物半導体デバイスを提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ
−ＦＥＴにあっては、第１ゲート電極下の能動層は不純
物濃度が高く、第２ゲート電極下の能動層は不純物濃度
が低くなっている。
−ＦＥＴにあっては、第１ゲート電極下の能動層は不純
物濃度が高く、第２ゲート電極下の能動層は不純物濃度
が低くなっている。
上記した手段によれば、本発明のデュアルゲートＧａＡ
ｓ −ＭＥＳ −ＦＥＴにあっては、第１ゲート電極下
の能動層は不純物濃度が高くなっていることから、雑音
指数を堝なうことなく高周波特性を高くできるとともに
、第２ゲート電極下の能動層は不純物濃度が低くなって
いるためリーク電流が低くなり、セットする回路特性と
のマツチングが良くなる。
ｓ −ＭＥＳ −ＦＥＴにあっては、第１ゲート電極下
の能動層は不純物濃度が高くなっていることから、雑音
指数を堝なうことなく高周波特性を高くできるとともに
、第２ゲート電極下の能動層は不純物濃度が低くなって
いるためリーク電流が低くなり、セットする回路特性と
のマツチングが良くなる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明のデュアルゲートＧａＡｓ−ＭＥＳ−Ｆ
ＥＴを示す断面図、第２図〜第６図は本発明によるデュ
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴの各製造工程に
おける図であって、第２図はｎ十形層が形成されたウェ
ハを示す断面図、第３図は第１ゲート電極下の能動層が
形成されたウェハを示す断面図、第４図は第２ゲート電
極下の能動層が形成されたウェハを示す断面図、第５図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第６図はゲート電極が形成されたウェハを示す断面
図である。
ＥＴを示す断面図、第２図〜第６図は本発明によるデュ
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴの各製造工程に
おける図であって、第２図はｎ十形層が形成されたウェ
ハを示す断面図、第３図は第１ゲート電極下の能動層が
形成されたウェハを示す断面図、第４図は第２ゲート電
極下の能動層が形成されたウェハを示す断面図、第５図
はソース・ドレイン電極が形成されたウェハを示す断面
図、第６図はゲート電極が形成されたウェハを示す断面
図である。
この実施例のデュアルゲー）ＧａＡｓ−ＭＥＳ・ＦＥＴ
は、第１図に示されるような構造となっている。
は、第１図に示されるような構造となっている。
デュアルゲートＧａＡｓ−ＭＥＳ −ＦＥＴチフプ（以
下、単にチップとも称する。）ｌＯ−よ、第１図に示さ
れるように、半絶縁性ＧａＡｓ基板ｌの主面に一対のｎ
十形層（不純物濃度は１．５×ｔｏ”個／ｃｍ”程度と
なる。）からなるソース領域２およびドレイン領域３を
有するとともに、これら領域上には、ソース電極４およ
びドレイン電極５を有している。また、前記一対のソー
ス領域２とドレイン領域３との間の半絶縁性ＧａＡｓ基
板ｌの表層部分には、能動層６が設けられている。
下、単にチップとも称する。）ｌＯ−よ、第１図に示さ
れるように、半絶縁性ＧａＡｓ基板ｌの主面に一対のｎ
十形層（不純物濃度は１．５×ｔｏ”個／ｃｍ”程度と
なる。）からなるソース領域２およびドレイン領域３を
有するとともに、これら領域上には、ソース電極４およ
びドレイン電極５を有している。また、前記一対のソー
ス領域２とドレイン領域３との間の半絶縁性ＧａＡｓ基
板ｌの表層部分には、能動層６が設けられている。
この能動層６は、これが本発明の特徴であるが、ソース
領域２からドレイン領域３に亘って延在する第１ゲート
用能動層１１と、この第１ゲート用能動層１１よりも不
純物濃度が低い第２ゲート用能動層１２とからなってい
る。前記第１ゲート用能動層１１は、不純物濃度が３．
０Ｘ１０”個／ｃｍ”程度と比較的高くなっていること
から、ソース抵抗Ｒ１が低くなる。この結果、ソース抵
抗Ｒ１に比例する雑音指数（ＮＦ）および人力インピー
ダンスＲｉ は低くなる。また、入力インピーダンスＲ
，が小さくなることによって、入力インピーダンスＲ１
に反比例するゲート・ソース間容置Ｃ□は大きくなる。
領域２からドレイン領域３に亘って延在する第１ゲート
用能動層１１と、この第１ゲート用能動層１１よりも不
純物濃度が低い第２ゲート用能動層１２とからなってい
る。前記第１ゲート用能動層１１は、不純物濃度が３．
０Ｘ１０”個／ｃｍ”程度と比較的高くなっていること
から、ソース抵抗Ｒ１が低くなる。この結果、ソース抵
抗Ｒ１に比例する雑音指数（ＮＦ）および人力インピー
ダンスＲｉ は低くなる。また、入力インピーダンスＲ
，が小さくなることによって、入力インピーダンスＲ１
に反比例するゲート・ソース間容置Ｃ□は大きくなる。
また、前記第２ゲート用能動層１２は、その不純物濃度
が１．０Ｘ１０”個／ｃｍ”程度と低く、なっているこ
とから、第２ゲート電極８とソース電極４との間の耐圧
が高くなり、リーク電流ＩＧ２が低減される。
が１．０Ｘ１０”個／ｃｍ”程度と低く、なっているこ
とから、第２ゲート電極８とソース電極４との間の耐圧
が高くなり、リーク電流ＩＧ２が低減される。
また、前記第１ゲート用能動層ｌｌ上には第１ゲート電
極７が設けられているとともに、前記第２ゲート用能動
層１２上には第２ゲート電極８が設けられている。なお
、図中９は絶縁膜である。
極７が設けられているとともに、前記第２ゲート用能動
層１２上には第２ゲート電極８が設けられている。なお
、図中９は絶縁膜である。
つぎに、第２図〜第６図を参照しながらこのようなデュ
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴチフプ１０の製
造方法について説明する。
アルゲートＧａＡｓ−ＭＥＳ −ＦＥＴチフプ１０の製
造方法について説明する。
最初に第２図に示されるように、化合物半導体薄板（ウ
ェハ）１３が用意される。このウェハ１３は半絶縁性Ｇ
ａＡｓ基板ｌからなっている。このウェハ１３の主面に
は、絶縁膜１４が常用のりソグラフィによって部分的に
設けられるとともに、Ｓｉが矢印に示すように打ち込ま
れ、不純物濃度が１．５Ｘ１０”個／ｃｍ”程度となる
ｎ十形のソース領域２およびドレイン領域３が形成され
る。
ェハ）１３が用意される。このウェハ１３は半絶縁性Ｇ
ａＡｓ基板ｌからなっている。このウェハ１３の主面に
は、絶縁膜１４が常用のりソグラフィによって部分的に
設けられるとともに、Ｓｉが矢印に示すように打ち込ま
れ、不純物濃度が１．５Ｘ１０”個／ｃｍ”程度となる
ｎ十形のソース領域２およびドレイン領域３が形成され
る。
つぎに、前記絶縁膜１４は除去される。その後、第３図
に示されるように、常用のりソグラフィによって、ソー
ス領域２とドレイン領域３の間の半絶縁性ＧａＡＳ基板
ｌの主面のソース電極４側が絶縁膜１５で被われる。ま
た、このウェハ１３はその主面に矢印に示すように再び
Ｓｉがイオン注入される。この結果、前記絶縁膜１５の
隣りのソース領域２側には、不純物濃度が３．０Ｘ１０
”個／ｃｍ”程度となる第１ゲート用能動層１１が形成
される。
に示されるように、常用のりソグラフィによって、ソー
ス領域２とドレイン領域３の間の半絶縁性ＧａＡＳ基板
ｌの主面のソース電極４側が絶縁膜１５で被われる。ま
た、このウェハ１３はその主面に矢印に示すように再び
Ｓｉがイオン注入される。この結果、前記絶縁膜１５の
隣りのソース領域２側には、不純物濃度が３．０Ｘ１０
”個／ｃｍ”程度となる第１ゲート用能動層１１が形成
される。
つぎに、前記絶縁膜１５は除去される。その後、第４図
に示されるように、ウェハ１３の主面全域には、矢印に
示すように再びＳｉがイオン注入される。そして、イオ
ン注入がなされていない領域、すなわち、第２ゲート用
能動層形成領域には、不純物濃度が１．０ＸＩＯ”個／
ｃｍ”程度となる第２ゲート用能動層１２が形成される
。前記ソース領域２とソース電極４間に設けられる能動
層６は、前記第１ゲート用能動層１１および第２ゲート
用能動層１２によって構成される。
に示されるように、ウェハ１３の主面全域には、矢印に
示すように再びＳｉがイオン注入される。そして、イオ
ン注入がなされていない領域、すなわち、第２ゲート用
能動層形成領域には、不純物濃度が１．０ＸＩＯ”個／
ｃｍ”程度となる第２ゲート用能動層１２が形成される
。前記ソース領域２とソース電極４間に設けられる能動
層６は、前記第１ゲート用能動層１１および第２ゲート
用能動層１２によって構成される。
つぎに、第５図に示されるように、ソース領域２とドレ
イン領域３上にソース電極４あるいはドレイン電極５が
リフトオフ法によって形成される。
イン領域３上にソース電極４あるいはドレイン電極５が
リフトオフ法によって形成される。
すなわち、このソース電極４およびドレイン電極 ５の
形成にあっては、最初に前記ウェハ１３の主面全域には
、ＰＳＧ膜等からなる絶縁膜９が設けられるとともに、
この絶縁ＩＩ＊９上には、図示しないホトレジスト膜が
形成され、かつこのホトレジスト膜は所定パンシベーシ
ョン膜に感光され、さらに現像される。そこで、このパ
ターニングされたホトレジスト膜をマスクとして、露出
する絶縁膜９部分をエツチング除去する。エツチング除
去部分は、具体的にはソース電極形成領域およびドレイ
ン電極形成領域である。つぎに、ウェハ１３の主面には
、最下層がＡｕＣ；ｅとなり全体の厚さが６０００人程
度０電極素材となるＡ ｕ Ｇ ｅ ／ Ｎｒ ／ Ａ
ｕ層が形成される。その後、前記ホトレジスト膜が除
去される。この結果、ホトレジスト膜の除去に伴い、ホ
トレジスト膜上のＡ ｕ Ｇ ａ ／ Ｎｉ ／ Ａ
ｕ層が除去され、かつホトレジスト膜で被われないソー
ス領域２とドレイン領域３上に電極素材が残り、ソース
電極４とドレイン電極５が形成される。
形成にあっては、最初に前記ウェハ１３の主面全域には
、ＰＳＧ膜等からなる絶縁膜９が設けられるとともに、
この絶縁ＩＩ＊９上には、図示しないホトレジスト膜が
形成され、かつこのホトレジスト膜は所定パンシベーシ
ョン膜に感光され、さらに現像される。そこで、このパ
ターニングされたホトレジスト膜をマスクとして、露出
する絶縁膜９部分をエツチング除去する。エツチング除
去部分は、具体的にはソース電極形成領域およびドレイ
ン電極形成領域である。つぎに、ウェハ１３の主面には
、最下層がＡｕＣ；ｅとなり全体の厚さが６０００人程
度０電極素材となるＡ ｕ Ｇ ｅ ／ Ｎｒ ／ Ａ
ｕ層が形成される。その後、前記ホトレジスト膜が除
去される。この結果、ホトレジスト膜の除去に伴い、ホ
トレジスト膜上のＡ ｕ Ｇ ａ ／ Ｎｉ ／ Ａ
ｕ層が除去され、かつホトレジスト膜で被われないソー
ス領域２とドレイン領域３上に電極素材が残り、ソース
電極４とドレイン電極５が形成される。
つぎに、第６図に示されるように、Ａ１蒸着によるリフ
トオフ法によって、前記第１ゲート用能動層ｌｌ上と、
第２ゲート用能動層１２上には、それぞれ第１ゲート電
極７および第２ゲート電極８が形成される。
トオフ法によって、前記第１ゲート用能動層ｌｌ上と、
第２ゲート用能動層１２上には、それぞれ第１ゲート電
極７および第２ゲート電極８が形成される。
また、図示はしないが、ウェハ１３の表面には部分的に
バンシベーション膜が形成される。さらに、ウェハ１３
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第１図に示されるようなチップｌＯが多数製造され
る。
バンシベーション膜が形成される。さらに、ウェハ１３
は下面が所定厚さエツチングされた後、格子状に分断さ
れ、第１図に示されるようなチップｌＯが多数製造され
る。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明のデュアルゲートＧａＡｓ−ＭＥＳ・ＦＥ
Ｔは、第２ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第２ゲート電極とドレイ
ン電極との間の耐圧が向上し、第２ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。
Ｔは、第２ゲート電極下の能動層の不純物濃度が低くな
る構造となっていることから、第２ゲート電極とドレイ
ン電極との間の耐圧が向上し、第２ゲート電極とドレイ
ン電極との間のリーク電流の低減が達成できるという効
果が得られる。
（２）上記（１）により、本発明のデュアルゲートＧａ
Ａｓ・ＭＥＳ−ＦＥＴは、リーク電流が少なくなること
から、チューナ等に組み込む場合、回路特性にマツチン
グし易くなり、セツティングが容易とな・るという効果
が得られる。
Ａｓ・ＭＥＳ−ＦＥＴは、リーク電流が少なくなること
から、チューナ等に組み込む場合、回路特性にマツチン
グし易くなり、セツティングが容易とな・るという効果
が得られる。
（３）上記（１）により、本発明のデュアルゲートＧａ
Ａｓ −ＭＥＳ −ＦＥＴは、リーク電流が少なくなる
ことがら信顛度が高くなるという効果が得られる。
Ａｓ −ＭＥＳ −ＦＥＴは、リーク電流が少なくなる
ことがら信顛度が高くなるという効果が得られる。
（４）上記（１）により、本発明のデュアルゲ−）Ｇａ
Ａｓ−ＭＥＳ−ＦＥＴは、第２ゲート電極下の能動層の
不純物濃度が低くなっているとともに、第１ゲート電極
下の能動層の不純物、濃度が高くなっていることから、
前記第１ゲート電極下の能動層の不純物濃度に依存する
雑音指数（ＮＦ）等の高周波特性を向上させることがで
きるという効果が得られる。
Ａｓ−ＭＥＳ−ＦＥＴは、第２ゲート電極下の能動層の
不純物濃度が低くなっているとともに、第１ゲート電極
下の能動層の不純物、濃度が高くなっていることから、
前記第１ゲート電極下の能動層の不純物濃度に依存する
雑音指数（ＮＦ）等の高周波特性を向上させることがで
きるという効果が得られる。
（５）上記（１）〜（４）により、本発明によれば、高
周波特性が優れかつ信頌度が高いデュアルゲートＧａＡ
ｓ−ＭＥＳ−ＦＥＴを提供することができるという相乗
効果が得られる。
周波特性が優れかつ信頌度が高いデュアルゲートＧａＡ
ｓ−ＭＥＳ−ＦＥＴを提供することができるという相乗
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、不純物濃度の
低い第２ゲート電極日下の第２ゲート用能動層１２およ
び第１ゲート電極７下の第１ゲート用能動層１１を形成
する場合、第７図に示されるように、ソース領域２とド
レイン領域３を形成した後、前記第２ゲート用能動層を
形成する領域に対応するウェハ１３の主面部分に、イオ
ン注入時、一部のイオンが通過する程度の厚さの膜（ス
ルー膜）１６を設け、その後、イオン注入することによ
って、第１ゲート用能動層１１と、この第１ゲート用能
動ＷＪｌｌよりも不純物濃度が低い第２ゲート用能動層
１２を形成してもよい、この例では、−回のイオン注入
によって第１ゲート用能動層１１と第２ゲート用能動層
１２が同時に形成できるため、工程を一つ低減できる特
長がある。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、不純物濃度の
低い第２ゲート電極日下の第２ゲート用能動層１２およ
び第１ゲート電極７下の第１ゲート用能動層１１を形成
する場合、第７図に示されるように、ソース領域２とド
レイン領域３を形成した後、前記第２ゲート用能動層を
形成する領域に対応するウェハ１３の主面部分に、イオ
ン注入時、一部のイオンが通過する程度の厚さの膜（ス
ルー膜）１６を設け、その後、イオン注入することによ
って、第１ゲート用能動層１１と、この第１ゲート用能
動ＷＪｌｌよりも不純物濃度が低い第２ゲート用能動層
１２を形成してもよい、この例では、−回のイオン注入
によって第１ゲート用能動層１１と第２ゲート用能動層
１２が同時に形成できるため、工程を一つ低減できる特
長がある。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるチューナ用のデュア
ルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
をその背景となった利用分野であるチューナ用のデュア
ルゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
本発明は少なくともデュアルゲートＧａＡｓ・ＭＥＳ・
ＦＥＴを有する化合物半４体デバイスの製造技術には適
用できる。
ＦＥＴを有する化合物半４体デバイスの製造技術には適
用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明のデュアルゲートＧａＡｓ・ＭＥＳ−
ＦＥＴにあっては、第１ゲート電極下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第２ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、チューナとのセツティングも容易となる
。
ＦＥＴにあっては、第１ゲート電極下の能動層は不純物
濃度が高くなっていることから、雑音指数を損なうこと
なく高周波特性を高くできるとともに、第２ゲート電極
下の能動層は不純物濃度が低くなっているためリーク電
流が低くなり、チューナとのセツティングも容易となる
。
第１図は本発明のデュアルゲー）ＧａＡｓ・ＭＥＳ・Ｆ
ＥＴを示す断面図、 第２図は本発明によるデュアルゲートＱａ ｆｉ、 ｓ
・ＭＥＳ −ＦＥＴの製造におけるウェハを示す断面図
、 第３図は同じく第１ゲート電極下の能動層が形成された
ウェハを示す断面図、 第４図は同じく第２ゲート電極下の能動層が形成された
ウェハを示す断面図、 第５図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、 第６図は同じくゲート電極が形成されたウェハを示す断
面図、 第７図は本発明の他の実施例による能動層の形成状態を
示すウェハの断面図、 第８図は従来のデュアルゲ−１−ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴの要部を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ソースｚｎ域
、３・・・ドレインｅＭＭＡ、４・・・ソース電極、５
・・・ドレイン電極、６・・・能動層、７・・・第１ゲ
ート電極、８・・・第２ゲート電極、９・・・絶縁膜、
ＩＯ・・・チップ、■■・・・第１ゲート用能動層、１
２・・・第２ゲート用能動層、１３・・・ウェハ、１４
・・・絶縁膜、１５・・・絶縁膜、１６・・・膜（スル
ー膜）。 代理人 弁理士 小川勝馬 パ） 第 １ 図 】 ′ 第 ３ 図 第 ５ 図 第 ６ 図
ＥＴを示す断面図、 第２図は本発明によるデュアルゲートＱａ ｆｉ、 ｓ
・ＭＥＳ −ＦＥＴの製造におけるウェハを示す断面図
、 第３図は同じく第１ゲート電極下の能動層が形成された
ウェハを示す断面図、 第４図は同じく第２ゲート電極下の能動層が形成された
ウェハを示す断面図、 第５図は同じくソース・ドレイン電極が形成されたウェ
ハを示す断面図、 第６図は同じくゲート電極が形成されたウェハを示す断
面図、 第７図は本発明の他の実施例による能動層の形成状態を
示すウェハの断面図、 第８図は従来のデュアルゲ−１−ＧａＡｓ−ＭＥＳ−Ｆ
ＥＴの要部を示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ソースｚｎ域
、３・・・ドレインｅＭＭＡ、４・・・ソース電極、５
・・・ドレイン電極、６・・・能動層、７・・・第１ゲ
ート電極、８・・・第２ゲート電極、９・・・絶縁膜、
ＩＯ・・・チップ、■■・・・第１ゲート用能動層、１
２・・・第２ゲート用能動層、１３・・・ウェハ、１４
・・・絶縁膜、１５・・・絶縁膜、１６・・・膜（スル
ー膜）。 代理人 弁理士 小川勝馬 パ） 第 １ 図 】 ′ 第 ３ 図 第 ５ 図 第 ６ 図
Claims (1)
- １、デュアルゲートＧａＡｓ・ＭＥＳ・ＦＥＴを有する
化合物半導体デバイスであって、前記デュアルゲートに
おける第２ゲート下の能動層の不純物濃度は、第１ゲー
ト下の能動層の不純物濃度よりも低くなっていることを
特徴とする化合物半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740287A JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740287A JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263771A true JPS63263771A (ja) | 1988-10-31 |
Family
ID=14191517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9740287A Pending JPS63263771A (ja) | 1987-04-22 | 1987-04-22 | 化合物半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
-
1987
- 1987-04-22 JP JP9740287A patent/JPS63263771A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| WO2007064463A1 (en) * | 2005-11-29 | 2007-06-07 | Cree, Inc. | Metal semiconductor field effect transistors (mesfets) having channels of varying thicknesses and related methods |
| US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
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