JPS63261434A - Error detecting system - Google Patents

Abstract

PURPOSE:To detect an error only in an area especially requiring the reduction of a defective rate by a simple method and to reduce the defective rate by specifying an address range requiring highly reliable data and executing the sum check of the specified range. CONSTITUTION:A reading data processing part 22 in a data read control part 20 reads out information in a sum check area information area 1d and grasps and holds an area to be sum-checked. On the other hand, the processing part 22 reads out a CG address table 1a under the access of the table 1a from a reading access part 21, compares the access address of the access part 21 with the information in the area 1d stored in the processing part 22, and at the time of coincidence of both the contents, executes operation based upon a sum check code 1c. On the basis of the result of the operation, the existence of a bit error in the table 1a is checked. Thus, an error can be detected only from an area especially requiring the reduction of a defective rate by the simple method and the defective rate can be reduced.

Description

【発明の詳細な説明】 〔概要〕 ワンタイムプログラマブルメモリカードのエラー検出方
式であって、不良率として所定値を有するワンタイムプ
ログラマブルメモリカード（以下ＯＴＰメモリカードと
称する）に対するデータ書込みをユーザ側で行う場合、
任意のアドレス領域でサムチェックするように構成する
ことにより、そのデータを読出す時の不良率を、必要な
データ領域に対してのみより低減させることが簡易な方
法で可能となる。[Detailed Description of the Invention] [Summary] This is an error detection method for a one-time programmable memory card, in which a user writes data to a one-time programmable memory card (hereinafter referred to as an OTP memory card) having a predetermined value as a defective rate. If you do,
By configuring the sum check to be performed in an arbitrary address area, it is possible to reduce the defective rate when reading data only for necessary data areas in a simple manner.

〔産業上の利用分野〕[Industrial application field]

本発明は、ＯＴＰメモリカードのエラー検出方式現在、
各種ＯＴＰメモリカードが各種電子機器に利用されてい
る。これらＯＴＰメモリカードに搭載されるメモリ（例
えば、１回書込みのＥＦＲＯＭ等）のビット化は不良と
しては、一般に０．１％〜１％の不良率が見込まれてい
る。The present invention provides an error detection method for OTP memory cards.
Various OTP memory cards are used in various electronic devices. It is generally expected that the bit conversion of the memory (for example, one-time write EFROM) mounted on these OTP memory cards will have a failure rate of 0.1% to 1%.

この不良率を更に低減させる必要がある場合の方法とし
ては、ＯＴＰメモリカードの製造時点（出荷前）では、
データ書込み後に１５０℃程度の高温加速試験等で不良
箇所を洗いだすことで、不良率を低減させることが可能
となる。If it is necessary to further reduce this defective rate, the method is as follows:
By performing a high temperature accelerated test at about 150° C. after writing data to identify defective areas, it is possible to reduce the defective rate.

しかし、少量生産等のためにフィールドでデータ書込み
を行う場合、ＯＴＰメモリカードのモールドが耐熱性が
低く　（約７０℃程度）、上記のような高温加速試験等
で不良箇所を洗いだすこと出来ない。However, when writing data in the field for small-volume production, etc., the OTP memory card mold has low heat resistance (approximately 70 degrees Celsius), and it is not possible to identify defective parts using the high-temperature accelerated test described above. .

そこで、例えばモールドが許容する温度で加速試験を行
っても、長時間の加速試験を行う必要があり、これは費
用及び時間的に実用上に問題がある。Therefore, even if the accelerated test is performed at a temperature that is allowed by the mold, for example, it is necessary to perform the accelerated test for a long time, which poses a practical problem in terms of cost and time.

そこで、０．１％〜１％の不良率を簡易な方法で容易に
低減することが望まれている。Therefore, it is desired to easily reduce the defect rate of 0.1% to 1% by a simple method.

〔従来の技術〕[Conventional technology]

第３図は従来例を説明する図を示す。 FIG. 3 shows a diagram illustrating a conventional example.

第３図は、ＯＴＰメモリカードに書込まれているデータ
を読出し、図形文字のコード化表現を表示用の文字の形
式に変換する機能単位であるＣｈａｒａｃｔｅｒ　Ｇｅ
ｎｅｒａｔｏｒ　　（以下ＣＧと称する）として使用し
た場合を例に取り説明する。Figure 3 shows Character Ge, which is a functional unit that reads data written in an OTP memory card and converts the coded representation of graphic characters into a character format for display.
An example will be explained in which it is used as a nerator (hereinafter referred to as CG).

第３図の符号１は所定の不良率を内蔵したＯＴＰメモリ
カード内メセメモリえば、１回書込みのＥＦＲＯＭ等）
を示し、以下ＣＧと称する。The code 1 in Fig. 3 is a memory in an OTP memory card with a predetermined failure rate built-in, such as a one-time write EFROM, etc.)
, hereinafter referred to as CG.

又、符号２はＣＧＩに記憶しているデータの読取り制御
を行うデータ読取り制御部を示す。尚、ＣＧ１を構成す
るメモリの不良率としては、０．１％〜１％が見込まれ
るものとする。Further, reference numeral 2 indicates a data read control unit that controls reading of data stored in the CGI. It is assumed that the defective rate of the memory constituting CG1 is expected to be 0.1% to 1%.

このＣＧＩ内のデータ領域としては、ＣＧアドレステー
ブル１ａと、ＣＧデータＩｂと、サムチェックコード１
ｃとからなっているものとする。The data areas in this CGI include CG address table 1a, CG data Ib, and sum check code 1.
It is assumed that it consists of c.

従来、ＣＧＩとして使用するＯＴＰメモリカードを不良
率の観点から見た場合、大略下記３つの処理方法がある
。Conventionally, when looking at OTP memory cards used as CGI from the viewpoint of defect rate, there are roughly the following three processing methods.

（１）メモリ製造工場でデータを書込んだもの（この場
合、不良率低減策が施されたものとする）を使用する場
合、 （２）第３図に示すようにユーザ側でデータを書込み、
ＯＴＰメモリカード全体のサムチェックを行うようにす
る場合、 （３）メモリのビット化不良として、０．１％〜１％の
不良率を予め見込み使用する場合である。(1) When using a memory with data written in it at a memory manufacturing factory (in this case, measures have been taken to reduce the defective rate), (2) Data is written on the user side as shown in Figure 3. ,
When performing a sum check of the entire OTP memory card, (3) When a failure rate of 0.1% to 1% is anticipated in advance as a memory bit conversion failure.

尚、製造工場でデータを書込んで実施する不良率低減策
は、メモリチップの段階（プラスチックで覆わない前）
でチェック用データを書込んだ後、高温環境下で数時間
バーイン試験を行い、その時点で発見された不良メモリ
を除去する方法である。Note that the defect rate reduction measures implemented at the manufacturing factory by writing data are performed at the memory chip stage (before it is covered with plastic).
After writing check data, a burn-in test is performed for several hours in a high-temperature environment, and any defective memory discovered at that point is removed.

第３図に示す例は、上述のようにＣＧアドレステーブル
領域１ａ及びＣＧデータ領域１ｂをサムチェックコード
１ｃにてチェックしてエラーを検出する場合である。The example shown in FIG. 3 is a case where an error is detected by checking the CG address table area 1a and the CG data area 1b using the sum check code 1c as described above.

例えば、データ読取り制御部２でＣＧＩの読取り処理を
行う場合、ＣＧＩのアドレスを順次アクセスしてデータ
を読取り、ＣＧアドレステーブル領域１ａ及びＣＧデー
タ領域１ｂのビット単位の縦列を全て加算し、対応する
チェックコードと合わせる。For example, when the data reading control unit 2 performs CGI reading processing, the CGI addresses are sequentially accessed to read the data, and all bit-by-bit columns of the CG address table area 1a and CG data area 1b are added, and the corresponding Match with check code.

この時の加算値が“０”であるか否かをチェックするこ
とにより、全てのデータ領域のエラー検出が行われ、最
終的に利用するデータの不良率の低減を図っている。By checking whether the added value at this time is "0", error detection in all data areas is performed, and the defect rate of the data to be finally used is reduced.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述のように、ＣＧＩとして使用するＯＴＰメモリカー
ドとして、上記（１）のケースで使用する場合、その見
込み不良率は低減されるが、ある程度の量を纏める必要
があり、ユーザ側の希望通りに即時対応が出来ない場合
がある。As mentioned above, when used as an OTP memory card for CGI in the case (1) above, the expected defective rate is reduced, but it is necessary to collect a certain amount of it, and it can be used as desired by the user. Immediate response may not be possible.

一方、上記（３）のケースで使用する場合は０．１％〜
１％の不良率を覚悟しなければならず、その分装置の信
頼性を低下させる要因となるため、例えばビア）化けを
起こした場合、他の素子を破壊したり、メカが暴走した
り、金銭を取り扱うような装置には使用出来ない。On the other hand, when used in case (3) above, 0.1%~
You have to be prepared for a defective rate of 1%, which is a factor that reduces the reliability of the device. For example, if a via is damaged, other elements may be destroyed, the mechanism may go out of control, etc. It cannot be used in devices that handle money.

又、上記（２）のケースで使用する場合は見込み不良率
の軽減が期待出来るため、例えば第３図のＣＧアドレス
テーブル領域１ａのように、ビット化けを起こすと目的
のデータが得られないような場合には有効である。In addition, when used in case (2) above, the expected defect rate can be expected to be reduced, so if bit corruption occurs, for example in the CG address table area 1a in Figure 3, the desired data will not be obtained. It is effective in certain cases.

しかし、例えば第３図のＣＧデータ１ｂのように多少の
ビット化けを起こしても情報として判定可能な領域の場
合、必ずしもこのビット化は不良を検出することは無く
、かなりビット化が進んでデータが読めなくなる時点で
検出しても良いと考えられる。However, for example, in the case of an area such as the CG data 1b in Fig. 3, which can be determined as information even if some bit garble is caused, this bit conversion does not necessarily detect defects, and the bit conversion has progressed considerably. It may be possible to detect it at the point when it becomes unreadable.

又、このビット化は進行して、最後には全てのビットが
不良になると言うものではなく、例えば製造時のホコリ
等で発生するもので、ある特定のアドレスの特定ビット
が徐々に不良となるものである。Also, this bit conversion does not mean that all bits will become defective as it progresses, but rather that it is caused by dust during manufacturing, for example, and a specific bit at a specific address will gradually become defective. It is something.

即ち、上述のように１つのＯＴＰメモリカード内のデー
タに、必要とする不良率の度合いが相違する領域を有す
るような場合には、第３図に示す（（２）のケース）よ
うな方法でも、必ずしも適切なものとは言えない等の問
題点がある。That is, as mentioned above, if the data in one OTP memory card has areas with different degrees of required defect rate, the method shown in FIG. 3 (case (2)) is used. However, there are problems such as not necessarily being appropriate.

〔問題点を解決するための手段〕[Means for solving problems]

第１図は本発明の詳細な説明する図を示す。 FIG. 1 shows a detailed illustration of the invention.

第１図に示す本発明の原理図は、下記の領域を有するプ
ログラマブルメモリ１のデータ書込み状況を示す図であ
り、その領域としては、所定データが書込まれる第１の
データ領域１ａと、第１のデータ領域１ａと相違するデ
ータが書込まれる第２のデータ領域１ｂと、 任意のアドレスデータに対するサムチェックコード領域
１ｃと、 プログラマブルメモリ１の任意のアドレスを指定するサ
ムチェック領域情報領域１ｄとからなっている。The principle diagram of the present invention shown in FIG. 1 is a diagram showing a data writing situation of a programmable memory 1 having the following areas. a second data area 1b in which data different from the first data area 1a is written; a sum check code area 1c for arbitrary address data; and a sum check area information area 1d for specifying an arbitrary address in the programmable memory 1. It consists of

〔作用〕[Effect]

ユーザ側でデータを書込むプログラマブルメモリ（ＣＧ
）　１のデータを読取り使用する場合、より高信頼度な
データを必要とする最小限の任意のアドレス範囲を指定
して、その範囲に対してサムチェックを行うように構成
することにより、特に不良率の低減が必要なデータ領域
に対してのみ簡易な方法でエラー検出が可能となる。Programmable memory (CG) into which data is written by the user
) When reading and using data in 1, you can specify a minimum arbitrary address range that requires more reliable data, and perform a sum check on that range to avoid particularly bad data. Error detection can be performed using a simple method only for data areas that require rate reduction.

〔実施例〕〔Example〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。The gist of the present invention will be specifically explained below with reference to an embodiment shown in FIG.

第２図は本発明の詳細な説明する図を示し、第２図（Ａ
）は第１の実施例、第２図（Ｂ）は他の実施例を示す、
尚、全図を通じて同一符号は同一対象物を示す。FIG. 2 shows a detailed explanation of the present invention, and FIG. 2 (A
) shows the first embodiment, and FIG. 2(B) shows another embodiment.
Note that the same reference numerals indicate the same objects throughout the figures.

尚、本実施例は、プリンタのフォント（ｆｏｎｔ）情報
を記憶したＯＴＰメモリカードをＣＧＩとして使用し、
そのＣＧＩからデータを読取る場合を例として説明する
。Note that this embodiment uses an OTP memory card that stores printer font information as a CGI.
An example of reading data from the CGI will be described.

第２図（Ａ）は、最初にサムチェック領域情報領域１ｄ
を、次の第１のデータ領域としてＣＧアドレステーブル
１ａを、次にサムチェックコード領域１ｃを、次の第２
のデータ領域としてＣＧデータ１ｂを構成させている。In FIG. 2(A), first the sum check area information area 1d
, the next first data area is the CG address table 1a, then the sum check code area 1c is the next second data area.
The CG data 1b is configured as a data area.

このＣＧＩの読取りアクセスは、データ読取り制御部２
０内の読取りアクセス部２１により順次行われる。This CGI read access is performed by the data read control unit 2.
The reading access unit 21 in 0 sequentially performs the reading.

又、読取られたデータは、読取りデータ処理部２２で確
認し、サムチェックコード領域ｌｃ内のサムチェックコ
ードでのチェックのための演算を行い、処理後のデータ
を図示してない他の回路へ送出する。Further, the read data is confirmed by the read data processing unit 22, and a calculation is performed for checking with the sum check code in the sum check code area lc, and the processed data is sent to another circuit not shown. Send.

第２図（Ａ）の場合のＣＧアドレステーブル１ａの範囲
は、サムチェック領域情報領域１ｄで指定する範囲とす
る。The range of the CG address table 1a in the case of FIG. 2(A) is the range specified by the sum check area information area 1d.

一方、第２図（Ｂ）の場合は、ＣＧアドレステーブルｌ
ａの範囲が予め固定された範囲の場合に実施するケース
であり、いずれの場合でもそのビットが１つでも化ける
と異なるデータを指定することになるＣＧアドレステー
ブル１ａのみを、エラー検出の対象としてサムチェック
コード領域ｌｃ内チェックコードにてエラー検出を行う
。On the other hand, in the case of FIG. 2(B), the CG address table l
This is a case where the range of a is a fixed range in advance, and in any case, if even one bit becomes corrupted, different data will be specified.Only the CG address table 1a is subject to error detection. Error detection is performed using the check code in the sum check code area lc.

即ち、第２図（Ａ）の場合はデータ読取り制御部２０内
読取りデータ処理部２２が、サムチェック領域情報領域
１ｄの情報を読出し、サムチェックする領域を把握・保
持する。That is, in the case of FIG. 2(A), the read data processing unit 22 in the data read control unit 20 reads the information in the sum check area information area 1d, and grasps and holds the area to be sum checked.

一方、ＣＧアドレステーブル１ａを読取りアクセス部２
１のアクセスのもとに順次読出し、読取りアクセス部２
１のアクセスアドレスと、読取りデータ処理部２２が保
持しているサムチェ′ツク領域情報領域ｌｄの情報とを
比較し、一致した時点でサムチェックコードによる演算
を行う。On the other hand, the access section 2 reads the CG address table 1a.
Read access unit 2 sequentially under access of 1.
The access address No. 1 is compared with the information in the sum check area information area ld held by the read data processing section 22, and when they match, an operation is performed using the sum check code.

この演算結果により、ＣＧアドレステーブル１ａにおけ
るビットエラーの有無を確認する。Based on the result of this calculation, the presence or absence of a bit error in the CG address table 1a is checked.

又、第２図（Ｂ）の場合はＣＧアドレステーブル１ａを
順次読出し、予め指定されているアドレスに達したこと
を読取りデータ処理部２２で確認した時点で行った、サ
ムチェック結果を確認することによりＣＧアドレステー
ブル１ａにおけるビットエラーの有無を確認する。Further, in the case of FIG. 2(B), the CG address table 1a is sequentially read out, and the sum check result performed at the time when the read data processing section 22 confirms that a pre-designated address has been reached is checked. The presence or absence of a bit error in the CG address table 1a is confirmed by.

尚、ＣＧデータ１ｂ等の他の領域でのビットエラーの有
無のチェック検査は実行しない状態で、読取りデータ処
理部２２は、読取り処理後のデータを図示してない他の
回路へ送出する。Note that the read data processing section 22 sends the data after the read process to another circuit (not shown) without performing a check for the presence or absence of bit errors in other areas such as the CG data 1b.

通常、２４ドツトのＣＧデータ１ｂでは、平均して１文
字当たり９０バイトのメモリが必要であり、そのＣＧア
ドレステーブル１ａのデータは、゛２バイトである。Normally, 24-dot CG data 1b requires an average of 90 bytes of memory per character, and the data in the CG address table 1a is 2 bytes.

従って、例えば２５６文字を記憶するメモリカードの場
合は、ＣＧデータ１ｂの領域として２３０４０バイト、
ＣＧアドレステーブルｌａのデータ領域として５１２バ
イトを必要とする。Therefore, for example, in the case of a memory card that stores 256 characters, the area for CG data 1b is 23040 bytes,
512 bytes are required as the data area of the CG address table la.

例えば、３２ＫＢのメモリカード（初期不良率として０
．１％〜１％を有するものとする）でこれを記憶させた
場合、サムチェックを行うＣＧアドレステーブル１ａの
領域の不良率としては、０．１　　％Ｘ　　（５１２＋
２）／３２０００〜１％ｘ　　（５１２＋２）／３２０
００　＝　０．００１５〜０．０１５、に抑えることが
可能となる。For example, a 32KB memory card (initial failure rate is 0)
．． 1% to 1%), the defective rate of the area of the CG address table 1a where the sum check is performed is 0.1%X (512+
2)/32000~1%x (512+2)/320
00 = 0.0015 to 0.015.

上記の方法により、必要な領域の不良率のみの対策に抑
え、不必要な領域の不良率は特に対策を施すことなく処
理することが簡易な方法で可能となる。With the above method, it is possible to suppress the defective rate in necessary areas only, and to deal with the defective rate in unnecessary areas without taking any special measures, using a simple method.

〔発明の効果〕〔Effect of the invention〕

以上のような本発明によれば、特に不良率の低減が必要
なデータ領域に対してのみ簡易な方法でエラー検出を行
い、不良率の低減を図ることが出来る。According to the present invention as described above, it is possible to perform error detection using a simple method only for data areas that particularly require a reduction in the defective rate, thereby reducing the defective rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の詳細な説明する図、 第２図は本発明の詳細な説明する図、 第３図は従来例を説明する図、 図において、 １はメモリ、 １ａはＣＧアドレステーブル領域、 ＩｂはＣＧデータ領域、 １ｃはサムチェックコード領域、 １ｄはサムチェック領域情報領域、 ２．２０はデータ読取り制御部、 ２１は読取りアクセス部、 ２２は読取りデータ処理部、 をそれぞれ示す。 第１図 （Ｂ）　　　　　　　　　　　　　　　　　（Ａ）本発
明の詳細な説明する図 第２図 第３図FIG. 1 is a diagram explaining the present invention in detail, FIG. 2 is a diagram explaining the present invention in detail, and FIG. 3 is a diagram explaining the conventional example. In the figures, 1 is a memory, and 1a is a CG address table area. , Ib is a CG data area, 1c is a sum check code area, 1d is a sum check area information area, 2.20 is a data read control section, 21 is a read access section, and 22 is a read data processing section. Figure 1 (B) (A) Detailed explanation of the present invention Figure 2 Figure 3

Claims (1)

【特許請求の範囲】 所定データの書込みが可能なプログラマブルメモリ（１
）において、 前記プログラマブルメモリ（１）の任意のアドレスデー
タに対するサムチェックコードと、 前記プログラマブルメモリ（１）の任意のアドレスを指
定するサムチェック領域情報（Ｃ）とを設け、前記プロ
グラマブルメモリ（１）に書込まれたデータを読出す時
のデータチェックを、前記サムチェック領域情報（Ｃ）
で指定する任意のアドレス領域に対して行うことを特徴
とするエラー検出方式。[Claims] A programmable memory (1
), a sum check code for arbitrary address data of the programmable memory (1) and sum check area information (C) specifying an arbitrary address of the programmable memory (1) are provided, and the programmable memory (1) The sum check area information (C) performs a data check when reading data written in the
An error detection method characterized by detecting an arbitrary address area specified by .