JPS63260208A - デジタルagc方式 - Google Patents
デジタルagc方式Info
- Publication number
- JPS63260208A JPS63260208A JP9312587A JP9312587A JPS63260208A JP S63260208 A JPS63260208 A JP S63260208A JP 9312587 A JP9312587 A JP 9312587A JP 9312587 A JP9312587 A JP 9312587A JP S63260208 A JPS63260208 A JP S63260208A
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- JP
- Japan
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- signal
- agc
- digital
- smoothed
- multiplier
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- 230000008054 signal transmission Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 2
- 238000004904 shortening Methods 0.000 claims description 2
- 239000000284 extract Substances 0.000 claims 1
- 230000008859 change Effects 0.000 abstract description 9
- 230000005236 sound signal Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 101710141933 Single-stranded DNA-binding protein 1 Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明はデジタルAGC方式に係り、特にS S 8
(C11,AM)変調波の受信に好適な高速信号処理
分野のAGC方式にIWlするものである。
(C11,AM)変調波の受信に好適な高速信号処理
分野のAGC方式にIWlするものである。
(ロ)従来技術
デジタルA G C(Automatic Ga1n
Control)方式はSSB無1無機1機M受信機の
変調波信号などの高周波信号や広帯域伝送システムに使
われ、アナログAGC方式に比ベデジタル処理の方が動
作が安定であること、また回路構成が小ざ〈構成される
等の利点があるので、デジタルAGC方式が多く採用さ
れるようになって来た。
Control)方式はSSB無1無機1機M受信機の
変調波信号などの高周波信号や広帯域伝送システムに使
われ、アナログAGC方式に比ベデジタル処理の方が動
作が安定であること、また回路構成が小ざ〈構成される
等の利点があるので、デジタルAGC方式が多く採用さ
れるようになって来た。
第3図に従来のデジタルAGC方式の@路構成を示す、
この@路桐成は1次フィードバック・ループを形成し、
入力信号は入力端子1に供給され乗算器2で制御され、
AGCが施された出力信号として出力端子3に出力され
るようになっていた。
この@路桐成は1次フィードバック・ループを形成し、
入力信号は入力端子1に供給され乗算器2で制御され、
AGCが施された出力信号として出力端子3に出力され
るようになっていた。
この入力信号が何らかの原因で急激に変化した場合、予
め定められた一足の出力レベルになるように自動的に利
得制御され、平滑された出力信号を得ることができ、ま
た、出力信号はレベル検出器4に供給され、サンプリン
グ周期Tのサンプリング出力レベルを検出する。検出さ
れた各サンプリング周期は絶対値に冒き換えられ、絶対
値として加算器5に供給される。加算器5の他の一方に
は基準値発生器6より予め定められた基準値が加えられ
ている。加算器5は検出されたサンプリング出力の絶対
値と基準値゛との差をとり、差信号値として乗算器7に
供給されるようにしていた。
め定められた一足の出力レベルになるように自動的に利
得制御され、平滑された出力信号を得ることができ、ま
た、出力信号はレベル検出器4に供給され、サンプリン
グ周期Tのサンプリング出力レベルを検出する。検出さ
れた各サンプリング周期は絶対値に冒き換えられ、絶対
値として加算器5に供給される。加算器5の他の一方に
は基準値発生器6より予め定められた基準値が加えられ
ている。加算器5は検出されたサンプリング出力の絶対
値と基準値゛との差をとり、差信号値として乗算器7に
供給されるようにしていた。
一方、乗算器7は制御信号発生8より制御信号が供給さ
れ、前記差信号と乗算される。このI!III信号はA
GC回路の時定数を決める制御力αとして動作する。こ
の乗算器7の出力は加算器9に送出するが、加算器9は
サンプリング周期Tに等しいA延V!間を有する遅延回
910とともに平滑用フィルターを形成し、乗算器7の
出力を平滑する。
れ、前記差信号と乗算される。このI!III信号はA
GC回路の時定数を決める制御力αとして動作する。こ
の乗算器7の出力は加算器9に送出するが、加算器9は
サンプリング周期Tに等しいA延V!間を有する遅延回
910とともに平滑用フィルターを形成し、乗算器7の
出力を平滑する。
この平滑出力はリミッタ−回路11を経由してAGC信
号となって乗算器2に供給される。入力信号は乗算器2
でAGC信号を乗算し、自動利得制御された出力信号と
なって出力端子3に送出される様になっている。
号となって乗算器2に供給される。入力信号は乗算器2
でAGC信号を乗算し、自動利得制御された出力信号と
なって出力端子3に送出される様になっている。
蔦3図は一次のフィードバック・ループを形成したデジ
タルAGC方式であるが、AGC動作を急峻にしA G
C9tJ果を発揮する目的で二次、または三次(高次
)フィードバック・ループを採用する場合もあるが、高
次のフィードバック・ループにすると発振しやすく不安
定な回路構成になるので、一般には一次フイードバック
・ループを形成し、安定なAGC動作を行なう回路構成
が使われている。
タルAGC方式であるが、AGC動作を急峻にしA G
C9tJ果を発揮する目的で二次、または三次(高次
)フィードバック・ループを採用する場合もあるが、高
次のフィードバック・ループにすると発振しやすく不安
定な回路構成になるので、一般には一次フイードバック
・ループを形成し、安定なAGC動作を行なう回路構成
が使われている。
(ハ)発明が解決しようとする問題点
しかし、上記した従来のものにおいては、アタック・タ
イム即ち、入力信号が何らかの原因で急激に大きくなっ
た場合、出力信号が予め定められた一定レベルに制御さ
れるまでの時間が長くなる欠点があった。
イム即ち、入力信号が何らかの原因で急激に大きくなっ
た場合、出力信号が予め定められた一定レベルに制御さ
れるまでの時間が長くなる欠点があった。
また、デジタル・デークの伝送を忠実に保持し、且つA
GC動作を良好に行うためにはAGCルーフの時定数を
大きくすることが必要である。AGCループの時定数は
サンブリジグ周期Tと制御力αlこよって決められるが
、周期下が一定である場合は制御力aを大きくすると、
変動が大きくなり時定数は小ざくなる。逆に制御力αを
小ざくすると時定数は大きくなる。即ち、時定数を大き
くするためには制御力αを小さくしなければいけないが
、制御力αを小さくするとデジタル・デークのヒツト精
度が低くなり、更に制御力αを小さくすると乗算器7の
出力が零となって、AGC動作をしなくなるという欠点
があった。
GC動作を良好に行うためにはAGCルーフの時定数を
大きくすることが必要である。AGCループの時定数は
サンブリジグ周期Tと制御力αlこよって決められるが
、周期下が一定である場合は制御力aを大きくすると、
変動が大きくなり時定数は小ざくなる。逆に制御力αを
小ざくすると時定数は大きくなる。即ち、時定数を大き
くするためには制御力αを小さくしなければいけないが
、制御力αを小さくするとデジタル・デークのヒツト精
度が低くなり、更に制御力αを小さくすると乗算器7の
出力が零となって、AGC動作をしなくなるという欠点
があった。
アタック・タイムが長くなると1例えば無!II!のS
S8変調波信号路に従来のデジタルAGC方式の回路を
用いると、比較的アタック・タイムが長く、検波された
音声信号が歪感の大きな信号になる欠点があった。
S8変調波信号路に従来のデジタルAGC方式の回路を
用いると、比較的アタック・タイムが長く、検波された
音声信号が歪感の大きな信号になる欠点があった。
この発明は上記した点を鑑みてなされたものであり、そ
の目的とするところはアタック・タイムを短かくし、高
速信号伝送システムにおいても歪感の少ない音声信号を
得ることのできるデジタルAGC方式を提供することに
ある。
の目的とするところはアタック・タイムを短かくし、高
速信号伝送システムにおいても歪感の少ない音声信号を
得ることのできるデジタルAGC方式を提供することに
ある。
(ニ)問題を解決するための手段
この発明に係るデジタルAGC方式は入力信号をサンプ
リング周期でレベル検出する検出手段と、基準値を加算
し制御信号で乗算して平滑フィルターで平滑する平滑手
段と、I数器を経由してアタック・タイムを短縮する手
段とを備えて、AGC信号を抽出し入力信号と乗算して
、自動利得制御された出力信号を得るようfこしたこと
を特徴とするデジタルAGC方式である。
リング周期でレベル検出する検出手段と、基準値を加算
し制御信号で乗算して平滑フィルターで平滑する平滑手
段と、I数器を経由してアタック・タイムを短縮する手
段とを備えて、AGC信号を抽出し入力信号と乗算して
、自動利得制御された出力信号を得るようfこしたこと
を特徴とするデジタルAGC方式である。
(ホ)作用
デジタルAGC方式の入力回路に供給された入力信号は
、サンプリング周期Tで絶対値に置き損え、基準値との
差をとって、入力信号の変化iiを通出する。このサン
プリングされた変化量は制御力αで乗算され、利得1I
IIiIIを施し、上記サンプリング周期Tに合わせた
遅延回路と、加算器とで形成される平滑フィルターを通
し平滑される。
、サンプリング周期Tで絶対値に置き損え、基準値との
差をとって、入力信号の変化iiを通出する。このサン
プリングされた変化量は制御力αで乗算され、利得1I
IIiIIを施し、上記サンプリング周期Tに合わせた
遅延回路と、加算器とで形成される平滑フィルターを通
し平滑される。
平滑された変化・量は関数器(指数間数器)によって、
指数m数的lこIIJIIlされ、広帯域高速伝送を可
能にし、AGC動作を高速化しアクツク・タイムを小さ
くすることができる。
指数m数的lこIIJIIlされ、広帯域高速伝送を可
能にし、AGC動作を高速化しアクツク・タイムを小さ
くすることができる。
(へ)実施例
この発明に係るデジタルAGC方式の実施例を篤1図に
基づき説明する。
基づき説明する。
N1図は篤3図と同一回路を示す部分は同符号で示した
。12は開数器である。この開数器12は指数開数ある
いは、指数開数の変形等の相当機能を持った開数を採用
する。
。12は開数器である。この開数器12は指数開数ある
いは、指数開数の変形等の相当機能を持った開数を採用
する。
第1図は第3図の従来のデジタルAGC方式に対し、開
数器12を付加したものである。即ち、入力端子1、乗
算器2、出力端子3、サンプリング周期Tで検出するレ
ベル検出器4、加算器5、基準値発生器6、乗算器7、
制御信号発生器8、加算器9、サンプリング周期下の遅
延回路10、リミッタ11により構成され、加算器5は
基準値発生器6からの基準値が、乗算器7には制御力α
が印加されている回路構成部分は、従来のデジタルAG
C方式(蔦3図)と同じである。
数器12を付加したものである。即ち、入力端子1、乗
算器2、出力端子3、サンプリング周期Tで検出するレ
ベル検出器4、加算器5、基準値発生器6、乗算器7、
制御信号発生器8、加算器9、サンプリング周期下の遅
延回路10、リミッタ11により構成され、加算器5は
基準値発生器6からの基準値が、乗算器7には制御力α
が印加されている回路構成部分は、従来のデジタルAG
C方式(蔦3図)と同じである。
AGCループの平滑用フィルターで平滑されたAGC信
号信号−ミッタ11を通して開数器12に供給する。今
、例えば鏝も基本的な指数開数V・10mで開数器12
を構成した時、平滑されたAGC信号信号−2から0ま
で変化した時、開数器12の出力信号yは0.01から
1.00まで変化することになる。
号信号−ミッタ11を通して開数器12に供給する。今
、例えば鏝も基本的な指数開数V・10mで開数器12
を構成した時、平滑されたAGC信号信号−2から0ま
で変化した時、開数器12の出力信号yは0.01から
1.00まで変化することになる。
y信号はX信号の変化に対し非常に細かく変化すること
ができ、変化量に対し大きな窒化量としてとらえること
ができる。すなわち、変化に対しAGC動作が高速化し
、アタック・タイムを小さくすることができる。
ができ、変化量に対し大きな窒化量としてとらえること
ができる。すなわち、変化に対しAGC動作が高速化し
、アタック・タイムを小さくすることができる。
サンプリング周期T = 20u S、16ヒツトのヒ
ツト数でAGC範囲40dB、入力信号周波数: +2
.3にHzのバースト波信号において、開数器12の指
数開数をy=10″′−2・11 /I・′と設定する
とアタック・タイムが0.4msとなる。(実験データ
の数値)同じ条件で従来のデジタルAGC方式の回路構
成では、アタック・タイムは40ssとなっている。
ツト数でAGC範囲40dB、入力信号周波数: +2
.3にHzのバースト波信号において、開数器12の指
数開数をy=10″′−2・11 /I・′と設定する
とアタック・タイムが0.4msとなる。(実験データ
の数値)同じ条件で従来のデジタルAGC方式の回路構
成では、アタック・タイムは40ssとなっている。
すなわち、この発明の開数器12を付加することによっ
て、アタック・タイムは100分の1に高速になること
が分る。
て、アタック・タイムは100分の1に高速になること
が分る。
このように、AGC動作の高速化の対応として、今迄は
サンプリング周期T及び制御力αを変えてビット数を設
定して対応していたが、サンプリング周期Tや制御力α
を最適に選んで、更に高速化にすることができる。
サンプリング周期T及び制御力αを変えてビット数を設
定して対応していたが、サンプリング周期Tや制御力α
を最適に選んで、更に高速化にすることができる。
篤2図はこの発明の他の実施例である。蔦2図はこの発
明のデジタルAGC方式の回路と、アナログAGC回路
Fe1I列接読しAGC効果を更に向上したものである
。
明のデジタルAGC方式の回路と、アナログAGC回路
Fe1I列接読しAGC効果を更に向上したものである
。
図中、14はこの発明のデジタルAGC方式の回路(第
1図)と同一構成である。
1図)と同一構成である。
AGC出力端子13(OUT2)は前述したように利得
制御され平滑化フィルターで平滑されたAGC信号であ
る。このAGC信号はD/Aコンバーク15でアナログ
信号に変換され、アナログAGC回路17に供給される
。
制御され平滑化フィルターで平滑されたAGC信号であ
る。このAGC信号はD/Aコンバーク15でアナログ
信号に変換され、アナログAGC回路17に供給される
。
アナログAGC回路17は例えば2人力FET素子を使
用し乗算W1能を持った回路で、一方の入力端子にはア
ナログ入力信号16が印加され、前記アナログ信号に変
換されたAGC信号と乗算され、アナログAGC回路を
行う。
用し乗算W1能を持った回路で、一方の入力端子にはア
ナログ入力信号16が印加され、前記アナログ信号に変
換されたAGC信号と乗算され、アナログAGC回路を
行う。
アナログAGCが施されたアナログAGC回路17の出
力信号はA/Dコンバータ18に供給され、デジタル信
号に変換され、デジタルAGC方式回路14の入力端子
1に供給される。
力信号はA/Dコンバータ18に供給され、デジタル信
号に変換され、デジタルAGC方式回路14の入力端子
1に供給される。
デジタルAGC方式の回路14の出力端子3にはアナロ
グAGC回路17とデジタルAGC方式の乗算器2で制
御された出力信号が取り出される。
グAGC回路17とデジタルAGC方式の乗算器2で制
御された出力信号が取り出される。
このようにデジタルAGC方式14において、安定なデ
ジタル処理を実施するために、前段でアナログAGC回
路17でアナログ信号の利得制御を行うことができる。
ジタル処理を実施するために、前段でアナログAGC回
路17でアナログ信号の利得制御を行うことができる。
ざらにこの発明の開数器12の特性を任意に選択し、ア
ナログAGC回路17素子の動作が最適になるようにす
ることができる。前述の実験数値の開数y= 1QIM
−fi、 11/I・1″はアナログAGC回路を最適
に動作させるために選んだ開数値である。
ナログAGC回路17素子の動作が最適になるようにす
ることができる。前述の実験数値の開数y= 1QIM
−fi、 11/I・1″はアナログAGC回路を最適
に動作させるために選んだ開数値である。
信号データの処理において安定なデジタル処理を行う場
合、一般にA/Dコンバーターでアナログ信号をデジタ
ル信号に変換しなければいけないが、A/Dコンバータ
ーのアナログ信号の入力レベルが極端に大きくなると、
A/Dコンパ−クーの入力端でオーバ・フォローを起し
、正確なデジタル変換ができないことがある。
合、一般にA/Dコンバーターでアナログ信号をデジタ
ル信号に変換しなければいけないが、A/Dコンバータ
ーのアナログ信号の入力レベルが極端に大きくなると、
A/Dコンパ−クーの入力端でオーバ・フォローを起し
、正確なデジタル変換ができないことがある。
この発明のデジタルAGC方式においても、A/Dコン
バータ18でデジタル信号に変換する場合、アナログA
GC回路17で一足のアナログ信号に自動的に利得制御
を施すことは、重要な要素である。
バータ18でデジタル信号に変換する場合、アナログA
GC回路17で一足のアナログ信号に自動的に利得制御
を施すことは、重要な要素である。
(ト)発明の効果
この発明に係るデジタルAGC方式は制御力αを調整し
、ビット数を増加させることなく高速なAGC動作を可
能にし、AGC動作のアタック・タイムを短縮すること
ができる。
、ビット数を増加させることなく高速なAGC動作を可
能にし、AGC動作のアタック・タイムを短縮すること
ができる。
アタック・タイムが短縮されるため、SSB変y4′a
やAll変調波を受信した場合、歪感のない良好な音声
信号を得ることができるので、デジタルIF方式を使用
した受信機などに用いると効果が大きい。
やAll変調波を受信した場合、歪感のない良好な音声
信号を得ることができるので、デジタルIF方式を使用
した受信機などに用いると効果が大きい。
しかも基本的な回路構成は、−次フイードバック・ルー
プを形成した安定なAGC動作を行うことができ、構成
が簡単であり、且つ安価であるため、実施も容易である
等の優れた特徴を有している。
プを形成した安定なAGC動作を行うことができ、構成
が簡単であり、且つ安価であるため、実施も容易である
等の優れた特徴を有している。
M1図はこの発明に係るデジタルAGC方式の実施例を
示したブロック図、第2図はこの発明の他の実施例を示
したブロック図、第3図は従来のデジタルAGC方式の
ブロック図である。 1・・・デジタル信号入力端子、2・・・乗算器、3・
・・出力端子(OUTl) 、 4・・・レベル検出器
、5・・・加算器、6・・・基準値発生器、7・・・乗
算器、8・・・制御信号発生器、9・・・加算器、10
・・・遅延回路、11・−・リミッタ−112・・・開
数器、+3・A G C出力端子(OUT2)、14・
・・デジタルAGC方式の回路、15・・・D/Aコシ
バータ、 16・・・アナログ信号入力端子、 17・・・アナログAGC回路、18・・・A/Dコシ
バータ。 特 許 出 願 人 覧謂ン 第 1 図 罵 2 図 第 3 Cコ
示したブロック図、第2図はこの発明の他の実施例を示
したブロック図、第3図は従来のデジタルAGC方式の
ブロック図である。 1・・・デジタル信号入力端子、2・・・乗算器、3・
・・出力端子(OUTl) 、 4・・・レベル検出器
、5・・・加算器、6・・・基準値発生器、7・・・乗
算器、8・・・制御信号発生器、9・・・加算器、10
・・・遅延回路、11・−・リミッタ−112・・・開
数器、+3・A G C出力端子(OUT2)、14・
・・デジタルAGC方式の回路、15・・・D/Aコシ
バータ、 16・・・アナログ信号入力端子、 17・・・アナログAGC回路、18・・・A/Dコシ
バータ。 特 許 出 願 人 覧謂ン 第 1 図 罵 2 図 第 3 Cコ
Claims (1)
- 【特許請求の範囲】 高速信号伝送系に使用されるデジタルAGC方式におい
て、 入力信号をサンプリング周期でレベル検出する検出手段
と、基準値を加算し制御信号で乗算して平滑フィルター
で平滑する平滑手段と、関数器を経由してアタック・タ
イムを短縮する手段とを備えて、AGC信号を抽出し入
力信号と乗算して、自動利得制御された出力信号を得る
ようにしたことを特徴とするデジタルAGC方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9312587A JPS63260208A (ja) | 1987-04-17 | 1987-04-17 | デジタルagc方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9312587A JPS63260208A (ja) | 1987-04-17 | 1987-04-17 | デジタルagc方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63260208A true JPS63260208A (ja) | 1988-10-27 |
Family
ID=14073799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9312587A Pending JPS63260208A (ja) | 1987-04-17 | 1987-04-17 | デジタルagc方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63260208A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0812064A2 (en) * | 1996-06-03 | 1997-12-10 | Matsushita Electric Industrial Co., Ltd. | Reception automatic gain control system and method |
JP2005507568A (ja) * | 2001-02-16 | 2005-03-17 | クゥアルコム・インコーポレイテッド | ダイレクトコンバート受信機アーキテクチャ |
-
1987
- 1987-04-17 JP JP9312587A patent/JPS63260208A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0812064A2 (en) * | 1996-06-03 | 1997-12-10 | Matsushita Electric Industrial Co., Ltd. | Reception automatic gain control system and method |
EP0812064A3 (en) * | 1996-06-03 | 1999-05-12 | Matsushita Electric Industrial Co., Ltd. | Reception automatic gain control system and method |
JP2005507568A (ja) * | 2001-02-16 | 2005-03-17 | クゥアルコム・インコーポレイテッド | ダイレクトコンバート受信機アーキテクチャ |
US8626099B2 (en) | 2001-02-16 | 2014-01-07 | Qualcomm Incorporated | Direct conversion receiver architecture |
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