JPS6325978A - Semiconductor integrated circuit device - Google Patents
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Classifications
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- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device.
電気的消去が可能な不揮発性記憶機能を備えた半導体集
積回路装置（以下、ＥＥＰＲＯＭという）に適用して有
効な技術に関するものである。The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device (hereinafter referred to as an EEPROM) having a nonvolatile memory function that can be electrically erased.
ＥＥＰＲＯＭのメモリセルは、情報記憶用電界効果トラ
ンジスタとスイッチ用電界効果トランジスタとの直列接
続で構成されている。A memory cell of an EEPROM is composed of an information storage field effect transistor and a switch field effect transistor connected in series.
情報記憶用電界効果トランジスタは、フローティングゲ
ート電極とコントロールゲートｆｆ電極とを有する２層
ゲート構造で構成されている。スイソチ用電界効果トラ
ンジスタは、ゲートｆｌｔｔＭからなる１層ゲート構造
で構成されている。このゲート電極は、コントロールゲ
ート電極と同一の第２層目の導電層（又はフローティン
グゲート電極と同一の第１層目の導電層）で構成されて
いる。A field effect transistor for information storage has a two-layer gate structure having a floating gate electrode and a control gate ff electrode. The Swiss field effect transistor has a one-layer gate structure consisting of a gate flttM. This gate electrode is composed of a second conductive layer that is the same as the control gate electrode (or a first conductive layer that is the same as the floating gate electrode).
この種のフローティングゲート電極を有する情報記憶用
電界効果トランジスタで構成されるメモリセルにおいて
は、前述のように、スイッチ用電界効果トランジスタを
必要とする。スイッチ用電界効果トランジスタは、情報
書込み及び読出時にメモリセルを選択するために設けら
れる。A memory cell configured with an information storage field effect transistor having this type of floating gate electrode requires a switching field effect transistor, as described above. The switching field effect transistor is provided to select a memory cell when writing and reading information.
なお、ＥＥＰＲＯＭについては１例えば１株式会社サイ
エンスフォーラム超ＬＳＩデバイスハンドブック、昭和
５８年１１月２８日発行、Ｐ３１８〜に記載されている
。Note that the EEPROM is described in, for example, 1 Science Forum Co., Ltd. VLSI Device Handbook, published November 28, 1980, pages 318 onwards.
〔発明が解決しようとする問題点〕
本発明者は、前述のＥＥＰＲＯＭの集積度の向上につい
て検討した結果、次の問題点が生じることを見出した。[Problems to be Solved by the Invention] As a result of studies on improving the degree of integration of the above-mentioned EEPROM, the inventor found that the following problems occurred.
前記スイッチ用電界効果トランジスタのゲート電極と情
報記憶用電界効果トランジスタのフローティングゲート
電極（又はコントロールゲート電極）は、異なる導電層
で構成されている。このため、製造工程における両者の
マスク合せ余裕寸法が必要となるので、メモリセル面積
が増加し、ＥＥＰＲＯＭの集積度が低下する問題が生じ
る。The gate electrode of the switch field effect transistor and the floating gate electrode (or control gate electrode) of the information storage field effect transistor are formed of different conductive layers. For this reason, a margin dimension is required for the alignment of both masks in the manufacturing process, resulting in an increase in the memory cell area and a problem in that the degree of integration of the EEPROM is reduced.
この解決手段として、情報記憶用電界効果トランジスタ
のフローティングゲート電極とコントロールゲート電極
とを重ね切りで形成することが考えられる０重ね切りは
１両者を同一マスクで一度にエツチングすることである
。つまり、ゲート電極とコントロールゲート電極とを同
一導電層で形成し、フローティングゲート電極をコント
ロールゲート電極と重ね切りで形成する。このように構
成されるメモリセルは、前記両者のマスク合せ余裕寸法
をなくすことができる。As a means of solving this problem, it is possible to form the floating gate electrode and the control gate electrode of the field effect transistor for information storage by overlapping cutting.0 overlapping cutting is to etch both of them at the same time using the same mask. That is, the gate electrode and the control gate electrode are formed from the same conductive layer, and the floating gate electrode is formed by cutting the control gate electrode and the same layer. The memory cell configured in this manner can eliminate the above-mentioned allowance for mask alignment between the two.
しかしながら１重ね切りのエツチング条件でスイッチ用
電界効果トランジスタのゲート電極をエツチングした場
合、ソース、ドレイン領域の基板表面が過剰にエツチン
グされる。このエツチングは、スイッチ用電界効果トラ
ンジスタにおいて、ゲート絶縁膜の絶縁耐圧の劣化、リ
ーク電流の発生等、電気的信頼性を低下させる問題を生
じる。However, when the gate electrode of a switching field effect transistor is etched under the etching condition of single layer cutting, the substrate surface of the source and drain regions is excessively etched. This etching causes problems in the switch field effect transistor, such as deterioration of the dielectric strength of the gate insulating film and generation of leakage current, which deteriorates the electrical reliability.
本発明の目的は、ＥＥＰＲＯＭにおいて、集積度を向上
すると共に、電気的信頼性を向上することが可能な技術
を児供することにある。An object of the present invention is to provide a technology that can improve the degree of integration and electrical reliability of an EEPROM.
本発明の他の目的は、前記目的を達成すると共に、動作
速度の高速化を図ることが可能な技術を提供することに
ある。Another object of the present invention is to provide a technique capable of achieving the above object and increasing the operating speed.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。An overview of one typical invention disclosed in this application is as follows.
ＥＥＰＲＯＭにおいて、メモリセルを構成する情報記憶
用電界効果トランジスタのフローティングゲート電極を
、その上部に設けられるコントロールゲート電極と重ね
切りで構成し、メモリセルを構成するスイッチ用電界効
果トランジスタのゲート電極上に、前記コントロールゲ
ート電極と同一導電層で形成されるワード線を構成し、
前記スイッチ用電界効果トランジスタのゲート電極を、
前記フローティングゲートｆｆｉ唖と同一導電層で、か
つ前記ワード線と重ね切りで構成する。In an EEPROM, the floating gate electrode of the field effect transistor for information storage that constitutes the memory cell is formed by overlapping the control gate electrode provided above, and the floating gate electrode of the field effect transistor for switching that constitutes the memory cell is formed by overlapping the floating gate electrode of the field effect transistor for information storage that constitutes the memory cell. , a word line formed of the same conductive layer as the control gate electrode,
The gate electrode of the switch field effect transistor,
It is formed of the same conductive layer as the floating gate ffi and overlapped with the word line.
上記した手段によれば、前記ゲート電極とフローティン
グゲート電極若しくコントロールゲート電極との製造工
程におけるマスク合せ余裕寸法をなくすことができるの
で、メモリセル面積を縮小し、集積度を向上することが
できる。これと共に。According to the above-mentioned means, it is possible to eliminate the mask alignment margin in the manufacturing process of the gate electrode and the floating gate electrode or control gate electrode, so that the memory cell area can be reduced and the degree of integration can be improved. . Along with this.
両者の電界効果トランジスタを２層ゲート構造としてエ
ツチング条件を略均−にし、基板表面の過剰エツチング
に起因するゲート絶縁膜の絶縁耐圧の劣化等を低減でき
るので、電気的信頼性を向上することができる。Since both field effect transistors have a two-layer gate structure and the etching conditions are approximately equalized, it is possible to reduce deterioration of the dielectric breakdown voltage of the gate insulating film caused by excessive etching of the substrate surface, thereby improving electrical reliability. can.
以下、本発明の構成について、一実施例とともに説明す
る。Hereinafter, the configuration of the present invention will be explained along with one embodiment.
なお、企図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。In addition, in the plan, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.
本発明の実施例１であるＥＥＰＲＯＭを構成するメモリ
セルの概略構成を第１図く平面図）で示し。Embodiment 1 A schematic configuration of a memory cell constituting an EEPROM according to a first embodiment of the present invention is shown in FIG. 1 (a plan view).
第１図のｎ−ｎ線で切った断面を第２図で示す。FIG. 2 shows a cross section taken along line nn in FIG. 1.
第２図及び後述する第１２図は１本実施例の構成をわか
り易くするために、フィールド絶縁膜以外の絶縁膜は図
示しない。In FIG. 2 and FIG. 12, which will be described later, in order to make the structure of this embodiment easier to understand, insulating films other than the field insulating film are not shown.
第１図及び第２図に示すように、単結晶シリコンからな
るｎ−型の半導体基板１の主面部には、ｐ−型のウェル
領域２が設けられている。ウェル領域２は、メモリセル
アレイの全域又は所定ビット数毎に設けら九でいる。As shown in FIGS. 1 and 2, a p-type well region 2 is provided on the main surface of an n-type semiconductor substrate 1 made of single crystal silicon. The well regions 2 are provided over the entire area of the memory cell array or for each predetermined number of bits.
メモリセル形成領域間のウェル領域２の主面には、フィ
ールド絶縁膜３、Ｐ型のチャネルストッパ領域４の夫々
が設けられている。フィールド絶縁膜３及びチャネルス
トッパ領域４の夫々は、メモリセル間を電気的に分離す
るように構成されている。A field insulating film 3 and a P-type channel stopper region 4 are provided on the main surface of the well region 2 between the memory cell formation regions. Field insulating film 3 and channel stopper region 4 are each configured to electrically isolate memory cells.
ＥＥＰＲＯＭのメモリセルは、情報記憶用電界効果トラ
ンジスタＱｍとスイッチ用電界効果トランジスタＱｓと
の直列接続で構成されている。A memory cell of an EEPROM is composed of an information storage field effect transistor Qm and a switch field effect transistor Qs connected in series.
情報記憶用電界効果トランジスタＱｍは、ウェル領域２
の主面に形成され、ゲート絶縁膜（トンネル絶縁膜）５
Ａ、フローティングゲート電極６Ａ、ゲート絶縁膜７Ａ
、コントロールゲート電極８Ａ、ソース、ドレイン領域
である一対の０４型の半導体領域９で構成されている。The information storage field effect transistor Qm has a well region 2
gate insulating film (tunnel insulating film) 5
A, floating gate electrode 6A, gate insulating film 7A
, a control gate electrode 8A, and a pair of 04 type semiconductor regions 9 which are source and drain regions.
フローティングゲート電極６Ａは、その上部にゲート絶
縁膜７Ａを介して設けられたコントロールゲートｆｆ１
ｔ！８Ａと重ね切りで構成されている。コントロールゲ
ート電極８Ａには、行方向に延在する第１ワード線（Ｗ
Ｌｚ）８Ａが同一導電層で一体に構成されている。The floating gate electrode 6A has a control gate ff1 provided thereon with a gate insulating film 7A interposed therebetween.
T! Consists of 8A and overlapping cuts. The control gate electrode 8A has a first word line (W) extending in the row direction.
Lz)8A are integrally constructed of the same conductive layer.
スイッチ用電界効果トランジスタＱｓは、ウェル領域２
に形成され、ゲート絶縁膜５Ｂ、ゲート電極６Ｂ、ソー
ス、ドレイン領域である一対のｒｌ”型の半導体領域９
で構成されている。The switching field effect transistor Qs is located in the well region 2.
A pair of rl'' type semiconductor regions 9 are formed in the gate insulating film 5B, the gate electrode 6B, and the source and drain regions.
It consists of
ゲート電極６Ｂは、フローティングゲート電極６Ａと同
一導電層で構成される。ゲート電ｔ！ｉ！６Ｂには、第
１ワード線８Ａと同一行方向に延在する第２ワード１（
ＷＬ２）６Ｉ３が同一導電層で一体に構成されている。The gate electrode 6B is made of the same conductive layer as the floating gate electrode 6A. Gate electric t! i! 6B, a second word 1 (
WL2)6I3 are integrally formed of the same conductive layer.
ゲート電極６Ｂ（第２ワード線６Ｂ）の上部には、絶縁
膜７Ｂを介して第２ワード線６Ｂと同一行方向に延在す
る第３ワード線（ＷＬ３）８Ｉ３が構成されている。第
３ワード線８Ｂは、コントロールゲート電極８Ａ及び第
１ワード線８Ａと同一導電層で構成されており、ゲート
電極６Ｂは、第３ワード線８Ｂと重ね切りで構成されて
いる。A third word line (WL3) 8I3 is formed above the gate electrode 6B (second word line 6B) and extends in the same row direction as the second word line 6B via an insulating film 7B. The third word line 8B is made of the same conductive layer as the control gate electrode 8A and the first word line 8A, and the gate electrode 6B is made of an overlapping cut with the third word line 8B.
前記第３ワード線８Ｂは、第１図及び第３図（第１図の
ｍ−ｍｇで切った断面図）で示すように、第２ワード線
６Ｂと電気的に接続されている。The third word line 8B is electrically connected to the second word line 6B, as shown in FIGS. 1 and 3 (cross-sectional view taken along line m-mg in FIG. 1).
両者の接続は１行方向の所定部１例えば、８［ｂ１ｔコ
、 １６ ［ｂｉｊ］毎のメモリセル間において、絶縁
膜７Ｂに設けられた接続孔７Ｃを通して行われている。The connection between the two is made through connection holes 7C provided in the insulating film 7B between memory cells in a predetermined portion 1 in the row direction, for example, every 8 [b1t] and 16 [bij].
前記フローティングゲートｆｆ１ｔｌｉ６Ａ、ゲート電
極６Ｂ及び第２ワード線６Ｂは、例えば、抵抗値を低減
する不純物（Ｐ、Ａｓ又はＢ）が導入された多結晶シリ
コン膜（第１層目の導電ｙＩ）で構成されている。コン
トロールゲートｆｆ電極８Ａ、第１ワード線８Ａ及び第
３ワード線８Ｂは、例えば、前記多結晶シリコン膜、高
融点金属（Ｍ ｏ ｒ Ｔ ａ ｒ Ｔ ｌ ｒ Ｗ
）膜若しくは高融点金属シリサイド（ＭｏＳｉ２．Ｔａ
Ｓｉ２．ＴｉＳｉ２．ＷＳｉ２）膜の単層、或はそれら
の複合ＷＡ（第２層目の導電層）で構成されている。The floating gate ff1tli6A, the gate electrode 6B, and the second word line 6B are made of, for example, a polycrystalline silicon film (first layer of conductivity yI) into which impurities (P, As, or B) that reduce the resistance value are introduced. has been done. The control gate ff electrode 8A, the first word line 8A, and the third word line 8B are made of, for example, the polycrystalline silicon film, a high melting point metal (M or T a r T l r W
) film or refractory metal silicide (MoSi2.Ta
Si2. TiSi2. It is composed of a single layer of WSi2) film or a composite WA (second conductive layer) thereof.
このように、ＥＥＰ−ＲＯＭのメモリセルを構成する情
報記憶用電界効果トランジスタＱｍ、スイッチ用電界効
果トランジスタＱｓの夫々は、重ね切りで形成された２
層ゲート構造で構成される。In this way, each of the information storage field effect transistor Qm and the switch field effect transistor Qs constituting the memory cell of the EEP-ROM is formed by overlapping two
It consists of a layer gate structure.
つまり、情報記憶用電界効果トランジスタＱｍは。In other words, the information storage field effect transistor Qm is.
夫々１重ね切りで形成されたフローティングゲート電極
６Ａと、その上部に設けられるコントロールゲート１！
極８Ａとで構成されている。スイッチ用電界効果トラン
ジスタＱｓは、第３ワード線８Ｂと、この第３ワード線
８Ｂと重ね切りで形成され、かつフローティングゲート
電ｔ１６ Ａと同一導電層で形成されたゲートｆｆ電極
６Ｂとで構成されている。Floating gate electrodes 6A each formed by one overlapping cut and a control gate 1 provided on top of the floating gate electrodes 6A!
It consists of a pole of 8A. The switching field effect transistor Qs is composed of a third word line 8B and a gate ff electrode 6B formed by overlapping the third word line 8B and made of the same conductive layer as the floating gate electrode t16A. ing.
このように構成されるメモリセルは、ゲート電極６Ｂと
フローティングゲート電極６Ａ若しくはコントロールゲ
ート１隈８ Ａとの離隔寸法が、コントロールゲート？
ｔｔ極８Ａと第３ワード線８Ｂとの離隔寸法で規定され
、しかも製造工程におけるマスク合せ余裕寸法を必要と
しない、したがって、メモリセル面積を縮小し、ＥＥＰ
ＲＯＭの集積度を向上することができる。In the memory cell configured as described above, the separation dimension between the gate electrode 6B and the floating gate electrode 6A or the control gate 1 area 8A is set to 1.
It is defined by the separation dimension between the tt pole 8A and the third word line 8B, and does not require a mask alignment margin in the manufacturing process. Therefore, the memory cell area can be reduced and the EEP
The degree of integration of ROM can be improved.
また、情報記憶用電界効果トランジスタＱｍのフローテ
ィングゲート電極６Ａ及びコントロールゲート電ｉ８Ａ
、スイッチ用電界効果トランジスタＱｓのゲート？！！
極６Ｂ及び第３ワードａ８Ｂの夫々のエツチング工程に
おいて１両者のエツチング条件を略均−にすることがで
きる。したがって、ウェル領域２の主面部が１重ね切り
で過剰にエツチングされることがなくなり、それに起因
するゲート絶縁膜５Ｂの絶縁耐圧の劣化、リーク電流の
発生等を低減することができるので、電気的信頼性を向
上することができる。In addition, the floating gate electrode 6A and the control gate electrode i8A of the information storage field effect transistor Qm
, the gate of the switch field effect transistor Qs? ! !
In the respective etching steps for the pole 6B and the third word a8B, the etching conditions for both can be made approximately equal. Therefore, the main surface of the well region 2 will not be excessively etched by one overlapping cut, and the deterioration of the dielectric strength of the gate insulating film 5B and the occurrence of leakage current caused by this can be reduced, so that the electrical Reliability can be improved.
また、スイッチ用電界効果トランジスタＱｓのゲート電
極６Ｂに接続される第２ワード線（ＷＬ２）６ＢＬ：、
前記第３ワードａ（ＷＬ３）８Ｂを接続することにより
、第２ワードａ６Ｂの実質的な抵抗値を低減することが
できるので、メモリセルの選択速度を速め、情報の読出
動作速度の高速化を図ることができる。特に、第２ワー
ド線に比べて比抵抗値が小さな導電性材料で第３ワード
線８Ｂを構成することにより、より情報の読出動作速度
の高速化を図ることができる。Also, a second word line (WL2) 6BL connected to the gate electrode 6B of the switching field effect transistor Qs:
By connecting the third word a (WL3) 8B, the substantial resistance value of the second word a6B can be reduced, thereby increasing the selection speed of memory cells and increasing the speed of information read operation. can be achieved. In particular, by forming the third word line 8B with a conductive material having a smaller specific resistance value than that of the second word line, it is possible to further increase the speed of the information read operation.
情報記憶用電界効果トランジスタＱｍ、スイッチ用電界
効果トランジスタＱｓの夫々の上部には。Above each of the information storage field effect transistor Qm and the switch field effect transistor Qs.
眉間絶縁膜１０が設けられている。スイッチ用電界効果
トランジスタＱｓの一方の半導体領域（ドレイン領域）
９には、層間絶縁膜９に設けられた接続孔１１を通して
１列方向に延在するデータ線（ＤＬ）１２が接続されて
いる。データ線１２は。A glabellar insulating film 10 is provided. One semiconductor region (drain region) of the switch field effect transistor Qs
9 is connected to a data line (DL) 12 extending in one column direction through a connection hole 11 provided in the interlayer insulating film 9 . The data line 12 is.
第３層目の導電層１例えばアルミニウム膜又は所定の添
加物（Ｓｉ、 Ｃｕ）を含有するアルミニウム膜で構成
されている。The third conductive layer 1 is made of, for example, an aluminum film or an aluminum film containing predetermined additives (Si, Cu).
なお、前記第２ワード線（Ｗ Ｌ ２ ）６ Ｂと第３
ワード線（ＷＬ３）８Ｂとの接続構造は、第３図に示す
構造に限定されず１例えば、第４図及び第５図（要部断
面図）に示す構造で構成することができる。Note that the second word line (W L 2 ) 6 B and the third word line (W L 2 )
The connection structure with the word line (WL3) 8B is not limited to the structure shown in FIG. 3, but can be constructed, for example, as shown in FIGS. 4 and 5 (cross-sectional views of main parts).
第４図に示す接続構造は、接続孔１３を通して、データ
線１２と同一導電層で形成した配置ｆｌ１２Ａを形成し
、第２ワード線６Ｂと第３ワード線８Ｂとを接続してい
る。接続孔１３は、層間絶縁膜１０、第３ワード線８Ｂ
及び絶縁膜７Ｂを除去して形成され、第２ワード線６Ｂ
に達するように構成されている。In the connection structure shown in FIG. 4, a layout fl12A made of the same conductive layer as the data line 12 is formed through the connection hole 13, and the second word line 6B and the third word line 8B are connected. The connection hole 13 connects the interlayer insulating film 10 and the third word line 8B.
and the second word line 6B is formed by removing the insulating film 7B.
is configured to reach.
第５図に示す接続構造は、第４図に示す配ＬＡ１２Ａに
より第２ワード線６Ｂと第３ワードａ８Ｂとを接続して
おり、さらに、層間絶縁膜１４に設けられた接続孔１５
を通して、前記配線１２ Ａに第４ワード線（ＷＬ４）
１６を接続している。第４ワード線１６は、第２ワード
線６Ｂ及び第３ワード線８Ｂと同一行方向に延在し、夫
々に比べて比抵抗値が小さい例えばアルミニウム膜で構
成されている（データ線１２を第１層目の導電層とする
２層アルミニウム膜構造）。つまり、第４ワード線１６
は、第２ワード線６Ｂの実質的な抵抗値をさらに低減す
ることができる。The connection structure shown in FIG. 5 connects the second word line 6B and the third word a8B by the wiring LA 12A shown in FIG.
A fourth word line (WL4) is connected to the wiring 12A through
16 are connected. The fourth word line 16 extends in the same row direction as the second word line 6B and the third word line 8B, and is made of, for example, an aluminum film having a smaller specific resistance value than the respective ones (the data line 12 is (2-layer aluminum film structure with the first conductive layer). In other words, the fourth word line 16
can further reduce the substantial resistance value of the second word line 6B.
次に１本実施例■の製造方法について、第６図乃至第１
０図（各製造工程におけるメモリセルの要部断面図）を
用いて簡単に説明する。Next, regarding the manufacturing method of Example 1, Figures 6 to 1
This will be briefly explained using FIG.
まず、ｎ−型の半導体基板１の所定の主面部に。First, on a predetermined main surface portion of an n-type semiconductor substrate 1.
ｐ−型のウェル領域２を形成する。A p-type well region 2 is formed.
この後、メモリセル形成領域間のウェル領域２の主面に
、フィールド絶縁膜３、ｐ型のチャネルストッパ領域４
の夫々を形成する。After that, a field insulating film 3 and a p-type channel stopper region 4 are formed on the main surface of the well region 2 between the memory cell forming regions.
form each.
次に、第６図に示すように、情報記憶用電界効果トラン
ジス５０ｍ形成領域にゲート絶縁膜５Ａを形成し、スイ
ッチ用電界効果トランジスタＱｓ形成領域にゲート絶＃
膜５Ｂを形成する。ゲート絶縁膜５Ａは、トンネル絶縁
膜として使用され。Next, as shown in FIG. 6, a gate insulating film 5A is formed in the formation region of the information storage field effect transistor 50m, and a gate insulating film 5A is formed in the formation region of the switching field effect transistor Qs.
A film 5B is formed. The gate insulating film 5A is used as a tunnel insulating film.
例えば１００［人］８度の膜厚の酸化シリコン膜で形成
する。ゲート絶Ｂ膜５Ｂは、例えば３５０［入コ程度の
膜厚の酸化シリコン暎で形成する。For example, it is formed with a silicon oxide film having a thickness of 100 [people] 8 degrees. The gate isolation B film 5B is formed of a silicon oxide film having a thickness of about 350 mm, for example.
この後、ゲート絶縁膜５Ａ及び５Ｂ上を含む基板全面に
、第１ＷＪ目の導電ＪＷ６を形成する。導電層６は、例
えば、ＣＶＤで形成した、２０００ ［入］程度の膜厚
の多結晶シリコン膜に、抵抗値を低減する不純物を導入
したものを用いる。Thereafter, a first WJ conductive JW6 is formed over the entire surface of the substrate including on the gate insulating films 5A and 5B. The conductive layer 6 is, for example, a polycrystalline silicon film formed by CVD and having a thickness of about 2000 μm, into which impurities are introduced to reduce the resistance value.
そして１図示しないが、情報記憶用電界効果トランジス
タＱｍ形成領域において、導ｆｆ１Ｍ！６にフローティ
ングゲートｍｔＩのゲート幅方向の寸法を規定するパタ
ーンニングを施す。Although not shown in the figure, in the information storage field effect transistor Qm formation region, conduction ff1M! 6, patterning is performed to define the dimensions of the floating gate mtI in the gate width direction.
次に、第７図に示すように、導電層６を覆うように、ゲ
ート絶縁膜７Ａ、７Ｂの夫々を形成する。Next, as shown in FIG. 7, gate insulating films 7A and 7B are formed to cover conductive layer 6, respectively.
ゲート絶縁膜７Ａ、７Ｂの夫々は、導電層６を酸化して
形成した酸化シリコン膜を用い、例えば、３５０［λ］
程度の膜厚で形成する。Each of the gate insulating films 7A and 7B uses a silicon oxide film formed by oxidizing the conductive layer 6, and has a thickness of, for example, 350[λ]
Form the film with a thickness of approximately
次に、第８図に示すように、ゲート絶縁膜７Ａ及び７Ｂ
上を含む基板全面（導電Ｊ！１６上の全面）に第２Ｍ１
目の導電Ｍ８を形成する６導電層８は１例えば、多結晶
シリコン膜上に高融点金属シリサイド膜を形成したポリ
サイド膜を用いる。多結晶シリコン膜は、ＣＶＤで形成
した、２０００ ［λ］程度の膜厚の多結晶シリコン膜
に、抵抗値を低減する不純物を導入したものを用いる。Next, as shown in FIG. 8, the gate insulating films 7A and 7B are
2nd M1 on the entire surface of the board including the top (the entire surface on the conductive J!16)
The conductive layer 8 forming the conductive layer M8 is, for example, a polycide film in which a refractory metal silicide film is formed on a polycrystalline silicon film. The polycrystalline silicon film used is a polycrystalline silicon film formed by CVD and having a thickness of about 2000 [λ] into which impurities are introduced to reduce the resistance value.
高融点金属シリサイド膜は、スパッタで形成し、 ３０
００ Ｃ入］８度の膜厚で形成する。The high melting point metal silicide film is formed by sputtering,
00C] Formed with a film thickness of 8 degrees.
この後、情報記憶用電界効果トランジスタＱｍ、スイッ
チ用電界効果トランジスタＱｓの夫々の形成領域におい
て、導電層８．ゲート絶縁膜７Ａ又は７Ｂ、導電ＶＩ６
の夫々を順次重ね切りする。重ね切りは、例えば、導電
層８上にエツチングマスク（例えば、フォトレジスト膜
）を形成し、これを用いて１反応性イオンエツチング等
の異方性エツチングを施すことで行う。この重ね切りに
より、情報記憶用電界効果トランジスタＱｍ形成領域に
フローティングゲート電極６Ａ、コントロールゲートｉ
ｆ及び第１ワード線８Ａの夫々が形成され。Thereafter, in the formation regions of the information storage field effect transistor Qm and the switch field effect transistor Qs, the conductive layer 8. Gate insulating film 7A or 7B, conductive VI6
Sequentially cut each one overlapping each other. The overlapping cutting is performed, for example, by forming an etching mask (for example, a photoresist film) on the conductive layer 8, and using this to perform anisotropic etching such as one-reactive ion etching. By this overlapping cutting, the floating gate electrode 6A and the control gate i are formed in the information storage field effect transistor Qm formation region.
f and a first word line 8A are formed.
スイッチ用電界効果トランジスタＱｓ形成領域にゲート
ｆｆ電極及び第２ワード線６Ｂ、第３ワード線８Ｂの夫
々が形成される。A gate ff electrode, a second word line 6B, and a third word line 8B are formed in the switching field effect transistor Qs formation region.
このように形成されるメモリセルは、前述のように、情
報記憶用電界効果トランジスタＱｍ、スイッチ用電界効
果トランジスタＱｎの夫々を１重ね切りで形成された２
Ｍゲート構造で形成するので、製造工程におけるマスク
合せ余裕寸法をなくすことができると共に、エツチング
条件を略均−にし、ウェル領域２の過剰エツチングを低
減し、それに起因するゲート絶縁膜（例えば５Ｂ）の絶
縁耐圧の劣化等を防止することができる。As described above, the memory cell formed in this manner is formed by cutting each of the information storage field effect transistor Qm and the switching field effect transistor Qn in one layer.
Since it is formed with an M gate structure, it is possible to eliminate mask alignment allowance dimensions in the manufacturing process, and also to make the etching conditions approximately uniform, reducing excessive etching of the well region 2 and reducing the gate insulating film (for example, 5B) caused by this. It is possible to prevent deterioration of the dielectric strength of the
次に、符号は付けないが、第９図に示すように、フロー
ティングゲート電極６Ａ、ゲート電極６Ｂ等を覆う絶縁
膜を形成する。この絶縁膜は、不純物の導入にともなう
汚染物のゲッタリング層、ウェル領域２主面のダメージ
を緩和するバッファ層として作用する。Next, although not labeled, as shown in FIG. 9, an insulating film covering the floating gate electrode 6A, gate electrode 6B, etc. is formed. This insulating film functions as a gettering layer for contaminants caused by the introduction of impurities, and as a buffer layer that alleviates damage to the main surface of the well region 2.
この後、第１Ｏ図に示すように、フローティングゲート
Ｗ１極６Ａ、ゲート電極６Ｂの夫々の側部のウェル領域
２主面部に、ソース、ドレイン領域であるｒ１°型の半
導体領域９を形成する。半導体領Ｗｉ、９は、主として
、コントロールゲートｆｆ電極８Ａ。Thereafter, as shown in FIG. 1O, r1° type semiconductor regions 9, which are source and drain regions, are formed on the main surface of the well region 2 on each side of the floating gate W1 pole 6A and gate electrode 6B. The semiconductor region Wi,9 is mainly a control gate ff electrode 8A.
第３ワード線８Ｂ、フィールド絶縁膜３の夫々を不純物
導入用マスクとして用い、ｎ型の不純物を導入すること
で形成する。不純物の導入は、イオン打込みで行う。It is formed by introducing n-type impurities using each of the third word line 8B and the field insulating film 3 as masks for impurity introduction. Impurities are introduced by ion implantation.
この半導体領域９を形成する工程で、情報記憶用電界効
果トランジスタＱｍ、スイッチ用電界効果トランジスタ
Ｑｓの夫々が形成される。In the step of forming this semiconductor region 9, an information storage field effect transistor Qm and a switch field effect transistor Qs are formed.
次に、層間絶ｍ［１０、接続孔１１．データ線２１を順
次形成することにより、前記第１図及び第２図で示すＥ
ＥＰＲＯＭのメモリセルは完成する。Next, interlayer insulation m[10, connection hole 11. By sequentially forming the data lines 21, the E shown in FIGS.
The EPROM memory cell is completed.
本実施例■は、前記実施例■と異なる構造のメモリセル
を有するＥＥＰＲＯＭに本発明を適用した１本発明の他
の実施例である６
本発明の実施例■でＥＥＰＲＯＭのメモリセルの概略構
成を第１１図（平面図）で示し、第１１図のｘｎ−ｘｎ
線で切った断面を第１２図で示す。This embodiment (2) is another embodiment of the present invention in which the present invention is applied to an EEPROM having a memory cell having a structure different from that of the above-mentioned embodiment (2).6 In this embodiment (2) of the present invention, a schematic structure of an EEPROM memory cell is shown. is shown in FIG. 11 (plan view), and xn-xn in FIG.
A cross section cut along the line is shown in FIG.
本実施例Ｈのメモリセルを構成する情報記憶用電界効果
トランジスタＱｍは、第１１図及び第１２図に示すよう
に構成されている。すなわち、情報記憶用電界効果トラ
ンジスタＱｍは、ドレイン領域である半導体領域９の主
面上の一部にトンネル絶縁膜５Ｄが設けられている。ト
ンネル絶縁膜５Ｄ上には、ゲート絶縁膜５Ｃ上に設けら
れたフローティングゲート電極６Ａが延在するように構
成されている。The information storage field effect transistor Qm constituting the memory cell of Example H is constructed as shown in FIGS. 11 and 12. That is, in the information storage field effect transistor Qm, a tunnel insulating film 5D is provided on a part of the main surface of the semiconductor region 9, which is the drain region. A floating gate electrode 6A provided on the gate insulating film 5C is configured to extend over the tunnel insulating film 5D.
そして、情報記憶用電界効果トランジスタＱｍ、スイッ
チ用電界効果トランジスタＱｓの夫々は。And, each of the information storage field effect transistor Qm and the switch field effect transistor Qs.
前記実施例Ｉと同様に、２層ゲート構造で構成され、前
記実施例■と略同様の効果を得ることができる。Like the embodiment I, it has a two-layer gate structure, and can obtain substantially the same effect as the embodiment (2).
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.
例えば、本発明は、第２ワード線（ＷＬ２）６Ｂと第３
ワード線（ＷＬ３）８Ｂとを接続せずに、第３ワード線
８Ｂをダミーとして使用することができる。For example, in the present invention, the second word line (WL2) 6B and the third word line (WL2)
The third word line 8B can be used as a dummy without connecting it to the word line (WL3) 8B.
本願においで開示された発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。Among the inventions disclosed in this application, the effects that can be obtained by typical ones are briefly explained as follows.
ＥＥＰＲＯＭにおいて、メモリセルを構成する情報記憶
用電界効果トランジスタのフローティングゲート電極を
、その上部に設けられるコントロールゲート電極！極と
重ね切りで構成し、メモリセルを構成するスイッチ用電
界効果トランジスタのゲート電極上に、前記コントロー
ルゲート電極と同一導電層で形成されるワード線を構成
し、前記スイッチ用電界効果トランジスタのゲート電極
を。In an EEPROM, the floating gate electrode of the information storage field effect transistor that constitutes the memory cell is replaced by a control gate electrode provided above the floating gate electrode! A word line formed of the same conductive layer as the control gate electrode is formed on the gate electrode of the switch field effect transistor constituting the memory cell, and the word line is formed of the same conductive layer as the control gate electrode. electrode.
前記フローティングゲート電極と同−導ｉ！を層で、か
つ前記ワード線と重ね切りで構成することにより、前記
ゲート電極とフローティングゲート電極若しくコントロ
ールゲート電極との製造工程におけるマスク合せ余裕寸
法をなくすことができるので、メモリセル面積を縮小し
、集積度を向上することができると共に１両者の電界効
果トランジスタを２層ゲート構造としてエツチング条件
を略均−にし、基板表面の過剰エツチングに起因するゲ
ート絶縁膜の絶縁耐圧の劣化等を低減できるので、電気
的信頼性を向上することができる。The same conductivity as the floating gate electrode! By configuring the gate electrode as a layer and overlapping the word line with the word line, it is possible to eliminate the mask alignment margin in the manufacturing process of the gate electrode and the floating gate electrode or control gate electrode, thereby reducing the memory cell area. In addition to improving the degree of integration, the two field effect transistors have a two-layer gate structure, making the etching conditions approximately equal, thereby reducing deterioration of the dielectric breakdown voltage of the gate insulating film caused by excessive etching of the substrate surface. Therefore, electrical reliability can be improved.
第［図は１本発明の実施例！であるＥＥＰＲＯＭを構成
するメモリセルの概略構成を示す平面図。
第２図は、第１図の■−■線で切った断面図。
第３図は、第１図の■−■線で切った断面図。
第４図及び第５図は、第３図に示す接続構造の他の実施
例を示す要部断面図。
第６図乃至第１０図は、本発明の実施例■であるＥＥＰ
ＲＯＭのメモリセルを各製造工程毎に示す要部断面図。
第１１図は、本発明の実施例■であるＥＥＰＲＯＭを構
成するメモリセルの概略構成を示す平面図、
第１２図は、第１１図のｘｎ−ｘｎ線で切った断面図で
ある６
図中、１・・半導体基板、２・・・ウェル領域、５Ａ。
５Ｂ、５Ｃ，７Ａ、７Ｂ・・・ゲート絶縁膜、５Ｄ・・
・トンネル絶縁膜、６Ａ・・・フローティングゲート電
極、８Ａ・・・コントロールゲート電極又は第１ワード
線、６Ｂ・・・ゲート電極又は第２ワード線、８Ｂ・・
・第３ワード線、９・・・半導体領域、１２・・・デー
タ線、１１．７Ｇ、１５・・・接続孔、１２Ａ・・・配
線。Figure 1 shows an embodiment of the present invention! FIG. 2 is a plan view showing a schematic configuration of memory cells constituting an EEPROM. FIG. 2 is a sectional view taken along the line ■-■ in FIG. 1. FIG. 3 is a sectional view taken along the line ■-■ in FIG. 4 and 5 are sectional views of main parts showing other embodiments of the connection structure shown in FIG. 3. FIG. FIG. 6 to FIG. 10 show an EEP which is an embodiment of the present invention.
FIG. 4 is a cross-sectional view of a main part of a ROM memory cell showing each manufacturing process. FIG. 11 is a plan view showing a schematic configuration of a memory cell constituting an EEPROM according to the embodiment (1) of the present invention, and FIG. 12 is a cross-sectional view taken along the xn-xn line in FIG. 11. , 1... Semiconductor substrate, 2... Well region, 5A. 5B, 5C, 7A, 7B...gate insulating film, 5D...
- Tunnel insulating film, 6A... Floating gate electrode, 8A... Control gate electrode or first word line, 6B... Gate electrode or second word line, 8B...
- Third word line, 9... semiconductor region, 12... data line, 11.7G, 15... connection hole, 12A... wiring.
Claims (1)
効果トランジスタとを直列接続して構成したメモリセル
を有する、電気的消去可能な不揮発性記憶機能を備えた
半導体集積回路装置であって、前記情報記憶用電界効果
トランジスタのフローティングゲート電極を、その上部
に設けられるコントロールゲート電極と重ね切りで構成
し、該コントロールゲート電極と同一導電層で形成され
るワード線を、前記スイッチ用電界効果トランジスタの
ゲート電極上に構成し、該スイッチ用電界効果トランジ
スタのゲート電極を、前記フローティングゲート電極と
同一導電層で、かつ前記ワード線と重ね切りで構成した
ことを特徴とする半導体集積回路装置。 ２、前記スイッチ用電界効果トランジスタのゲート電極
は、所定部において、前記ワード線と電気的に接続され
ていることを特徴とする特許請求の範囲第１項に記載の
半導体集積回路装置。 ３、前記ワード線は、前記スイッチ用電界効果トランジ
スタのゲート電極に比べて比抵抗値が小さな導電性材料
で構成されていることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置。[Claims] 1. A semiconductor integrated circuit device having an electrically erasable nonvolatile memory function and having a memory cell configured by connecting a field effect transistor for information storage and a field effect transistor for switching in series. The floating gate electrode of the field effect transistor for information storage is formed by overlapping the control gate electrode provided on the floating gate electrode, and the word line formed of the same conductive layer as the control gate electrode is used for the switch. A semiconductor integrated circuit configured on a gate electrode of a field effect transistor, wherein the gate electrode of the switch field effect transistor is formed of the same conductive layer as the floating gate electrode and overlapped with the word line. Device. 2. The semiconductor integrated circuit device according to claim 1, wherein the gate electrode of the switching field effect transistor is electrically connected to the word line at a predetermined portion. 3. The first aspect of the present invention is characterized in that the word line is made of a conductive material whose specific resistance value is smaller than that of the gate electrode of the switch field effect transistor.
2. The semiconductor integrated circuit device described in 2.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167933A JPS6325978A (en) | 1986-07-18 | 1986-07-18 | Semiconductor integrated circuit device |
| KR1019870006512A KR880002180A (en) | 1986-07-18 | 1987-06-26 | Semiconductor integrated circuit device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167933A JPS6325978A (en) | 1986-07-18 | 1986-07-18 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325978A true JPS6325978A (en) | 1988-02-03 |
Family
ID=15858748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167933A Pending JPS6325978A (en) | 1986-07-18 | 1986-07-18 | Semiconductor integrated circuit device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6325978A (en) |
| KR (1) | KR880002180A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179369A (en) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | Manufacture of nonvolatile semiconductor memory |
| JPH01226177A (en) * | 1988-03-07 | 1989-09-08 | Nippon Denso Co Ltd | Semiconductor storage device and its manufacture |
| JPH02260455A (en) * | 1988-12-15 | 1990-10-23 | Samsung Electron Co Ltd | Electrically exasable and programmable semiconductor memory device and its eraoing method and its erasing programming method |
| JPH06112501A (en) * | 1991-11-19 | 1994-04-22 | Samsung Electron Co Ltd | Nonvolatile semiconductor memory device and its manufacture |
| US6291853B1 (en) | 1998-08-19 | 2001-09-18 | Nec Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
-
1986
- 1986-07-18 JP JP61167933A patent/JPS6325978A/en active Pending
-
1987
- 1987-06-26 KR KR1019870006512A patent/KR880002180A/en not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6291853B1 (en) | 1998-08-19 | 2001-09-18 | Nec Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
| US6579762B2 (en) | 1998-08-19 | 2003-06-17 | Nec Electronics Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880002180A (en) | 1988-04-29 |
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