JPS63257966A - Method for detecting code error - Google Patents
Method for detecting code errorInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は光ディスクのデータの符号誤り検出方法に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a method for detecting code errors in data on an optical disc.
従来の技術
近年、光デイスク装置の開発が活発に行われており、実
質的な再生データの誤り率を十分低く抑えるために、符
号誤り訂正技術が利用されている。2. Description of the Related Art In recent years, optical disk devices have been actively developed, and code error correction technology has been used to keep the actual error rate of reproduced data sufficiently low.
この場合、誤り訂正符号としてはリードソロモン符号が
用いられることが多い。この符号は、誤りの検出と訂正
を行うことができるが、反面、誤りの誤検出、誤訂正も
ある確率で起こすことが知られている。In this case, a Reed-Solomon code is often used as the error correction code. Although this code can detect and correct errors, it is known that erroneous detection and correction of errors occur with a certain probability.
そこで、データの誤りに対する信頼性を向上させるため
に、上記誤り訂正とは別に、データ全体（誤り訂正用パ
リティを除く）に誤フ検出符号が付加される。Therefore, in order to improve reliability against data errors, an error detection code is added to the entire data (excluding error correction parity) in addition to the above error correction.
第３図に、従来のデータの誤り検出訂正に関係する部分
のブロック図を示す。第３図において、２１はホストコ
ンピュータ、２２はインタフェース、２３は誤り検出符
号ジェネレータ：チェッカ、２４はバッファメモリ、２
５は誤り訂正回路、２６はディジタル変復調回路、２７
は記録媒体である。FIG. 3 shows a block diagram of a portion related to conventional data error detection and correction. In FIG. 3, 21 is a host computer, 22 is an interface, 23 is an error detection code generator: checker, 24 is a buffer memory, 2
5 is an error correction circuit, 26 is a digital modulation/demodulation circuit, 27
is a recording medium.
次に、光ディスクのセクタのデータ部のデータ配列を第
２図に示す。第２図において、Ｄｉ、、はバイトデータ
、Ｅｉ、には誤り訂正符号Ｃ１゜〜Ｃ３は誤り検出符号
を示す。Next, FIG. 2 shows the data arrangement of the data portion of the sector of the optical disc. In FIG. 2, Di indicates byte data, and Ei indicates error correction codes C1° to C3 indicate error detection codes.
第２図と第３図を用いて信号処理の概要を説明する。An overview of signal processing will be explained using FIGS. 2 and 3.
まず、データ記録時には、ホストコンピュータ２１から
のデータＤｏ１１ｏ６ＩＤ１，１ｏ３ＩＤ２，１ｏ５１
゛°°゛°°ｌＤ４．ｏＩＤ５．ｏはインタフェース２
２を通してバッファメモリ２４に格納され、それと並行
して誤り検出符号ジェネレータ２３で誤り検出符号Ｃ６
−ｃ３が計算され、同様にバッファメモリ２４に格納さ
れる。First, when recording data, data Do11o6ID1, 1o3ID2, 1o51 from the host computer 21
゛°°゛°°lD4. oID5. o is interface 2
2 is stored in the buffer memory 24, and in parallel, the error detection code C6 is stored in the error detection code generator 23.
-c3 is calculated and stored in the buffer memory 24 as well.
次に、バッフ７メモリ２４内の第２図の各種−列に関す
るデータＤＯ２１０３，ＤＯ，１０２１””” 、ＤＯ
，０゜ＤＩ、１０３１１．１０２１ ””” ｌＤＩ、
Ｏｊ ””” ＩＤ５，１０３ＬＤ５，１０２ ＝ ”
”” ＩＤ５．ＯＩＤ６．１０３１６，１０２ ＋””
” 。Next, the data DO2103, DO, 1021""", DO regarding the various columns shown in FIG. 2 in the buffer 7 memory 24 are
, 0°DI, 10311.1021 “”” lDI,
Oj “”” ID5,103LD5,102 = ”
”” ID5. OID6.10316,102 +””
”.
Ｄ６．１１０３１”””＃Ｄ９，１０３ｊ ９，１０２
＃” ＋ ９．１’ｃｏ に関する誤り訂正符号Ｅ
Ｏ，１５，ＥＯ，１４、””ＥＥＥ ・・・、
Ｅ ・・・ ＥＯ，０１１，１５１１，１４１１
，０１１５，１５１Ｅ°°°Ｅ５，０ＩＥ６，１５ＩＥ
６，１４・°゛・Ｅ６．Ｃ１５，１４’ ？
・・・、Ｅ９，１５１ ９，１４．・・・、Ｅ９．。が
誤り訂正回路２５でそれぞれ計算され、同様にバッフ７
メモリ２４に格納される。これらのデータは順次り。、
１０３ 。D6.11031”””#D9,103j 9,102
Error correction code E for #” + 9.1'co
O,15,EO,14,””EEE...
E...EO,011,1511,1411
,0115,151E°°°E5,0IE6,15IE
6,14・°゛・E6. C15,14'? ..., E9,151 9,14. ..., E9. . are calculated by the error correction circuit 25, and similarly, the buffer 7
It is stored in the memory 24. These data are sequential. ,
103.
ＤＤ ・・・ Ｄ
ｌ、１０３＝ ２，１０３＝ ＋ ９，１０３＝
ＤＯ，１０２＝ＤＩ、１０２＝・・・ ＥＥＥ
Ｄ２，１０２パ゛・Ｄ９．１０２１ ＋ ０．０１
１，０・２，０・・・・、Ｅ９．。の順にディジタル変
復調回路２６全通して記録媒体２７（ディスク）に記録
される。DD... D l, 103= 2,103= + 9,103=
DO, 102=DI, 102=... EEE D2,102 pi・D9.1021 + 0.01
1,0・2,0..., E9. . The data are recorded on the recording medium 27 (disc) through the digital modulation/demodulation circuit 26 in this order.
一方、再生時には、記録媒体２７から再生されたデータ
はディジタル変狽調回路２６全通してバッフ７メモリ２
４の記録時と同じアドレスに格納される。次に、第２図
の各横一列のデータに対して誤り訂正回路２５で誤り訂
正処理が実行され、最後に１全データＤＯ，１０３１Ｄ
１，１０３ＩＤ２，１０３・°°。On the other hand, during reproduction, the data reproduced from the recording medium 27 is passed through the entire digital modulation circuit 26 to the buffer 7 memory 2.
It is stored at the same address as when recording 4. Next, the error correction circuit 25 executes error correction processing on the data in each horizontal row in FIG.
1,103ID2,103・°°.
＃ Ｄ３，０ 、Ｄ４．０１ Ｄ５．０ と誤り検出符
号Ｃ６−Ｃ５に対して誤り検出符号チェッカ２３で誤り
検査が行われる。ここでは、各横一列の誤り訂正処理に
対して、訂正能力を越えた場合、あるいは、訂正処理は
実行されたが、誤検出、誤訂正がなされた場合の誤りが
チェックされる。誤り検出符号としては、１６次あるい
は３２次のバイナリ型のサイクリック、リダンダンシー
、チェック、符号（一般的にＣＲＣと呼ばれる。）が用
いられることが多い。An error check is performed by the error detection code checker 23 on #D3,0, D4.01 D5.0 and the error detection codes C6-C5. Here, for error correction processing in each horizontal row, errors are checked when the correction capacity is exceeded, or when correction processing is executed but erroneous detection or erroneous correction is performed. As the error detection code, a 16th or 32nd order binary cyclic, redundancy, check, code (generally referred to as CRC) is often used.
発明が解決しようとする問題点
しかしながら、上記の様な方法では、誤り訂正処理を全
て完了してからＣ１（Ｃチェックをする必要があシ、高
速処理化の妨げ、及び、誤り訂正後、バック７メモリか
らホストコンピュータへのデータ転送時にＣＲＣチェッ
クを行うため、ホストコンピュータへデータを転送し終
った後でしか誤り検出結果が得られず、インタフェース
によっては何らホストコンピュータ側へ誤り検出情報を
知らせることができないという欠点を有していた。Problems to be Solved by the Invention However, in the above method, it is necessary to perform a C1 (C) check after all error correction processing has been completed, which impedes high-speed processing, and requires back-up after error correction. 7. Since a CRC check is performed when data is transferred from memory to the host computer, error detection results can only be obtained after the data has been transferred to the host computer, and depending on the interface, error detection information may not be notified to the host computer at all. It had the disadvantage that it was not possible.
本発明は、上記問題点に鑑み、誤り訂正処理と並行して
ＣＲＣチェックを行い、処理の高速化を可能にするとと
もに、バッフ７メモリからホストコンピュータへのデー
タ転送前にデータの誤り検出を可能とする符号誤り検出
方法を提供するものである。In view of the above-mentioned problems, the present invention performs a CRC check in parallel with error correction processing, thereby making it possible to speed up processing and detecting errors in data before data is transferred from the buffer 7 memory to the host computer. The present invention provides a code error detection method.
問題点を解決するための手段
この目的を達成するために、本発明は光ディスクを用い
た記録再生装竹の誤り検出符号として、バイト単位の誤
り検出用リードソロモン符号を用い、連続するｎ個のデ
ータごとにｎデータＸＯＲ累積加算を行い、その後、ｎ
データ訛きのｍ個のデータに関し、別に定められたバイ
ト単位の誤り訂正符号により、誤りの大きさと位置を求
めて誤り訂正を行い、かつ、この誤りの位置に対応する
前記ｎデータＸＯＲ累積加算結果に前記誤りの大きさを
ＸＯＲ加算訂正する。これとは別のｎデータ置きのｍ個
のデータに関する誤り訂正動作を繰り返えした後で、最
終的なｍ個の訂正済のｎデータＸＯＲ累積加算結果とｐ
個のバイト単位の誤り検出用パリティをあらかじめ定め
られた生成多項式で除算し、その剰余が零か非零かで誤
り検出するものである。Means for Solving the Problems In order to achieve this object, the present invention uses a Reed-Solomon code for error detection in bytes as an error detection code for a recording and reproducing device using an optical disk, and Perform n data XOR cumulative addition for each data, then n
Concerning m pieces of data with data accent, perform error correction by determining the magnitude and position of the error using a separately determined byte-by-byte error correction code, and perform XOR cumulative addition of the n data corresponding to the position of the error. The magnitude of the error is corrected by adding XOR to the result. After repeating the error correction operation for m data in every n data, the final m corrected n data XOR cumulative addition result and p
Byte-based error detection parity is divided by a predetermined generator polynomial, and errors are detected based on whether the remainder is zero or non-zero.
作 用
この方法によって、誤り訂正実行と並行してあらかじめ
９計算された複数シンボルＸＯＲ累積加算で表わされる
ＣＲＣ演算用データに修正を施しこれが完了後、この修
正後のＣＲＣ演算用データのみをＣＲＣチェックするこ
とで誤り訂正完了と同時にＣＲＣチェックが完了し、高
速に誤り検出ができ、かつ、バッフ７メモリからホスト
コンピュータへデータ転送する前に誤り検出チェックが
可能となる。Function: With this method, the data for CRC calculation represented by the cumulative addition of multiple symbols XOR calculated in advance in parallel with the execution of error correction is corrected, and after this is completed, only the data for CRC calculation after this correction is subjected to CRC check. By doing so, the CRC check is completed at the same time as the error correction is completed, making it possible to detect errors at high speed, and to perform error detection checks before data is transferred from the buffer 7 memory to the host computer.
実施例
以下本発明の一実施例てついて、図面を参照しながら説
明する。EXAMPLE An example of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例における符号誤り検出方法を
実現する誤り検出装置のブロック図を示すものである。FIG. 1 shows a block diagram of an error detection device that implements a code error detection method according to an embodiment of the present invention.
第１図において、１はホストコンピュータ、２はインタ
フェース、３はディジタル変調回路、４はディジタル復
調回路、５はバッフ１メモリ、６はＣＲＣ演算用ｎシン
ボルＸＯＲ累積加算を行う累積加算回路、７はＣＲＣ符
号ジェネレータ／チェッカ、８は誤り訂正回路、９．１
０゜１１はエンコード／デコ°−ド切換スイッチ、１２
はデータバス、１３は記録媒体である。In FIG. 1, 1 is a host computer, 2 is an interface, 3 is a digital modulation circuit, 4 is a digital demodulation circuit, 5 is a buffer 1 memory, 6 is a cumulative addition circuit that performs n-symbol XOR cumulative addition for CRC calculation, and 7 is a cumulative addition circuit that performs n-symbol XOR cumulative addition. CRC code generator/checker, 8 is error correction circuit, 9.1
0°11 is an encode/decode switch, 12
1 is a data bus, and 13 is a recording medium.
以下、説明を簡単にするために、第２図に示すセクタフ
ォーマットのデータ配置図に基づいて説明する。Hereinafter, in order to simplify the explanation, the explanation will be based on the data arrangement diagram of the sector format shown in FIG.
まず、記録時には、ホストコンピュータ１よシバイト単
位のデータがインタフェース２、データバス１２を通し
てバッフ７メモリ５にＤＯ，１０３’Ｄ１．１０３１Ｄ
２，１０３・”’ ｌ Ｄ９，１０３・ＤＯ１１０２
１Ｄ１，１０２１Ｄ２，１０２＝“”＃Ｄ９，１０２ｊ
□°°°°°ＩＤ０２１１Ｄ１，１１Ｄ２，１’ ””
” ’ Ｄ９．１ ”０．０ ”１．０ ”２．０ ”
３．０ ”４．０＝Ｄ５．ｏの順に格納される。それと
同時に累積加算回路６へ入力され、次式に示すＡＯＲ累
積加算が実行される。First, during recording, data in sibytes from the host computer 1 is transferred to the buffer 7 memory 5 via the interface 2 and the data bus 12.
2,103・”' l D9,103・DO1102
1D1,1021D2,102=""#D9,102j
□°°°°° ID0211D1, 11D2, 1' ””
” ' D9.1 ”0.0 ”1.0 ”2.0 ”
3.0"4.0=D5.o. At the same time, it is input to the cumulative addition circuit 6, and the AOR cumulative addition shown in the following equation is executed.
”１０３＝ＤＯ，１０ρＤ１，１０３■巧、１０３■゛
°′°°■Ｄ９，１０３＝、ミ。Ｄｔ、１０３”１０２
＝、己。Ｄｉ 、 １０２
１１８蟲Ｄ１．１
１０＝、ミ。Ｄｌ、０
これらの工１０３．工１０２．””９．ｌ １１ 、Ｉ
ＯはＣＲＣジェネレータ７／チェッ−カへ入力され、誤
９検出用パリテイＣ８＜３が計算され、その結果はバッ
ファメモリ６゛へ格納される。"103=DO,10ρD1,103■Takumi,103■゛°'°°■D9,103=,Mi.Dt,103"102
=, self. Di, 102 118 insects D1.1 10=, Mi. Dl, 0 These works 103. Engineering 102. ""9. l 11 , I
O is input to the CRC generator 7/checker, a parity C8<3 for false 9 detection is calculated, and the result is stored in the buffer memory 6'.
次に、バッファメモリ６よ” ” ｅ ３の各ｉに関す
るデータ（各横一列）が読み出され、誤り訂正回路８で
誤り訂正用パリティＥｌ、ｋが計算・されバックアメキ
リ５に格納される。Next, data related to each i (each horizontal row) from the buffer memory 6 is read out, and the error correction parities El and k are calculated by the error correction circuit 8 and stored in the back memory 5. .
最後に、バッファメモリ６のデータは、Ｄｏ、１ｏ３゜
Ｄｌ、 １０３＋”２，１０３＋””” ・Ｄ９．１０
３１ＤＯ，１０２＝Ｄ１ 、１０２１ Ｄ２ 、１０２
＝゛°°°°°ＩＤ９＃１Ｉｏ２Ｉ゛°゛°°゛ＩＤ
ｏ、１１Ｄ１，１１Ｄ２，１ｐ゛°°°°ＩＤ９中ＤＯ
１０・Ｄｌ、０・Ｄ２．ＯＩ””” ＩＤ５．０・Ｃ３
ｌＣ２ＩＣ１ＴＣＯｐＥｏ 、１ｓ＋Ｅ１．１５１Ｅ２
１ ’＋５．−” ＋ Ｅｑ、 １ｓ ＊ Ｅｏ、 １
４ＩＥ１，１４１Ｅ２．１４ｊ１９，１４１”””ｌＥ
ｏ、０ｔＥ１．０’Ｅ２．Ｏ９・・・・・・ｌ’９．０
のｔＷＡに読み出され、ディジタル変調回路３に入力
され、同期信号等の信号が付加され記録媒体１３に記録
される。Finally, the data in the buffer memory 6 is Do, 1o3°Dl, 103+"2,103+""" ・D9.10
31DO, 102=D1, 1021 D2, 102
=゛°°°°°ID9#1Io2I゛°゛°°゛ID
o, 11D1, 11D2, 1p゛°°°° ID9 DO
10・Dl, 0・D2. OI""" ID5.0・C3
lC2IC1TCOpEo, 1s+E1.151E2
1'+5. −” + Eq, 1s * Eo, 1
4IE1,141E2.14j19,141"""lE
o, 0tE1.0'E2. O9...l'9.0
The signal is read out at tWA, inputted to the digital modulation circuit 3, added with a signal such as a synchronization signal, and recorded on the recording medium 13.
一方、再生時には、記録媒体１３から読み出されたデー
タはディジタル復調回路４で復調され、バッフ７メモリ
６に記録時と同じアドレスに対応し、第２図の様なセク
タフォーマットを形成する様に格納される。それと同時
に、累積加算回路６へ入力され、記録時と同じ様な、次
代に示されるＸＯＲ累積加算が実行される。On the other hand, during playback, the data read from the recording medium 13 is demodulated by the digital demodulation circuit 4, and stored in the buffer 7 memory 6 so that it corresponds to the same address as when recording, forming a sector format as shown in FIG. Stored. At the same time, the data is input to the cumulative addition circuit 6, and the XOR cumulative addition shown in the next generation is executed, similar to that at the time of recording.
”１０３’鳴、１０５■Ｄ（，１０５■男、１０３■゛
−ｏ＋Ｄ！？、１０５＝汗。”ｉ、１０３１１′＝ｌこ
。”ｉ 、 Ｉ
Ｉ Ｏ’ ＝、、：ｏＤ’、 、 ０
これらの”１０３’、工１０２” ”’、”１”０’は
バッファメモリ６へ格納される。``103' ring, 105■D(,105■man, 103■゛-o+D!?, 105=sweat."i, 10311'=lko."i, I I O'=,, :oD', , 0 These "103", "1", "1" and "0" are stored in the buffer memory 6.
次に、バッファメモリ６よりｔｙ、、の各ｉに関すする
データ（各横一列）と誤り訂正用パリティＥｉ’、ｋが
読み出され、誤り訂正回路８で誤りの大きさくパターン
）と誤りの位置が計算され、この誤りの位置に対応する
バッフ７メモリ６のアドレスから誤りデータが読み出さ
れ、それに先程の誤９の大きさがＸＯＲ加算され、元の
アドレスへ再格納されることで誤り訂正が実行される。Next, the data regarding each i of ty, , (each horizontal row) and the error correction parity Ei', k are read out from the buffer memory 6, and the error correction circuit 8 reads out the error size (pattern) and error correction parity (Ei', k). The position is calculated, the error data is read from the address of the buffer 7 memory 6 that corresponds to the error position, the size of the previous error 9 is added to it by XOR, and the error is stored again at the original address. Corrections are made.
この後、先程の誤り位置に対応する工′がバッフ７メモ
リ５から読み出され、これに先程の誤りの大きさがＸ
ＯＲ加算サレ、 Ｆ ＣＲＣ演算用データ
に修正が加えられ元のアドレスへ再格納される。この操
作をＤ／ｉ、 、の各ｉ系列（各横一列）ごとに１回繰
り返見す。After this, the process corresponding to the previous error position is read out from the buffer 7 memory 5, and the size of the previous error is
After the OR addition, the F CRC calculation data is modified and stored again at the original address. This operation is repeated once for each i series (each horizontal row) of D/i, , .
最後に、バッフ７メモリ５よシ、従来方式の全データＤ
Ｏ，１０３，”””、Ｃ３ｊＣ２＝ＣＩ 、ｃｏ に
比べてはるかに少ないチェックデータがｒ、Ｉ’、、、
ＩＩ１． ＩＩ。、 Ｃ，、Ｃ２，Ｃ１，Ｃｏ の順
に読み出さね、ＣＲＣチェッカ６に入力され誤りの有無
がチェックされる。これによシ、誤り訂正処理完了後、
従来方式よシ短時間にＣＲＣチェックが完了する。Finally, from buffer 7 memory 5, all data D of the conventional method
O,103,""",C3jC2=CI,co There is much less check data than r,I',...
II1. II. , C, , C2, C1, and Co are read out in this order and input to the CRC checker 6 to check for errors. Accordingly, after the error correction process is completed,
The CRC check can be completed in a shorter time than the conventional method.
さらに、この結果によシ、バッファメモリ５の内容がデ
ータバス１２、インタフェース２を通してホストコンピ
ューターへ転送されたり、禁止されたシ、あるいは、デ
ータとともにＣＲＣチェックの結果が転送される。Furthermore, depending on this result, the contents of the buffer memory 5 are transferred to the host computer via the data bus 12 and the interface 2, or the result of the CRC check is transferred together with the prohibited data or the data.
尚、この場合のＣＲＣ用パリティ生成多項式はバイト単
位の誤り検出用リードンロモン符号が用いられる。例え
ば、
Ｇ（３）−丁（Ｘ＋α１）
ｉ＝０
ここで、αは、８次の法多項式を満たす有限体の原始元
である。Note that the CRC parity generation polynomial in this case uses a Reedon-Romon code for error detection in units of bytes. For example, G(3)-Ding(X+α1) i=0 Here, α is a primitive element of a finite field that satisfies the modulus polynomial of order 8.
また、上述した、ＣＲＣ用検査パリティＣ８，Ｃ１゜Ｃ
２，Ｃ３は次式を満たす様に演算される。In addition, the above-mentioned CRC check parity C8, C1°C
2 and C3 are calculated so as to satisfy the following equation.
発明の効果
以上の様に本発明によれば、誤り検出用ＣＲＣ符号とし
てバイト単位のリードンロモン符号を用い、データの誤
り訂正と並行してＣＲＣ処理を実行することで、誤り検
出処理の高速化と、バッフ７メモリからホストコンピュ
ータへのデータ転送前にデータの誤り検出を可能とする
ことができ、いかなるインタフェースにも対応できる装
置を実現できる。Effects of the Invention As described above, according to the present invention, by using a byte-based Lead-Don-Romon code as an error detection CRC code and executing CRC processing in parallel with data error correction, error detection processing can be speeded up. , it is possible to detect errors in data before data is transferred from the buffer 7 memory to the host computer, and it is possible to realize a device that is compatible with any interface.
第１図は本発明の一実施例における符号誤り検出方法を
実現する誤り検出装置のブロック図、第２図は光ディス
クのセクタフォーマットのデータ配列図、第３図は従来
の誤り検出装置のブロック図である。
１．２１・・・・・・ホストコンピュータ、２．２２・
・・・・・インタフェース、３・・・・・・ディジタル
変調回路、４・・・・・・ディジタル復調回路、６，２
４・・・・・・バッフ７メモリ、６・・・・・・ＣＲＣ
演算用累積加算回路、７゜２３・・・・・・ＣＲＣエン
コーダ・チェッカ、８・・・山誤り訂正回路、９，１０
，１１・・・・・・切換えスイッチ１２・・・・・・デ
ータバス、１３，２７・・・・・・記録媒体、２４・・
・・・・バッファメモリ、２６・・・・・・誤り訂正エ
ンコーダ・デコーダ、２６・・・・・・ディジタル変復
調回路。FIG. 1 is a block diagram of an error detection device that implements a code error detection method according to an embodiment of the present invention, FIG. 2 is a data arrangement diagram of a sector format of an optical disk, and FIG. 3 is a block diagram of a conventional error detection device. It is. 1.21...Host computer, 2.22.
...Interface, 3...Digital modulation circuit, 4...Digital demodulation circuit, 6,2
4...Buffer 7 memory, 6...CRC
Calculation cumulative addition circuit, 7゜23...CRC encoder/checker, 8... Mountain error correction circuit, 9,10
, 11... Changeover switch 12... Data bus, 13, 27... Recording medium, 24...
... Buffer memory, 26 ... Error correction encoder/decoder, 26 ... Digital modulation/demodulation circuit.
Claims (1)
、バイト単位の誤り検出用リードソロモン符号を用い、
連続するｎ個のデータごとにｎデータＸＯＲ累積加算を
行い、その後、ｎデータ置きのｍ個のデータに関し、別
に定められたバイト単位の誤り訂正符号により、誤りの
大きさと位置を求めて誤り訂正を行い、かつ、この誤り
の位置に対応する前記ｎデータＸＯＲ累積加算結果に前
記誤りの大きさをＸＯＲ加算訂正するとともに、別のｎ
データ置きのｍ個のデータに関する誤り訂正動作を繰り
返えした後で、最終的なｍ個の訂正済のｎデータＸＯＲ
累積結果とｐ個のバイト単位の誤り検出用パリティをあ
らかじめ定められた生成多項式で除算し、その剰余が零
か非零かで誤り検出することを特徴とする符号誤り検出
方法。A Reed-Solomon code for byte-based error detection is used as an error detection code for a recording/reproducing device using an optical disk.
XOR cumulative addition of n data is performed for every n consecutive pieces of data, and then error correction is performed by determining the size and position of the error using a separately determined byte-by-byte error correction code for m pieces of data every n data. and correct the size of the error by adding XOR to the n data XOR cumulative addition result corresponding to the position of this error, and
After repeating the error correction operation for m pieces of data in the data storage, the final m pieces of corrected n data are XORed.
A code error detection method characterized by dividing the cumulative result and p byte-based error detection parities by a predetermined generator polynomial, and detecting errors based on whether the remainder is zero or non-zero.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252687A JPS63257966A (en) | 1987-04-15 | 1987-04-15 | Method for detecting code error |
| US07/180,063 US4949342A (en) | 1987-04-14 | 1988-04-11 | Code error detecting method |
| DE88303249T DE3887200T2 (en) | 1987-04-14 | 1988-04-12 | Procedure for the detection of code errors. |
| EP88303249A EP0291167B1 (en) | 1987-04-14 | 1988-04-12 | A code error detecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252687A JPS63257966A (en) | 1987-04-15 | 1987-04-15 | Method for detecting code error |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257966A true JPS63257966A (en) | 1988-10-25 |
Family
ID=14056789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9252687A Pending JPS63257966A (en) | 1987-04-14 | 1987-04-15 | Method for detecting code error |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257966A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267825A (en) * | 1988-09-02 | 1990-03-07 | Mitsubishi Electric Corp | Error correcting circuit |
| WO1996008874A1 (en) * | 1994-09-16 | 1996-03-21 | Cirrus Logic, Inc. | Crc/edc checker system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287078A (en) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | Digital signal reproducing device |
-
1987
- 1987-04-15 JP JP9252687A patent/JPS63257966A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287078A (en) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | Digital signal reproducing device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0267825A (en) * | 1988-09-02 | 1990-03-07 | Mitsubishi Electric Corp | Error correcting circuit |
| WO1996008874A1 (en) * | 1994-09-16 | 1996-03-21 | Cirrus Logic, Inc. | Crc/edc checker system |
| US5592498A (en) * | 1994-09-16 | 1997-01-07 | Cirrus Logic, Inc. | CRC/EDC checker system |
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