JPS63255876A - Method for detecting code error - Google Patents
Method for detecting code errorInfo
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Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は光ディスクのデータの符号誤り検出装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an apparatus for detecting code errors in data on an optical disc.
従来の技術
近年、光デイスク装置の開発が活発に行われており、実
質的な再生データの誤り率を十分低く抑えるために、符
号誤り訂正技術が利用されている。2. Description of the Related Art In recent years, optical disk devices have been actively developed, and code error correction technology has been used to keep the actual error rate of reproduced data sufficiently low.
この場合、誤り訂正符号としてはリードンロモン符号が
用いられることが多い。この符号は、誤りの検出と訂正
を行うことができるが反面、誤りの誤検出、誤訂正もあ
る確率で起こすことが知られている。In this case, a Reedon-Romon code is often used as the error correction code. Although this code can detect and correct errors, it is known that erroneous detection and correction of errors occur with a certain probability.
そこで、データの誤りに対する信頼性を向上させるため
に、上記誤り訂正とは別に、データ全体(誤り訂正用パ
リティを除く)に誤り検出符号が付加される。Therefore, in order to improve reliability against data errors, an error detection code is added to the entire data (excluding error correction parity) in addition to the above error correction.
第3図に、従来のデータの誤り検出訂正に関する部分の
ブロック図を示す。第3図において、21はホストコン
ピュータ、22はインタフェース、23は誤シ検出符号
ジェネレータ、チェッカ、24はバッファメモリ、26
は誤り訂正回路、26はディジタル変復調回路、27は
記録媒体である。FIG. 3 shows a block diagram of a portion related to conventional data error detection and correction. In FIG. 3, 21 is a host computer, 22 is an interface, 23 is a false detection code generator and checker, 24 is a buffer memory, and 26
26 is an error correction circuit, 26 is a digital modulation/demodulation circuit, and 27 is a recording medium.
次に、光ディスクのセクタのデータ部のデータ配列を第
2図に示す。第2図において、Di2.はバイトデータ
、”i kは誤り訂正符号、00〜C3は誤り検出符号
を示す。Next, FIG. 2 shows the data arrangement of the data portion of the sector of the optical disc. In FIG. 2, Di2. is byte data, ``ik'' is an error correction code, and 00 to C3 are error detection codes.
第2図と第3図を用いて信号処理の概要を説明する。An overview of signal processing will be explained using FIGS. 2 and 3.
まず、データの記録時には、ホストコンピュータ1から
のデーター DO,103,Dl 、103.D2,1
03 、”””ID4.。、D5.。はインタフェース
22を通してバッファメモリ24に格納され、それと並
行して誤シ検出符号ジェネレータ23で誤り検出符号C
8〜C3が計算され、同様にバッファメモリ24に格納
される。First, when recording data, data DO, 103, Dl, 103 . D2,1
03, """ ID4.., D5.. are stored in the buffer memory 24 through the interface 22, and in parallel, the error detection code C is generated by the error detection code generator 23.
8 to C3 are calculated and similarly stored in the buffer memory 24.
次に、バッファメモリ24内の第2図の各横一列に関す
るデータD。1゜3D0,1o2・・・・・・、D
DO,0,1,103゜
・・・・・・ D ・・・・・・ DDl、102
+ 1.0. + 5,103.5,102.
”’・・・、D5.。、D6,1゜3 、 D6.1
゜2.・・・・・・ID6,1.C3’・・・・・・。Next, data D regarding each horizontal row in FIG. 2 is stored in the buffer memory 24. 1゜3D0,1o2...,D
DO, 0, 1, 103°... D... DDl, 102
+1.0. +5,103.5,102.
”'..., D5.., D6,1゜3, D6.1
゜2. ...ID6,1. C3'...
D9,103 、 D9,102 、””” t D9
,1 、 co に関する誤シ訂正符号EO,15,E
O,14,””” l EO,0,El、16.El
、14゜・・・・・・、El、。、・・・・・・T E
5,15.E5,14.・・・・・・、E6.。。D9,103, D9,102, """t D9
,1,co error correction code EO,15,E
O, 14, “”” l EO, 0, El, 16. El
, 14°..., El,. ,...T E
5,15. E5,14. ......, E6. . .
E6,15. E6,14.・・・・・・、E6.。、
・・・・・・T E9,15. E9,14゜・・・・
・・、E9゜が誤り訂正回路25でそれぞれ計算され、
同様にバッファメモリ24に格納される。E6,15. E6,14. ......, E6. . ,
・・・・・・T E9,15. E9,14°...
..., E9° are respectively calculated by the error correction circuit 25,
Similarly, it is stored in the buffer memory 24.
これらのデータは頴次−DO,103,Dl 、103
.D2,103゜””” + D9,103 、DO,
102、Dl 、102.D2,102.””” ID
9,102.””” l EO,0,Ej 、O,E2
,0.””” l E9,0の順にディジタル変調回路
26を通して記録媒体27(ディスク)に記録される。These data are Eiji-DO, 103, Dl, 103
.. D2,103゜””” + D9,103, DO,
102, Dl, 102. D2,102. ””” ID
9,102. """l EO,0,Ej ,O,E2
,0. """l E9,0 are recorded on the recording medium 27 (disc) through the digital modulation circuit 26.
一方、再生時には、記録媒体27から再生されたデータ
はディジタル復調回路2e全通して、バッファメモリ2
4の記録時と同じアドレスに格納される。次に、第2図
の各横一列のデータに対して誤り訂正回路25で誤り訂
正処理が実行され、最後に全データDO,103,D1
,103.D2,103. ”””tDDD と誤
シ検出符号C0〜C3に対3.0. 4,0. 5.0
し誤9検出符号チェッカ23で誤り検査が行われる。こ
こでは、各横一列の誤り訂正処理に対して、訂正能力を
越えた場合、あるいは、訂正処理は実行されたが、誤検
出、誤訂正がなされた場合の誤りチェックがされる。誤
り検出符号としては、16次あるいは32次のバイナリ
型のサイクリックリダンダンダンシー・チェック符号(
一般にCRCと呼ばれる)が用いられることが多い。On the other hand, during reproduction, the data reproduced from the recording medium 27 is passed through the digital demodulation circuit 2e and sent to the buffer memory 2.
It is stored at the same address as when recording 4. Next, the error correction circuit 25 executes error correction processing on the data in each horizontal row in FIG. 2, and finally all the data DO, 103, D1
, 103. D2,103. ``''''tDDD and the error detection codes C0 to C3 are 3.0. 4, 0. 5.0, and an error check is performed by the error 9 detection code checker 23. Here, error correction processing for each horizontal row is performed. On the other hand, an error check is performed when the correction capacity is exceeded, or when the correction process is executed but incorrect detection or correction is made.As an error detection code, a 16th or 32nd order binary type code is used. cyclic redundancy check code (
(generally called CRC) is often used.
発明が解決しようとする問題点
しかしながら、上記の様な方法では誤シ訂正処理を全て
完了してからCRCチェック全する必要があり、高速処
理化の妨げ、及び、誤り訂正後、バッファメモリからホ
ストコンピュータへノテータ転送時にCRCチェックを
行うため、ホストコンピュータへデータを転送し終った
後でしか誤り検出結果が得られず、インタフェースによ
っては何らホストコンピュータ側へ誤シ検出情報?知ら
せることができないという欠点を有していた。Problems to be Solved by the Invention However, in the method described above, it is necessary to perform a CRC check after all error correction processing is completed, which impedes high-speed processing and prevents data transfer from the buffer memory to the host after error correction. Since a CRC check is performed when transferring the notator to the computer, error detection results can only be obtained after the data has been transferred to the host computer, and depending on the interface, no error detection information is sent to the host computer. It had the disadvantage that it could not be informed.
本発明は、上記欠点に鑑み、誤り訂正処理と並行してC
RCチェックを行い、処理の高速化を可能にするととも
に、バッファメモリからホストコンピュータへのデータ
転送前にデータの誤り検出を可能とする符号誤り検出方
法を提供するものである。In view of the above drawbacks, the present invention provides C
The present invention provides a code error detection method that performs an RC check to speed up processing, and also enables data error detection before data transfer from a buffer memory to a host computer.
問題点を解決するための手段
この目的を達成するために、本発明は光ディスクを用い
た記録再生装置の誤シ検出符号として、バイト単位の誤
り検出用リードソロモン符号を用い、
(1)再生した全データを一担バッファメモリの。Means for Solving the Problems In order to achieve this object, the present invention uses a Reed-Solomon code for detecting errors in bytes as an error detecting code for a recording/reproducing apparatus using an optical disk. All data is stored in one buffer memory.
A領域に格納する。Store in area A.
(11)連続するn個のデータに対し、第1のnデータ
置きのm個のデータを前記バッファメモリのA領域より
読み出し、誤り訂正回路へ入力するとともに前記バッフ
ァメモリの別のm個のアドレスのB領域へ格納する。(11) For continuous n data, read m data at the first n data intervals from area A of the buffer memory, input it to the error correction circuit, and read out m data from another m address of the buffer memory. Store it in area B of .
(11D 誤り訂正回路で誤りの大きさと位置を求め
、前記バッファメモリのA領域、B領域の誤り位置に対
応するデータをそれぞれ訂正する。(11D) The error correction circuit determines the magnitude and position of the error, and corrects the data corresponding to the error position in the A area and B area of the buffer memory.
1iv) 前記とは別の第2のnデータ置きのm個の
データを前記バッファメモリのA領域より読み出し、誤
り訂正回路へ入力するとともに前記バッファメモリのB
領域よりデータを読み出し。1iv) Read m pieces of data in a second n data space different from the above from the A area of the buffer memory, input it to the error correction circuit, and read it from the B area of the buffer memory.
Read data from area.
前記A領域のデータとそれぞれ2データのXOR加算i
m回行い、再び、前記バッファメモリのB領域の元のア
ドレスへそれぞれ格納する。XOR addition of the data in area A and each 2 data i
This is repeated m times, and the data is stored again at the original address in area B of the buffer memory.
(v) Hり訂正回路で前記第2のnデータ置きのm
個のデータに関する誤りの大きさと位置を求め、前記バ
ッファメモリの第2のnデータ置きのm個のデータに関
するバッファメモリのA領域のデータと、B領域のデー
タの誤り位置に対応するデータをそれぞれ訂正する。(v) m of the second n data in the H error correction circuit.
Find the magnitude and position of the error regarding the second data of the buffer memory, and calculate the data corresponding to the error position of the data in the A area and the data in the B area of the buffer memory regarding the m data in the second every n data of the buffer memory. correct.
(い 以上の処理(1)〜(■)を繰り返す。(I) Repeat the above processes (1) to (■).
これらにより、最後に得られた前記バッファメモリのB
領域のm個のデータと、前記バッファメモリのA領域の
P個のバイト単位の誤り検出用パリティ′f、あらかじ
め定められた生成多項式で除算し、その剰余が零か非零
かで誤り検出するものである。With these, B of the buffer memory finally obtained
The m data in the area and the P byte-based error detection parity 'f in the A area of the buffer memory are divided by a predetermined generator polynomial, and errors are detected based on whether the remainder is zero or non-zero. It is something.
作 用
この方法によって、誤り訂正実行と並行してあらかじめ
計算された複数シンボルXOR累積加算で表されるCR
C演算用データに修正を施し、これが完了後、この修正
後のCRC演算用データのみをCRCチェックすること
で、誤り訂正完了と同時にCRCチェックが完了し、高
速に誤り検出ができ、かつ、バッファメモリからホスト
コンピュータへデータ転送する前に誤9検出チエツクが
可能となる。Operation This method allows the CR represented by the precomputed multi-symbol XOR cumulative addition in parallel with the error correction
By correcting the C calculation data and performing a CRC check on only the corrected CRC calculation data after completion, the CRC check is completed at the same time as the error correction is completed, allowing for high-speed error detection and buffer storage. A false 9 detection check can be performed before data is transferred from the memory to the host computer.
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。EXAMPLE An example of the present invention will be described below with reference to the drawings.
第1図は本発明の一実施例における誤り検出方法を実現
する誤り検出装置のブロック図を示すものである。第1
図において、1はホストコンピュータ、2はインタフェ
ース、3はディジタル変調回路、4はディジタル復調回
路、5はバッファメモリ、6はCRC演算用nシンボル
XOR累積加算回路、7はCRC符号ジェネレータ/チ
ェッカ、8は誤り訂正回路、9は2値XOR加算回路、
1o。FIG. 1 shows a block diagram of an error detection device that implements an error detection method according to an embodiment of the present invention. 1st
In the figure, 1 is a host computer, 2 is an interface, 3 is a digital modulation circuit, 4 is a digital demodulation circuit, 5 is a buffer memory, 6 is an n-symbol XOR cumulative addition circuit for CRC calculation, 7 is a CRC code generator/checker, and 8 is an error correction circuit, 9 is a binary XOR addition circuit,
1 o.
11はエンコード/デコード切換スイッチ、12はデー
タバス、13は記録媒体である。11 is an encode/decode changeover switch, 12 is a data bus, and 13 is a recording medium.
以下、説明を簡単にするために、第2図に示すセクタフ
ォーマットのデータ配置図に基づいて説明する。Hereinafter, in order to simplify the explanation, the explanation will be based on the data arrangement diagram of the sector format shown in FIG.
まず、記録時にはホストコンピュータ1より、バイト単
位のデータがインタフェース2.データバス12tjM
してバッファメモリ5にり。、 103 。First, during recording, data in bytes is sent from the host computer 1 to the interface 2. Data bus 12tjM
and go to buffer memory 5. , 103.
Dl 、103. D2,103.”””D9,103
.DO,102,Dl 、102゜D2.102 、”
”” l D9,102 、””” I DO,1、D
I 、1 、D2.1 。Dl, 103. D2,103. """D9,103
.. DO, 102, Dl, 102°D2.102,”
"" l D9,102, """ I DO,1, D
I, 1, D2.1.
””’l D9,1 、DO,0,DI 、O,D2,
0.D3,0.D4,0.D5,0の順に格納される。""'l D9,1 ,DO,0,DI ,O,D2,
0. D3,0. D4,0. They are stored in the order of D5 and 0.
それと同時にCRC演算用XOR累積加算を行う累積加
算回路6へ入力され、次式に示すXOR累積加算が実行
される。At the same time, the signal is input to the cumulative addition circuit 6 which performs XOR cumulative addition for CRC calculation, and the XOR cumulative addition shown in the following equation is executed.
工103=Do、103■D1,103■D2.103
■°°゛”°eD9103 =i”@ Di 、103
102 l=o z、102
I、=iミ。Di、1
1o=iも。Di、。Engineering 103=Do, 103■D1,103■D2.103
■°°゛”°eD9103 =i”@Di, 103
102 l=o z, 102 I,=i mi. Di, 1 1o=i too. Di,.
これラノ工103.工102.”曲1 工1 、工0は
CRCジェネレータ了へ入力され、誤り検出用パリティ
C8〜C3が計算され、その結果はバッファメモリ6へ
格納される。This is Lano Engineering 103. Engineering 102. ``Track 1'' is input to the CRC generator, error detection parities C8 to C3 are calculated, and the results are stored in the buffer memory 6.
次に、バッファメモリ5.l、Dl、の各iに”+]
関する各横一列のデータが読み出され、誤り訂正回路8
で誤り訂正用パリティEi kが計算され、バッファメ
モリ6に格納される。Next, buffer memory 5. The data in each horizontal row related to "+" for each i of l, Dl, is read out and sent to the error correction circuit 8.
The error correction parity Eik is calculated and stored in the buffer memory 6.
最後に、バッファメモリ5のデータは、D。、1゜3;
Dl 、103.2,103.””” T D9,10
3.DO,102,Dl 、102゜D2.102 、
’“°°°°アD9,102 、””” l DO,1
、Dl 、1 、D2.1 。Finally, the data in the buffer memory 5 is D. , 1°3;
Dl, 103.2, 103. """ T D9,10
3. DO, 102, Dl, 102°D2.102,
'"°°°°A D9,102,"""l DO,1
, Dl ,1 , D2.1 .
”’ ”’ D9+ ’ rDo+○lD1 IQ I
D21or”’”” D5+O+03”2 ’C1、C
Qフ も、15.El 、15.E2,15.”°“
” l E9,15.EO,14゜El、14.E
2,14.”””lE9,14.”’“°°ツ”0,0
.El、○。”'”' D9+ ' rDo+○lD1 IQ I
D21or"'""D5+O+03"2'C1,C
Qfu also, 15. El, 15. E2,15. ”°“
” l E9, 15.EO, 14°El, 14.E
2,14. """lE9,14."'"°°ツ"0,0
.. El, ○.
E2o・・・・・・、E9゜の順に読み出され、ディジ
タル変調回路3に入力され、同期信号等必要な信号が付
加され、記録媒体13に記録される。The signals are read out in the order of E2o, E9°, input to the digital modulation circuit 3, added with necessary signals such as a synchronization signal, and recorded on the recording medium 13.
一方、再生時には、記録媒体13から読み出されたデー
タは、ディジタル復調回路\4で復調され、バッファメ
モリ5に記録時と同じアドレスに対応し、第2図の様な
セクタフォーマットを形成する様に格納される。On the other hand, during reproduction, the data read from the recording medium 13 is demodulated by the digital demodulation circuit \4, and is stored in the buffer memory 5 so that it corresponds to the same address as when it was recorded and forms a sector format as shown in Fig. 2. is stored in
次に、まずバッファメモリ5より、第2図の最上段横一
列のデータと誤り訂正用パリティD0′、1゜3゜み出
され、誤り訂正回路8に入力される。同時にメモリ5の
CRC演算用データ格納月別アドレスへ格納される。誤
シ訂正回路8では、誤りの大きさくパターン)と誤りの
位置が計算され、この誤り位置に対応するバッファメモ
リ6のアドレスから誤りデータが読み出てれ、それに、
先程の誤9の大きさが誤り訂正回路8でXOR加算され
、元のアドレスへ再格納でれることで誤り訂正が実行さ
れる。この後、バッファメモリ5から先程の誤り位置に
対応するCRC演算演算用データ格納ドアドレス、上記
と同じ誤9データが読み出され、それに、先程と同様の
誤りの大きさが誤り訂正回路8でXOR加算され、河び
元の別アドレスへ再格納でれる。Next, first, the data in the uppermost horizontal row in FIG. At the same time, the data is stored in the monthly address for storing data for CRC calculation in the memory 5. The error correction circuit 8 calculates the size of the error and the position of the error, reads out the error data from the address of the buffer memory 6 corresponding to this error position, and
The magnitude of the previous error 9 is XOR-added in the error correction circuit 8, and the error is corrected by being stored again at the original address. After this, the CRC calculation data storage address corresponding to the previous error position and the same error 9 data as above are read out from the buffer memory 5, and the error correction circuit 8 reads out the same error size as above. The data is XOR-added and stored again at another address at the source.
次に、第2図の上から2段目の横一列のデータ誤り訂正
回路8に入力される。これと並行して、横一列のデータ
は、まず、D が2値XOR加1.103
算回路9に入力され次に、CRC演算用データ格納アド
レスから修正済のDo、103 が読み出され同様に2
値X0R7+醪沖J各9に入力される。ここで、工10
3 = DO,103eD1103が計算式れ、再び元
のCRC演算用データアドレスへ格納される。これらの
加算は誤り訂正回路8内の2値XOR加算回路9で代行
するDo、。(EI D1’、。が計算され、元のCR
C演算用データ格納アドレスへ格納される。この後、誤
り訂正回路8で、2段目の横一列のデータとパリティに
関する誤りの大きさと誤りの位置が計算され、この誤り
位置に対応するバッファメモリ6のアドレスから誤りデ
ータが読み出され、それに、先程の誤りの大きさが誤り
訂正回路8でXOR加算され、元のアドレスへ再格納さ
れることで2段目の横一列に関する誤り訂正が実行され
る。この後、先程の誤り位置に対応する工lがバッファ
メモリ6のCRC演算用データアドレスから読み出され
、これに先程の誤りの大きさが誤り訂正回路8でXOR
加算され、これにより、CRC演算用データに修正が加
えられ1元のアドレスへ再格納される。以後。Next, the data is input to the data error correction circuit 8 in the second row from the top in FIG. In parallel with this, the data in a horizontal row is first inputted to the binary XOR addition 1.103 arithmetic circuit 9, and then the corrected Do, 103 is read out from the CRC calculation data storage address, and the same is done. to 2
The value is input to each 9 of the value X0R7 + Moroki J. Here, engineering 10
3 = DO, 103eD1103 is calculated and stored again in the original CRC calculation data address. These additions are performed by the binary XOR addition circuit 9 in the error correction circuit 8. (EI D1',. is calculated and the original CR
Stored in the C calculation data storage address. Thereafter, the error correction circuit 8 calculates the magnitude and position of the error regarding the data and parity in the second horizontal row, and reads out the error data from the address of the buffer memory 6 corresponding to this error position. In addition, the magnitude of the previous error is XOR-added in the error correction circuit 8, and the result is stored again at the original address, thereby executing error correction for the second horizontal row. After that, the code corresponding to the previous error position is read from the CRC calculation data address of the buffer memory 6, and the error size is XORed with this in the error correction circuit 8.
As a result, the CRC calculation data is modified and stored again at the original address. From then on.
3段目から10段目まで同様の処理を繰り返す。The same process is repeated from the 3rd stage to the 10th stage.
ここで、D、j、E、には再生データを表し、Di、j
は誤り修正後のデータを表す。また、Ia は誤り修正
後のXOR累積加算データを表す。その結果、1o段目
の横一列に関する誤り訂正処理、および、CRC演算用
データへの修正処理が完了した時点での、バッファメモ
リ5のCRC演算用データI6は以下の様になっている
。Here, D, j, and E represent playback data, and Di, j
represents data after error correction. Moreover, Ia represents the XOR cumulative addition data after error correction. As a result, the CRC calculation data I6 in the buffer memory 5 is as follows at the time when the error correction process for the 10th horizontal row and the modification process to the CRC calculation data are completed.
■。=己。Di、。■. = Self. Di,.
最後に、従来方式の全データD。、 103 、・・・
・・・、C3゜C2,C1,C0に比べてはるかに少な
いデータが。Finally, all data D of the conventional method. , 103,...
..., C3° There is much less data compared to C2, C1, and C0.
バッファメモリ5より、II ・・・・・・ 工1
03’ 102+ 1 1’I0.C3,C2
,C1,C0のj@に読み出され、CRCチェッカ7に
入力され、誤りの有無がチェックされる。これにより、
誤り訂正処理完了後、従来方式より短時間にCRCチェ
ックが完了する。この結果より、バッファメモリ5の内
容がデータバス12、インタフェース2全通して、ホス
トコンピュータ1へ転送されたり、禁止されたり、ある
いは、データとともにCRCチェックの結果が転送され
る。From buffer memory 5, II ...... Engineering 1
03' 102+ 1 1'I0. C3, C2
, C1, and C0, and input to the CRC checker 7 to check for errors. This results in
After the error correction process is completed, the CRC check is completed in a shorter time than in the conventional method. Based on this result, the contents of the buffer memory 5 are transferred to the host computer 1 through the data bus 12 and the interface 2, or are prohibited, or the CRC check result is transferred together with the data.
この場合のCRC用パリティ生成多項式はバイト単位の
誤シ検出用リードソロモン符号が用いられる。例えば、
G(3)も丁 (X+cti)
l二〇
ここで、ぼけ8次の法多項式を満たす有限体の原始光で
ある。In this case, the CRC parity generation polynomial uses a Reed-Solomon code for detecting false errors in bytes. For example, G(3) is also d (X+cti) l20 Here, it is the primitive light of a finite field that satisfies the modulus polynomial of the 8th degree blur.
発明の効果
以上の様に本発明によれば、誤シ検出用CRC符号とし
てバイト単位のリードンロモン符号を用い、データの誤
り訂正と並行してCRC処理を実行することで、誤り検
出処理の高速化と、バッフ、 アメモリからホストコン
ピュータへのデータ転送前にデータの誤り検出を可能と
することができ、いかなるインタフェースにも対応でき
るものである。Effects of the Invention As described above, according to the present invention, by using a byte-based Readon-Romon code as a CRC code for error detection and executing CRC processing in parallel with data error correction, error detection processing can be speeded up. This makes it possible to detect errors in data before data is transferred from the buffer and memory to the host computer, and is compatible with any interface.
第1図は本発明の一実施例における誤り検出方法を実現
する誤り検出装置のブロック図、第2図は光ディスクの
セクタフォーマットのデータ配列図、第3図は従来の誤
シ検出装置のブロック図である。
1.21・・・・・・ホストコンピュータ、2.22・
・・・・・インタフェース、3・・・・・・ディジタル
変調回路、4・・・・・・ディジタル復調回路、5,2
4・・・・・・バッファメモリ、6・・・・・・累積加
算回路、7.23・・・・・・CRCジェネレータ、チ
ェッカ、8,25・・・・・・誤り訂正回路、9・・・
・・・XOR加算回路、10.11・・・・・・切換ス
イッチ、12・・・・・・データバス、13゜2ア・・
・・・・記録媒体、26・・・・・・ディジタル変復調
回路。FIG. 1 is a block diagram of an error detection device that implements an error detection method according to an embodiment of the present invention, FIG. 2 is a data arrangement diagram of a sector format of an optical disk, and FIG. 3 is a block diagram of a conventional error detection device. It is. 1.21...Host computer, 2.22.
...Interface, 3...Digital modulation circuit, 4...Digital demodulation circuit, 5,2
4... Buffer memory, 6... Cumulative addition circuit, 7.23... CRC generator, checker, 8, 25... Error correction circuit, 9.・・・
...XOR adder circuit, 10.11...changeover switch, 12...data bus, 13゜2a...
...Recording medium, 26...Digital modulation/demodulation circuit.
Claims (1)
、バイト単位の誤り検出用リードソロモン符号を用い、
(イ)再生した全データを一担バッファメモリのA領域
に格納し、(ロ)連続するn個のデータに対し、第1の
nデータ置きのm個のデータを前記バッファメモリのA
領域より読み出し、誤り訂正回路へ入力するとともに前
記バッファメモリの別のm個のアドレスのB領域へ格納
し、(ハ)前記誤り訂正回路で誤りの大きさと位置を求
め、前記バッファメモリのA領域、B領域の誤り位置に
対応するデータをそれぞれ訂正し、(ニ)前記(ロ)と
は別の第2のnデータ置きのm個のデータを前記バッフ
ァメモリのA領域より読み出し、前記誤り訂正回路へ入
力するとともに前記バッファメモリのB領域よりデータ
を読み出し、前記A領域のデータとそれぞれ2データの
XOR加算をm回行い、再び、前記バッファメモリのB
領域の元のアドレスへそれぞれ格納し、(ホ)前記誤り
訂正回路で前記第2のnデータ置きのm個のデータに関
する誤りの大きさと位置を求め、前記バッファメモリの
第2のnデータ置きのm個のデータに関するバッファメ
モリのA領域のデータと、B領域のデータの誤り位置に
対応するデータをそれぞれ訂正し、(ヘ)上記(イ)〜
(ホ)の処理を繰り返し、最後に得られた前記バッファ
メモリのB領域のm個のデータと、前記バッファメモリ
のA領域のP個のバイト単位の誤り検出用パリテイをあ
らかじめ定められた生成多項式で除算し、その剰余が零
か非零かで誤り検出することを特徴とする符号誤り検出
方法。A Reed-Solomon code for byte-based error detection is used as an error detection code for a recording/reproducing device using an optical disk.
(b) Store all the reproduced data in area A of the buffer memory, and (b) Store m pieces of data every second n data for consecutive n pieces of data in area A of the buffer memory.
(c) The error correction circuit determines the size and position of the error, and the data is read from the area A of the buffer memory. , correct the data corresponding to the error position in area B, and (d) read a second m data set every n data, which is different from the above (b), from area A of the buffer memory, and correct the error. While inputting the data to the circuit, data is read from the B area of the buffer memory, XOR addition of each two data with the data of the A area is performed m times, and again, the data is read from the B area of the buffer memory.
(e) The error correction circuit calculates the size and position of the error regarding the m pieces of data in the second every n data, and stores the data in the second every n data in the buffer memory. Correct the data corresponding to the error position of the data in area A of the buffer memory and the data in area B regarding m pieces of data, respectively, and (f) perform the steps (b) to (b) above.
By repeating the process (e), the finally obtained m pieces of data in area B of the buffer memory and P pieces of error detection parity in units of bytes of area A of the buffer memory are determined by a predetermined generating polynomial. A code error detection method characterized by dividing by , and detecting an error based on whether the remainder is zero or non-zero.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9134187A JPS63255876A (en) | 1987-04-14 | 1987-04-14 | Method for detecting code error |
US07/180,063 US4949342A (en) | 1987-04-14 | 1988-04-11 | Code error detecting method |
DE88303249T DE3887200T2 (en) | 1987-04-14 | 1988-04-12 | Procedure for the detection of code errors. |
EP88303249A EP0291167B1 (en) | 1987-04-14 | 1988-04-12 | A code error detecting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9134187A JPS63255876A (en) | 1987-04-14 | 1987-04-14 | Method for detecting code error |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63255876A true JPS63255876A (en) | 1988-10-24 |
Family
ID=14023718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9134187A Pending JPS63255876A (en) | 1987-04-14 | 1987-04-14 | Method for detecting code error |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63255876A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0596340A2 (en) * | 1992-11-04 | 1994-05-11 | Mitsubishi Denki Kabushiki Kaisha | Error correction circuit |
WO1996008874A1 (en) * | 1994-09-16 | 1996-03-21 | Cirrus Logic, Inc. | Crc/edc checker system |
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JPS61287078A (en) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | Digital signal reproducing device |
-
1987
- 1987-04-14 JP JP9134187A patent/JPS63255876A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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