JPS6325427B2 - - Google Patents

Description

【発明の詳細な説明】 たとえばヘリカルスキヤン式のVTRを用いた
PCM録音再生システムでは、誤り訂正ワードを
含むPCMデータをCRCコードなどの誤り検出コ
ードで誤り検出符号化して記録再生し、再生側
で、PCMデータを誤り検出符号とともに誤り検
出回路に入力してPCMデータの誤りを検出し、
その誤り検出結果をPCMデータに付加して取り
出し、PCMデータの誤り訂正、補間を行なう。[Detailed description of the invention] For example, when using a helical scan type VTR,
In a PCM recording and playback system, PCM data including an error correction word is encoded for error detection using an error detection code such as a CRC code, and recorded and played back.On the playback side, the PCM data is input to an error detection circuit along with the error detection code, and the PCM data is Detect errors in data,
The error detection results are added to the PCM data and extracted, and the PCM data is subjected to error correction and interpolation.

誤り検出結果をPCMデータに付加するには、
具体的には、ジツタ吸収やデインターリーブのた
めのメモリを利用する。たとえば、PCMデータ
をメモリに書き込む際に誤り検出回路によつて
PCMデータの誤りを検出し、誤りがあるときは
１、誤りがないときは０というようにその誤り検
出結果をPCMデータとともに各ワードにフラツ
グをつける形でメモリに書き込み、メモリから読
み出す。したがつて、この方法では、すべてのデ
ータについて、誤り検出とその検出結果のメモリ
への書き込みがなされる必要がある。 To add error detection results to PCM data,
Specifically, memory is used for jitter absorption and deinterleaving. For example, when writing PCM data to memory, an error detection circuit
Errors in the PCM data are detected, and the error detection results are written to the memory together with the PCM data in the form of a flag attached to each word, such as 1 if there is an error and 0 if there is no error, and then read from the memory. Therefore, this method requires error detection for all data and writing of the detection results into memory.

ところが、信号ワードと誤り訂正ワードと誤り
検出コードからなるフレームの時間間隔は、ドロ
ツプアウトやジツタなどによつてフレーム同期が
乱れた場合に、短くなることがある。そして、そ
のようなときには、誤り検出が行われなかつた
り、誤り検出結果のメモリへの書き込みがなされ
なくなつてしまうおそれがある。また各ブロツク
毎にブロツク・アドレスを付加して記録されてい
る場合、ブロツク・アドレスが正しく再生されな
かつた時には、再生されたデイジタル・データが
正しくともメモリへの書き込みが禁止される場合
がある。この場合にはメモリには過去に書き込ま
れたデイジタル・データが残つていることにな
る。このとき、メモリからは誤り検出結果として
誤りがないことを示すフラツグ０が読み出される
ことになり、そのフラツグに対応するデイジタ
ル・データが正くない場合でも以後の訂正補間回
路では何ら訂正補間がなされなくなつてしまう。
そのため、有害なクリツクノイズを発生する。 However, the time interval between frames consisting of a signal word, an error correction word, and an error detection code may be shortened if frame synchronization is disturbed due to dropouts, jitter, or the like. In such a case, there is a risk that error detection may not be performed or the error detection results may not be written to the memory. Furthermore, when a block address is added to each block and recorded, if the block address is not correctly reproduced, writing to the memory may be prohibited even if the reproduced digital data is correct. In this case, previously written digital data remains in the memory. At this time, a flag 0 indicating that there is no error is read out from the memory as an error detection result, and even if the digital data corresponding to that flag is incorrect, no correction interpolation is performed in the subsequent correction interpolation circuit. It will disappear.
Therefore, harmful clicking noise is generated.

この発明は、このような不都合を防止するよう
にしたものである。 This invention is intended to prevent such inconveniences.

この発明では、たとえば上述のようにメモリを
利用する場合、その誤り検出結果のアドレスにあ
らかじめ誤りがあることを示すたとえば１を書き
込んでおく。そして、PCMデータをメモリに書
き込む際に、PCMデータを誤り検出コードとと
もに誤り検出回路に入力してPCMデータの誤り
を検出し、誤りがないときは誤り検出結果として
０を書き込む。すなわち、メモリの誤り検出結果
を１から０に変える。誤りがあるときは１を書き
込む。または、誤り検出結果を１のままにする。 In the present invention, for example, when a memory is used as described above, a value of 1, for example, indicating that there is an error, is written in the address of the error detection result in advance. When writing the PCM data to the memory, the PCM data is input to the error detection circuit together with the error detection code to detect errors in the PCM data, and if there is no error, 0 is written as the error detection result. That is, the memory error detection result is changed from 1 to 0. If there is an error, write 1. Alternatively, the error detection result is left as 1.

図はこの発明の一例で、１０はメモリで、この
例はランダムアクセスメモリが用いられた場合で
ある。そして、PCMデータが誤り検出コードと
ともに誤り検出回路２０に供給されてPCMデー
タの誤り検出がなされ、回路２０の出力にその誤
り検出結果がエラー・フラツグとして得られる。
このエラー・フラツグは、誤りがあるときは１に
なり、誤りがないときは０となる。これがオアゲ
ート３０を通じてメモリ１０に供給されて、対応
するPCMデータとともにメモリ１０に書き込ま
れる。後述するように、メモリ１０のエラー・フ
ラツグの領域には予め１が書き込まれているの
で、エラー・フラツグが１の場合にはPCMデー
タのみをメモリ１０に書き込み、上述したように
エラー・フラツグは書き込まなくてもよい。した
がつて、メモリ１０の誤り検出回路２０の出力に
よつて書き込まれた誤り検出結果を記憶している
必要のないアドレスにはすべて１が書き込まれた
状態になる。すなわち、メモリ１０にPCMデー
タとともにその誤り検出結果が書き込まれる際
に、その誤り検出結果が書き込まれるべきアドレ
スには、あらかじめ誤りがあることを示す１が書
き込まれていることになる。 The figure shows an example of the present invention, where 10 is a memory, and this example is a case where a random access memory is used. Then, the PCM data is supplied to the error detection circuit 20 together with the error detection code to detect errors in the PCM data, and the error detection result is obtained as an error flag at the output of the circuit 20.
This error flag becomes 1 when there is an error, and becomes 0 when there is no error. This is supplied to the memory 10 through the OR gate 30 and written into the memory 10 along with the corresponding PCM data. As described later, 1 is written in advance in the error flag area of the memory 10, so if the error flag is 1, only PCM data is written to the memory 10, and the error flag is cleared as described above. You don't have to write it. Therefore, 1 is written to all addresses that do not need to store the error detection results written by the output of the error detection circuit 20 in the memory 10. That is, when the error detection result is written into the memory 10 together with the PCM data, 1 indicating that there is an error is written in advance at the address where the error detection result is to be written.

したがつて、上述のようにフレームの同期乱れ
などがある場合で誤り検出回路２０で誤り検出が
なされずあるいはその誤り検出結果のメモリ１０
への書き込みがなされないとき、メモリ１０から
は誤り検出結果として誤りがあることを示す１が
読み出されるようになり、訂正補間回路５０では
誤りがあると判定されて訂正、補間がなされる。
したがつて、誤りがあるにもかかわらず訂正、補
間がなされずにクリツクノイズが発生するという
ことはない。 Therefore, as mentioned above, when there is a frame synchronization disorder, the error detection circuit 20 may not detect an error, or the error detection result may not be detected in the memory 10.
When writing is not performed, 1 indicating that there is an error is read out from the memory 10 as an error detection result, and the correction interpolation circuit 50 determines that there is an error and performs correction and interpolation.
Therefore, even if there is an error, correction and interpolation will not be performed and click noise will not occur.

このようにして、この発明によれば、あらかじ
め誤り検出結果を誤りがあることを示す状態にし
ておき、誤りがないときには誤り検出回路の出力
によつて誤りがないことを示す状態に変えるよう
にしたので、常に誤り訂正や補間が確実になさ
れ、クリツクノイズが発生するのを確実に防止す
ることができる。 In this way, according to the present invention, the error detection result is set in advance to a state indicating that there is an error, and when there is no error, the state is changed to the state indicating that there is no error by the output of the error detection circuit. Therefore, error correction and interpolation are always performed reliably, and click noise can be reliably prevented from occurring.

【図面の簡単な説明】[Brief explanation of the drawing]

図はこの発明の一例の系統図である。 The figure is a system diagram of an example of this invention.

Claims (1)

【特許請求の範囲】[Claims] １ 誤り検出又は訂正コードによつて誤り検出又
は訂正符号化されたデイジタル・データを受信
し、上記誤り検出又は訂正コードを用いて上記デ
イジタル・データの誤り検出又は訂正を行うデイ
ジタル・データの伝送方法において、上記デイジ
タル・データの誤り検出結果に従つて上記デイジ
タル・データの誤りの有無を示すフラツグ・デー
タを形成し、上記デイジタル・データと上記フラ
ツグ・データとをメモリに書き込み、そのメモリ
は上記デイジタル・データと上記フラツグ・デー
タが書き込まれる前に予め上記デイジタル・デー
タが誤りである状態にされ、上記デイジタル・デ
ータに誤りがないときには正しいデイジタル・デ
ータとそのデイジタル・データに誤りが無いこと
を示すフラツグ・データとが書き込まれるように
したことを特徴とするデイジタル・データの伝送
方法。1. A digital data transmission method that receives digital data that has been encoded for error detection or correction using an error detection or correction code, and performs error detection or correction of the digital data using the error detection or correction code. In the step, flag data indicating the presence or absence of an error in the digital data is formed according to the result of error detection in the digital data, and the digital data and the flag data are written into a memory, and the memory is used to store the digital data.・Before the data and the above flag data are written, the above digital data is set to be in an error state in advance, and when the above digital data has no error, it indicates that the digital data is correct and that the digital data has no error. A digital data transmission method characterized in that flag data is written.