JPH0560306B2 - - Google Patents
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- JPH0560306B2 JPH0560306B2 JP58228690A JP22869083A JPH0560306B2 JP H0560306 B2 JPH0560306 B2 JP H0560306B2 JP 58228690 A JP58228690 A JP 58228690A JP 22869083 A JP22869083 A JP 22869083A JP H0560306 B2 JPH0560306 B2 JP H0560306B2
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はデータ処理システムに関し、特に夫々
同期用データ、メモリへの書き込みアドレスに対
応するアドレスデータ、情報データ及び誤り検出
用データを含む複数のデータブロツクを伝送後、
少なくとも情報データをメモリに書込むためのデ
ータ処理システムに関する。DETAILED DESCRIPTION OF THE INVENTION <Technical Field> The present invention relates to a data processing system, and particularly to a data processing system that includes a plurality of data blocks each including synchronization data, address data corresponding to a write address to memory, information data, and error detection data. After transmission,
The present invention relates to a data processing system for writing at least information data to a memory.
＜従来技術の説明＞
一般にこの種のデータ処理システムに於いて
は、伝送後、例えば記録再生が行われた後、符号
誤りの補正や情報データの配列等の処理を行う必
要があるため、伝送されたデータを再びRAM
（ランダムアクセスメモリ）等のメモリに一旦書
込まなければならない。その際データの書込み位
置については全てその前につけ加えられているア
ドレスデータに従つてメモリの所定の位置に書込
まれなければならない。<Description of Prior Art> In general, in this type of data processing system, after transmission, for example, after recording and reproduction, it is necessary to perform processing such as correction of code errors and arrangement of information data. Transfer the data back to RAM
(random access memory), etc., must be written once. At this time, all data must be written to a predetermined location in the memory in accordance with the address data added in front of it.
ところがアドレスデータについても情報データ
と同様に伝送されるのであるから、ドロツプアウ
ト、ジツタ、符号間干渉等の原因で符号誤りを生
じる可能性がある。従つて伝送されたアドレスデ
ータに応じて常に情報データのメモリへの書込み
を行うことはかなりの危険性を伴う。 However, since address data is transmitted in the same way as information data, code errors may occur due to dropouts, jitter, intersymbol interference, and the like. Therefore, constantly writing information data into memory in response to transmitted address data involves considerable risk.
そこでこのアドレスデータと同時に各データブ
ロツク中の同期用データをカウントすることによ
つてアドレスデータと同様のデータを作り出す、
所謂内部アドレスカウンタを用いてメモリへの書
込み位置を制御する方法もある。しかしアドレス
カウンタも、伝送された同期用データをカウント
するものであるから、同期用データの欠損や雑音
等によつてカウント値が狂つてしまう危険性があ
る。特にこの場合には一度カウントミスを犯すと
それ以降に伝送されてくるデータが全て無効にな
つてしまうという危険性を伴つている。 Therefore, by counting the synchronization data in each data block at the same time as this address data, data similar to the address data is created.
Another method uses a so-called internal address counter to control the write location in memory. However, since the address counter also counts the transmitted synchronization data, there is a risk that the count value may become incorrect due to loss of synchronization data, noise, or the like. Particularly in this case, once a counting error is made, there is a risk that all data transmitted thereafter will become invalid.
＜発明の目的＞
本発明は上述の如き欠点に鑑み、メモリへの書
込み位置を極めて正確に制御することのできるデ
ータ処理システムを提供することを目的とする。<Object of the Invention> In view of the above-mentioned drawbacks, it is an object of the present invention to provide a data processing system that can extremely accurately control the writing position in a memory.
＜実施例による説明＞
以下、本発明のデータ処理システムをビデオテ
ープレコーダ（VTR）に於けるデイジタルオー
デイオ信号の記録再生系に適用した実施例を用い
て詳細に説明する。<Explanation based on Embodiments> The data processing system of the present invention will be described in detail below using an embodiment in which the data processing system of the present invention is applied to a recording and reproducing system of digital audio signals in a video tape recorder (VTR).
第１図は本発明の実施例となるVTRのテープ
走行系を示す概略図である。第１図に於いて１は
回転ドラム、２，３は夫々回転ヘツド、４は磁気
テープ、５，６，７，８は夫々テープ４をカセツ
ト１０より引出してドラム１に巻装するための移
動ガイドポスト、１１，１２はガイドポストであ
る。図示の如くドラム１上に180°の位相を持つて
配置されたヘツド２，３は夫々、図中点Ａから点
Ｂに移動中にデイジタルオーデイオ信号を、点Ｂ
から点Ｃに移動中にはビデオ信号を、テープ４上
にヘリカルトラツクを形成しつつ記録する。 FIG. 1 is a schematic diagram showing a tape running system of a VTR according to an embodiment of the present invention. In FIG. 1, 1 is a rotating drum, 2 and 3 are rotating heads, 4 is a magnetic tape, and 5, 6, 7, and 8 are movements for pulling out the tape 4 from the cassette 10 and winding it on the drum 1. Guide posts 11 and 12 are guide posts. As shown in the figure, the heads 2 and 3, which are arranged on the drum 1 with a phase of 180°, respectively transmit a digital audio signal to the point B while moving from point A to point B in the figure.
While moving from point C to point C, a video signal is recorded on the tape 4 while forming a helical track.
第２図は第１図のVTRによるテープ４上の記
録フオーマツトを示す図である。第２図に示して
いる１３は１フイールド分のビデオ信号が記録さ
れる領域、１４は１フイールド期間分のデイジタ
ルオーデイオ信号が記録される領域である。領域
１４に記録されるデイジタルオーデイオ信号は例
えばサンプリングしたオーデイオ信号をPCM化
し、更に時間軸圧縮してFM変調記録したものと
する。 FIG. 2 is a diagram showing the recording format on the tape 4 by the VTR of FIG. 1. Reference numeral 13 shown in FIG. 2 is an area where one field's worth of video signals are recorded, and 14 is an area where one field period's worth of digital audio signals are recorded. The digital audio signal recorded in the area 14 is, for example, a sampled audio signal converted into PCM, further compressed on the time axis, and recorded with FM modulation.
次にこのデイジタルオーデイオ信号のデータフ
オーマツトの一例を第３図を用いて説明する。第
３図に示すフオーマツトは１フイールド期間分の
オーデイオ信号であり、サンプリング周波数はフ
イールド周波数をvとした時480vとする。第３
図に於いてｂ０〜ｂ１１９は夫々データブロツク
を示す。またＡ０〜Ａ１１９は夫々アドレス指定
用データワード、Ｑ０〜Ｑ１１９及びＰ０〜Ｐ１
１９は夫々誤り訂正用パリテイワード、Ｌ０〜Ｌ
４７９はＬチヤンネルのオーデイオ信号のデータ
ワード、Ｒ０〜Ｒ４７９はＲチヤンネルのオーデ
イオ信号のデータワードである。各データブロツ
クにはｌ１の部分の同期用データ、アドレス指定
用データワード、８ワードのオーデイオ信号デー
タ、２ワードの誤り訂正用データ、及びｌ１３の
CRCC（Cyclic Redundancy Check Code）が含
まれている。尚、例えばｌ１は３ビツト、ｌ２〜
ｌ１２は夫々８ビツト、ｌ１３は16ビツトで構成
する。上述のパリテイワードの形成は周知のクロ
スインターリーブ法も用いており、もちろん図示
の如き所謂ワードインターリーブも用いられてい
る。 Next, an example of the data format of this digital audio signal will be explained with reference to FIG. The format shown in FIG. 3 is an audio signal for one field period, and the sampling frequency is 480 V where v is the field frequency. Third
In the figure, b0 to b119 indicate data blocks, respectively. Further, A0 to A119 are data words for addressing, Q0 to Q119 and P0 to P1, respectively.
19 are parity words for error correction, L0 to L.
479 is a data word of the L channel audio signal, and R0 to R479 are data words of the R channel audio signal. Each data block contains synchronization data for l1, a data word for addressing, 8 words of audio signal data, 2 words of error correction data, and l13.
Contains CRCC (Cyclic Redundancy Check Code). For example, l1 is 3 bits, l2~
Each of l12 and l13 consists of 8 bits and 16 bits. The above-described parity words are formed using the well-known cross-interleaving method, and of course, so-called word interleaving as shown in the figure is also used.
上述の如きフオーマツトにより得られたデータ
マトリクスは、夫々アドレスデータ及び同期用デ
ータを有するデータブロツクの単位で第４図に示
す如く順次伝送される。そして１つのデータマト
リクスが領域１４に納まる如く記録されていく。
つまりｂ０の３ビツトの同期用データに続いてＡ
０，Ｑ０，Ｌ０，Ｌ６０，Ｌ１２０，Ｌ１８０，
Ｐ０，Ｌ２４０，Ｌ３００，Ｌ３６０，Ｌ４２
０，ｂ０のCRCC，ｂ１の同期用データ；Ａ１，
Ｑ１，Ｒ０，Ｒ６０……という具合にｂ１１９の
CRCCまで記録される。 The data matrix obtained by the above-described format is sequentially transmitted in units of data blocks each having address data and synchronization data as shown in FIG. Then, one data matrix is recorded so as to fit into the area 14.
In other words, following the 3-bit synchronization data of b0,
0, Q0, L0, L60, L120, L180,
P0, L240, L300, L360, L42
0, b0 CRCC, b1 synchronization data; A1,
Q1, R0, R60... b119
Records up to CRCC.
次にこれを再生する場合にはCRCCによつて各
データブロツクに於ける誤りを検出したのちに、
パリテイワードを用いてマトリクス全体を通じて
検索を行う必要がある。そのため再びこれらを一
旦RAM等のメモリに入れてから処理を行わねば
ならない。その際10ワードのデータは全てその直
前につけ加えられているアドレスデータに従つて
RAMに書込まれる。 Next, when reproducing this data, after detecting errors in each data block using CRCC,
It is necessary to search through the entire matrix using parity words. Therefore, it is necessary to once again put these into a memory such as RAM and then process them. At that time, all 10 words of data are added according to the address data added immediately before.
written to RAM.
第５図はこうして書込まれたRAM上の様子を
示す図である。上述した各データブロツクの10ワ
ードデータは各アドレスＡ０〜Ａ１１９に対応す
るRAM上の領域に記録される。またこの後各ブ
ロツクに対応する第５図のFragに示す部分には
10ワードデータの各ワードに対応した誤り検索結
果のデータが書込まれる。このデータ（フラツグ
データ）は１〜10ワードの各ワードの正誤を
“０”または“１”で書込むものとする。即ち
Flag部分は最低10ビツト（例えば２バイト＝16
ビツト）あれば良い。 FIG. 5 is a diagram showing the RAM written in this manner. The 10 words of data of each data block described above are recorded in areas on the RAM corresponding to each address A0 to A119. Also, after this, the part shown in Frag in Figure 5 corresponding to each block is
The error search result data corresponding to each word of the 10-word data is written. This data (flag data) is written as "0" or "1" to indicate whether each of words 1 to 10 is correct or incorrect. That is,
The Flag part must be at least 10 bits (for example, 2 bytes = 16
Bit) is good.
こうして１フイールド期間分のオーデイオ信号
に対応するデータがRAM上に書込まれるのであ
るが、この前にCRCCにより各データブロツク毎
にデータ誤りが検出されている。この時CRCCに
よつて１つのデータブロツクに誤りが検出された
時には10ワードデータもしくはアドレスデータの
どこかに誤りが生じていることになる。つまりア
ドレスデータが誤りを生じていることが考えられ
る。従つてこの場合には前述した様にアドレスデ
ータにRAMに書込む場合には大きな危険性を伴
う。つまりアドレスデータが誤つているとそのブ
ロツクのデータが無効になるだけでなく全てのデ
ータについての誤り検出に対しても、悪影響が生
じる。 In this way, data corresponding to one field period's worth of audio signals is written onto the RAM, but before this, data errors are detected for each data block by the CRCC. At this time, when an error is detected in one data block by CRCC, it means that an error has occurred somewhere in the 10 word data or address data. In other words, it is possible that an error has occurred in the address data. Therefore, in this case, there is a great risk when writing address data to RAM as described above. In other words, if the address data is incorrect, not only will the data in that block become invalid, but it will also have an adverse effect on error detection for all data.
第６図は本発明の実施例としてのVTRの再生
データ処理系を示すブロツク図である。第６図に
於いて２１は、ヘツド２，３により再生され、
FM復調されたデータが入力される端子である。
この時のデータの入力形態は第４図に示す様な形
態である。この入力データはCRCCチエツク回路
２２、同期信号検出回路２３、データセパレータ
２５へ供給され、回路２２では前述したCRCC
が、回路２３では同期用データが、セパレータ２
５ではアドレスデータと10ワードデータが夫々分
離される。 FIG. 6 is a block diagram showing a reproduction data processing system of a VTR as an embodiment of the present invention. In FIG. 6, 21 is reproduced by heads 2 and 3,
This is a terminal into which FM demodulated data is input.
The data input format at this time is as shown in FIG. This input data is supplied to the CRCC check circuit 22, the synchronization signal detection circuit 23, and the data separator 25.
However, in circuit 23, the synchronization data is transferred to separator 2.
5, address data and 10 word data are separated.
尚、CRCCチエツク回路２２は各データブロツ
クのCRCCを各データブロツクが同期信号検出回
路２３及びデータセパレータ２５に入力される以
前にチエツクし、誤り検出出力を得る必要がある
ので、同期信号検出回路２３及びデータセパレー
タ２５の直前には、図示しないが入力されたデー
タ列を１データブロツク分遅延するための遅延手
段が介在する。 Incidentally, the CRCC check circuit 22 checks the CRCC of each data block before each data block is input to the synchronization signal detection circuit 23 and the data separator 25, and it is necessary to obtain an error detection output. Immediately before the data separator 25, there is a delay means (not shown) for delaying the input data string by one data block.
同期信号検出回路２３で検出された同期用デー
タを基準にデータセパレータ２５は動作する。一
方この検出された同期用データは内部カウンタ２
４へ供給され、該カウンタ２４でこの同期用デー
タをカウントすることによつてデータセパレータ
２５に現在入力されているデータブロツクの書込
まれるべきアドレスを知ることができる。 The data separator 25 operates based on the synchronization data detected by the synchronization signal detection circuit 23. On the other hand, this detected synchronization data is stored in internal counter 2.
By counting this synchronization data with the counter 24, the address to which the data block currently input to the data separator 25 should be written can be known.
データセパレータ２５の出力はアドレス抜取回
路２６に供給され、該回路２６にてアドレスデー
タが分離される。こうして得られたアドレスデー
タと前述のカウンタ２４より出力されるアドレス
値とは比較回路２７に供給され、これら２つのデ
ータの値が一致しているかどうかが判別される。
この判別出力は制御回路２８に供給される。また
制御回路２８にはCRCCチエツク回路２２より得
られた各データブロツクの誤り検出出力が供給さ
れている。制御回路２８はこれら２つの情報をも
とにデータセレクタ２９及びロード制御回路３１
を制御する。 The output of the data separator 25 is supplied to an address sampling circuit 26, where the address data is separated. The address data thus obtained and the address value output from the counter 24 mentioned above are supplied to a comparison circuit 27, and it is determined whether or not these two data values match.
This discrimination output is supplied to the control circuit 28. The control circuit 28 is also supplied with the error detection output of each data block obtained from the CRCC check circuit 22. The control circuit 28 uses the data selector 29 and the load control circuit 31 based on these two pieces of information.
control.
データセレクタ２９は制御回路２８の出力に基
いてRAM３０への10ワードデータの書込みアド
レスを、内部カウンタ２４の出力に応じて決定す
るかアドレス抜取回路２６で抜取られたアドレス
データに応じて決定するかを選択する。今、
CRCCのチエツク出力が「正」に対応する出力で
あればアドレス抜取回路２６で抜取られたアドレ
スデータには誤りが発生していないので、セレク
タ２９のＡ端子を介したアドレスデータを用いて
RAM３０への10ワードデータの書込みを行う。
但し、このアドレスデータと内部カウンタ２４の
出力とが一致している時にはどちらを用いてもよ
い。 Based on the output of the control circuit 28, the data selector 29 determines the write address of 10 words of data to the RAM 30 according to the output of the internal counter 24 or the address data extracted by the address extraction circuit 26. Select. now,
If the check output of CRCC is an output corresponding to "positive", there is no error in the address data extracted by the address extraction circuit 26, so the address data via the A terminal of the selector 29 is used.
Write 10 words of data to RAM30.
However, if this address data and the output of the internal counter 24 match, either one may be used.
ところで、今CRCCのチエツク出力が「正」に
対応する出力であり、かつ比較回路２７によりア
ドレス抜取回路２６で抜取られたアドレスデータ
と内部カウンタ２４の出力とが一致していないと
判別された時のことを考えてみよう、この時伝送
されたアドレスデータには符号誤りは発生してい
ないので、内部カウンタ２４が同期用データをカ
ウントし損つたか、雑音をカウントしたというこ
とになる。ところが内部カウンタ２４は一度カウ
ント値が狂うとそれ以降のカウント値は全て狂つ
てしまう危険性が極めて大きい。 By the way, when the check output of the CRCC is an output corresponding to "positive" and the comparison circuit 27 determines that the address data extracted by the address extraction circuit 26 and the output of the internal counter 24 do not match, Let us consider this. Since no code error has occurred in the address data transmitted at this time, it means that the internal counter 24 either failed to count the synchronization data or counted noise. However, once the count value of the internal counter 24 goes out of order, there is an extremely high risk that all subsequent count values will go out of order.
従つて、この場合にも前述のようにアドレス抜
取回路２６で抜き取られたアドレスデータをセレ
クタ２９のＡ端子を介してRAM３０に供給し、
RAM３０に対する10ワードデータの書き込みア
ドレスを決定する。また、このアドレスデータを
ロード制御回路３１のＣ端子を介して内部カウン
タ２４に供給してやり、この伝送後のアドレスデ
ータに内部カウンタ２４の出力とを一致させてや
る。この様にすることによつて内部カウンタ２４
の出力によるアドレス値は再び信頼できる値とな
る。 Therefore, in this case as well, the address data extracted by the address extraction circuit 26 as described above is supplied to the RAM 30 via the A terminal of the selector 29.
Determine the write address for 10 words of data to RAM 30. Further, this address data is supplied to the internal counter 24 via the C terminal of the load control circuit 31, and the output of the internal counter 24 is made to match the transmitted address data. By doing this, the internal counter 24
The address value output by is once again a reliable value.
さて一方、CRCCのチエツク出力が「誤」に対
応する出力であればアドレス抜取回路２６で抜取
られたアドレスデータを用いると危険であるた
め、内部カウンタ２４の出力を用いることが望ま
しい。特にこの時比較回路２７にて、アドレス抜
取回路より抜取られたアドレスデータと内部カウ
ンタ２４の出力とが一致していないと判別した時
には、アドレスデータに誤りを生じている可能性
が極めて高いので、内部カウンタ２４の出力をセ
レクタ２９のＢ端子を介してRAM３０へ供給し
て書込みアドレスの制御を行う。但しこの場合に
も、抜取られたアドレスデータと内部カウンタ２
４の出力とが一致している時にはどちらを用いて
も良い。この時は抜取られたアドレスデータと内
部カウンタ２４の出力が両方共誤りのないものと
考えるのが自然である。 On the other hand, if the check output of the CRCC is an output corresponding to "error", it is dangerous to use the address data extracted by the address extraction circuit 26, so it is desirable to use the output of the internal counter 24. In particular, at this time, if the comparison circuit 27 determines that the address data extracted from the address sampling circuit and the output of the internal counter 24 do not match, it is extremely likely that an error has occurred in the address data. The output of the internal counter 24 is supplied to the RAM 30 via the B terminal of the selector 29 to control the write address. However, in this case as well, the extracted address data and internal counter 2
If the outputs of 4 and 4 match, either one may be used. At this time, it is natural to assume that both the extracted address data and the output of the internal counter 24 are error-free.
この様にアドレスデータに符号誤りの可能性が
ある時にも、前述の如く内部アドレスカウンタ２
４の出力が常に信頼できる値であるので、RAM
３０への書込みアドレスは常に信頼できるものと
なる。 In this way, even when there is a possibility of a code error in the address data, the internal address counter 2
Since the output of 4 is always a reliable value, RAM
Write addresses to 30 will always be reliable.
第７図は第６図に示す制御回路２８の構成の一
例を示す図である。第７図に於いて４１はCRCC
チエツク回路２２よりの出力が供給される端子
で、伝送されているデータブロツクに符号誤りが
ある時ハイレベルの信号が入力される。４２は比
較回路２７の出力が供給される端子で、内部カウ
ンタ２４の出力とアドレス抜取回路２６より得た
アドレスデータとが不一致の時ハイレベルの信号
が入力される。４３はデータセレクタ２９の制御
端子へ供給される信号の出力端子であり、出力信
号がローレベルの時データセレクタ２９はＡ端子
を介してアドレス抜取回路２６より得たアドレス
データを選択し、ハイレベルの時内部カウンタ２
４の出力を選択する。４４はロード制御回路３１
の制御端子に供給される信号の出力端子であり、
出力信号がハイレベルの時にのみロード制御回路
３１のセレクタ２９よりのアドレスデータをＣ端
子を介して内部カウンタに供給される。４５はイ
ンバータ、４６はアンドゲートである。従つてデ
ータセレクタ２９はCRCCチエツク回路２２の出
力に依存して動作し、データブロツクに符号誤り
のある時には内部カウンタ２４の出力を、ない時
には伝送されたアドレスデータを選択する。一
方、ロード制御回路３１はCRCCチエツク回路の
出力がローレベルでかつ比較回路２７の出力がハ
イレベルの時のみセレクタ２９よりのアドレスデ
ータを内部カウンタ２４に供給する。つまりデー
タクロツクに符号誤りがなく、かつ比較回路２７
による前述の比較が不一致の時のみ、内部カウン
タ２４の出力を伝送されたアドレスデータに一致
させる如く働く。 FIG. 7 is a diagram showing an example of the configuration of the control circuit 28 shown in FIG. 6. In Figure 7, 41 is CRCC
This is a terminal to which the output from the check circuit 22 is supplied, and a high level signal is input when there is a code error in the data block being transmitted. 42 is a terminal to which the output of the comparison circuit 27 is supplied, and a high level signal is input when the output of the internal counter 24 and the address data obtained from the address sampling circuit 26 do not match. Reference numeral 43 is an output terminal for a signal supplied to the control terminal of the data selector 29. When the output signal is at a low level, the data selector 29 selects the address data obtained from the address extracting circuit 26 via the A terminal, and outputs the signal at a high level. Internal counter 2 when
Select output 4. 44 is a load control circuit 31
is the output terminal for the signal supplied to the control terminal of
Address data from the selector 29 of the load control circuit 31 is supplied to the internal counter via the C terminal only when the output signal is at a high level. 45 is an inverter, and 46 is an AND gate. Therefore, the data selector 29 operates depending on the output of the CRCC check circuit 22, and selects the output of the internal counter 24 when there is a code error in the data block, and selects the transmitted address data when there is no code error. On the other hand, the load control circuit 31 supplies the address data from the selector 29 to the internal counter 24 only when the output of the CRCC check circuit is at a low level and the output of the comparison circuit 27 is at a high level. In other words, there is no code error in the data clock, and the comparison circuit 27
The internal counter 24 operates to match the output of the internal counter 24 with the transmitted address data only when the above-mentioned comparison by the above results in a mismatch.
こうしてセレクタ２９で選択出力されたアドレ
ス値に応じてRAM３０への書込みアドレスを決
定してやることによつて、従来のシステムに於け
る伝送されたアドレスデータのみを用いてRAM
３０への書込みアドレスを決定する場合や内部カ
ウンタの出力のみを用いてこれを決定する場合に
生じる欠点を互いに補うことができ、RAM等の
メモリへの書込み位置を極めて正確に決定してや
ることができる。 By determining the write address to the RAM 30 in accordance with the address value selected and output by the selector 29, it is possible to write to the RAM 30 using only the transmitted address data in the conventional system.
It is possible to mutually compensate for the drawbacks that occur when determining the write address to 30 or when determining this using only the output of the internal counter, and it is possible to extremely accurately determine the write position to memory such as RAM. .
また内部カウンタ２４がカウントミスを犯すと
すぐにこれを補正することが可能になつた。 Furthermore, when the internal counter 24 makes a counting error, it is now possible to immediately correct the error.
このようにしてRAM３０に格納された10ワー
ドデータは前述の如くパリテイワードによるブラ
ツクデータを付加され、更に誤り補正がなされた
後、時間軸伸長して再生オーデイオ信号として出
力されることになる。 The 10-word data stored in the RAM 30 in this manner is added with black data using parity words as described above, and after error correction is performed, the data is expanded on the time axis and output as a reproduced audio signal.
尚上述の実施例に於いて、RAMの書込みアド
レス制御は常に内部カウンタの出力に応じて行
い、CRCCチエツク回路２２により伝送されてい
るデータブロツクに符号誤りがなく、かつ比較回
路による前述の比較が不一致の時のみ内部カウン
タの出力データを伝送されたアドレスデータに一
致させかつRAMの書込みアドレス制御に伝送さ
れたアドレスデータを用いる様に構成しても同様
の効果が得られる。 In the above-described embodiment, RAM write address control is always performed according to the output of the internal counter, and the data block being transmitted by the CRCC check circuit 22 has no code errors, and the above-mentioned comparison by the comparison circuit is performed. A similar effect can be obtained by making the output data of the internal counter match the transmitted address data only when there is a mismatch, and using the transmitted address data for RAM write address control.
また、上述の実施例はVTRに於いてPCM録音
再生されるオーデイオ信号を例にとつているが、
同期用データ、アドレスデータ、情報データ及び
誤り検出用データを含むデータブロツクを複数伝
送する場合には本発明を適用することによつて同
様の効果が得られることは言うまでもない。 Furthermore, although the above embodiment takes as an example an audio signal recorded and played back using PCM in a VTR,
It goes without saying that similar effects can be obtained by applying the present invention when transmitting a plurality of data blocks including synchronization data, address data, information data, and error detection data.
＜効果の説明＞
以上説明したように、本発明のデータ処理シス
テムによれば、比較手段の出力が伝送されたアド
レスデータとアドレスカウンタの出力データとが
不一致を示しており、且、誤り検出手段により該
アドレスデータを含むデータブロツクに誤りが検
出されている場合に、前記アドレスデータを前記
アドレスカウンタの出力データに置換することに
よつて、メモリへの書き込む際のアドレスデータ
を常に信頼できるものとし、極めて正確に決定し
てやることができる。<Description of Effects> As explained above, according to the data processing system of the present invention, the output of the comparison means indicates a mismatch between the transmitted address data and the output data of the address counter, and the error detection means When an error is detected in the data block containing the address data, by replacing the address data with the output data of the address counter, the address data when written to the memory can always be reliable. , can be determined very accurately.
従つて、書き込みアドレスのミスによるデータ
の無効化を極力防止することができると共に、常
に安定したデータ伝送及び伝送後のデータ誤り補
正を行うことが可能になつた。 Therefore, invalidation of data due to write address errors can be prevented as much as possible, and it is also possible to always perform stable data transmission and data error correction after transmission.
また、伝送されたアドレスデータとアドレスカ
ウンタの出力データとのどちらをメモリ書き込み
のためのアドレスデータとするかの切換え動作制
御において、前記比較手段を有することにより不
必要な切換え動作を避けることができるので、前
記切換え動作によるアドレス信号の時間的遅延の
影響を極力避けることができる。 Further, in the switching operation control of which of the transmitted address data and the output data of the address counter is to be used as the address data for memory writing, by having the comparison means, unnecessary switching operations can be avoided. Therefore, the influence of the time delay of the address signal due to the switching operation can be avoided as much as possible.
第１図は本発明の実施例となるVTRのテープ
走行系を示す概略図、第２図は第１図のVTRに
よるテープ上の記録フオーマツトを示す図、第３
図はデータマトリクスフオーマツトの一例を示す
図、第４図はデータの伝送順を示すタイミングチ
ヤート、第５図はRAM上に書込まれたデータの
様子を示す図、第６図は本発明の他の実施例とし
てのVTRの再生データ処理系を示すブロツク図、
第７図は第６図に示す制御回路の一例を示す図で
ある。
２２は誤り検出手段としてのCRCCチエツク回
路、２３は同期用データの分離回路、２４は内部
アドレスカウンタ、２５はデータセパレータ、２
６はアドレス抜取回路、２７は比較手段としての
比較回路、２８は制御回路、２９はデータセレク
タ、３０はメモリとしてのRAM、３１はロード
制御回路、Ａ０〜Ａ１１９は夫々アドレスデー
タ、Syncは同期用データ、ｂ０〜ｂ１１９は
夫々データブロツクを示す。
FIG. 1 is a schematic diagram showing a tape running system of a VTR according to an embodiment of the present invention, FIG. 2 is a diagram showing a recording format on a tape by the VTR of FIG. 1, and FIG.
The figure shows an example of the data matrix format, Figure 4 is a timing chart showing the data transmission order, Figure 5 is a diagram showing the state of data written on the RAM, and Figure 6 is a diagram showing the data transmission order of the present invention. A block diagram showing a VTR playback data processing system as another embodiment,
FIG. 7 is a diagram showing an example of the control circuit shown in FIG. 6. 22 is a CRCC check circuit as an error detection means, 23 is a synchronization data separation circuit, 24 is an internal address counter, 25 is a data separator, 2
6 is an address extraction circuit, 27 is a comparison circuit as comparison means, 28 is a control circuit, 29 is a data selector, 30 is a RAM as a memory, 31 is a load control circuit, A0 to A119 are address data, and Sync is for synchronization. Data b0 to b119 each represent a data block.
Claims (1)
レスに対応するアドレスデータ、情報データ及び
誤り検出用データを含む伝送された複数のデータ
ブロツクの各ブロツク中の少なくとも前記情報デ
ータをメモリに書き込むためのデータ処理システ
ムであつて、 前記伝送されたデータブロツク中の同期用デー
タに応じて動作するアドレスカウンタと、 前記伝送されたデータブロツク中の誤り検出用
データを用いて前記各ブロツク毎に符号誤りを検
出する誤り検出手段と、 前記伝送されたデータブロツク中のアドレスデ
ータと前記アドレスカウンタの出力データとを比
較する比較手段と、 前記比較手段の出力が前記アドレスデータと前
記アドレスカウンタの出力データとが不一致を示
しており、且、前記誤り検出手段により該アドレ
スデータを含むデータブロツクに誤りが検出され
ている場合に、前記アドレスデータを前記アドレ
スカウンタの出力データに置換する置換手段とを
有することを特徴とするデータ処理システム。 ２ 夫々同期用データ、メモリへの書き込みアド
レスに対応するアドレスデータ、情報データ及び
誤り検出用データを含む伝送された複数のデータ
ブロツクの各ブロツク中の少なくとも前記情報デ
ータをメモリに書き込むためのデータ処理システ
ムであつて、 前記伝送されたデータブロツク中の同期用デー
タに応じて動作するアドレスカウンタと、 前記伝送されたデータブロツク中の誤り検出用
データを用いて前記各ブロツク毎に符号誤りを検
出する誤り検出手段と、 前記伝送されたデータブロツク中のアドレスデ
ータと前記アドレスカウンタの出力データとを比
較する比較手段と、 前記比較手段の出力が前記アドレスデータと前
記アドレスカウンタの出力データとが不一致を示
しており、且、前記誤り検出手段により該アドレ
スデータを含むデータブロツクに誤りが検出され
ている場合に、前記アドレスデータを前記アドレ
スカウンタの出力データに置換する置換手段と、 前記比較手段の出力が前記アドレスデータと前
記アドレスカウンタの出力データとが不一致を示
しており、且、前記誤り検出手段により該アドレ
スデータを含むデータブロツクに誤りが検出され
ていない場合に、前記アドレスカウンタの出力デ
ータを前記アドレスデータに一致させる手段とを
有することを特徴とするデータ処理システム。[Scope of Claims] 1. At least the information data in each block of a plurality of transmitted data blocks each including synchronization data, address data corresponding to a write address to the memory, information data, and error detection data is stored in the memory. A data processing system for writing in each block, the address counter operating according to the synchronization data in the transmitted data block, and the error detection data in the transmitted data block. error detection means for detecting a code error in the transmitted data block; comparison means for comparing the address data in the transmitted data block with the output data of the address counter; replacement means for replacing the address data with the output data of the address counter when the output data shows a mismatch and the error detection means detects an error in the data block including the address data; A data processing system comprising: 2. Data processing for writing at least the information data in each block of the plurality of transmitted data blocks, each of which includes synchronization data, address data corresponding to a write address to the memory, information data, and error detection data. The system detects code errors for each block using an address counter that operates according to synchronization data in the transmitted data block and error detection data in the transmitted data block. error detection means; comparison means for comparing the address data in the transmitted data block and the output data of the address counter; and replacing means for replacing the address data with the output data of the address counter when the error detection means detects an error in the data block containing the address data; and the output of the comparison means. indicates a mismatch between the address data and the output data of the address counter, and when the error detection means detects no error in the data block containing the address data, the output data of the address counter is A data processing system comprising means for matching the address data.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228690A JPS60120680A (en) | 1983-12-02 | 1983-12-02 | System of data processing |
| US06/675,766 US4696008A (en) | 1983-12-02 | 1984-11-28 | Data storing device having position determining means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228690A JPS60120680A (en) | 1983-12-02 | 1983-12-02 | System of data processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120680A JPS60120680A (en) | 1985-06-28 |
| JPH0560306B2 true JPH0560306B2 (en) | 1993-09-02 |
Family
ID=16880272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228690A Granted JPS60120680A (en) | 1983-12-02 | 1983-12-02 | System of data processing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120680A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2159020B (en) * | 1984-05-16 | 1987-11-18 | Sony Corp | Methods of and apparatus for use in decoding digital data |
| JPS61133080A (en) * | 1984-11-30 | 1986-06-20 | Mitsubishi Electric Corp | Digital signal processor |
| JPS62102485A (en) * | 1985-10-28 | 1987-05-12 | Matsushita Electric Ind Co Ltd | Digital signal recording and reproducing device |
| JPH02214070A (en) * | 1989-02-13 | 1990-08-27 | Hitachi Ltd | Id protection device |
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| JPS56160182A (en) * | 1980-04-16 | 1981-12-09 | Sony Corp | Processor of digital video signal |
| JPS56163567A (en) * | 1980-01-30 | 1981-12-16 | Sony Corp | Control circuit for consecutive data block address |
| JPS58125208A (en) * | 1982-01-21 | 1983-07-26 | Sony Corp | Processing circuit of digital signal |
-
1983
- 1983-12-02 JP JP58228690A patent/JPS60120680A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56163567A (en) * | 1980-01-30 | 1981-12-16 | Sony Corp | Control circuit for consecutive data block address |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS60120680A (en) | 1985-06-28 |
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