JPS63253755A - ト−キ読出し制御法 - Google Patents
ト−キ読出し制御法Info
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- JPS63253755A JPS63253755A JP62087170A JP8717087A JPS63253755A JP S63253755 A JPS63253755 A JP S63253755A JP 62087170 A JP62087170 A JP 62087170A JP 8717087 A JP8717087 A JP 8717087A JP S63253755 A JPS63253755 A JP S63253755A
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- memory
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- 238000000034 method Methods 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 58
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタルパターン化されたトーキ内容を一
記憶したメモリより、トーキ内容を読出す方法に関する
ものである。
記憶したメモリより、トーキ内容を読出す方法に関する
ものである。
（従来の技術）
従来よりディジタル交換システムでは、通知用や案内用
のトーキをディジタルパターン化し、これをメモリに記
憶し、カウンタの計数値を読出しアドレスとして該メモ
リの内容を読出し、さらにこれをディジタルスイッチン
グネットワークを通じて分配し、ディジタル・アナログ
変換して音声に変え、送出するようになしていた。
のトーキをディジタルパターン化し、これをメモリに記
憶し、カウンタの計数値を読出しアドレスとして該メモ
リの内容を読出し、さらにこれをディジタルスイッチン
グネットワークを通じて分配し、ディジタル・アナログ
変換して音声に変え、送出するようになしていた。
第２図は従来のトーキ読出し制御法を適用したトーキ回
路の一例を示すもので、図中、１はカウンタ、２はメモ
リ、３は比較回路、５ＷＯ−８Ｗ３はスイッチ、Ｒは抵
抗、ＶＣＣは＋５［ｖ］の直流電源である。
路の一例を示すもので、図中、１はカウンタ、２はメモ
リ、３は比較回路、５ＷＯ−８Ｗ３はスイッチ、Ｒは抵
抗、ＶＣＣは＋５［ｖ］の直流電源である。
カウンタ１は周知の４ビツトカウンタであり、また、メ
モリ２は周知の８（又は９）ビット１６ワードのランダ
ムアクセスメモリである。前記メモリ２には、第３図に
示すようにＯ番地のアドレス（以下、０アドレスと称す
。）から所定の終了アドレスまでに、サンプル周期毎に
ＰＣＭ符号化され８ビツトのディジタルパターン化され
たトー′ キ内容が順次書込まれており、また、前記終
了アドレス以降は空きとなっている。
モリ２は周知の８（又は９）ビット１６ワードのランダ
ムアクセスメモリである。前記メモリ２には、第３図に
示すようにＯ番地のアドレス（以下、０アドレスと称す
。）から所定の終了アドレスまでに、サンプル周期毎に
ＰＣＭ符号化され８ビツトのディジタルパターン化され
たトー′ キ内容が順次書込まれており、また、前記終
了アドレス以降は空きとなっている。
スイッチＳＷＯ〜ＳＷ３はメモリ２にデータ数、即ちア
ナウンス時間の異なる種々のトーキ内容を記憶するため
、該メモリ２の前記終了アドレス、即ちカウンタ１の終
了値を任意の値に設定するもので、通常、周知のディッ
プ（Ｄ Ｉ Ｐ）スイッチ等が用いられ、その一方の端
子はそれぞれ抵抗Ｒを介して直流電源Ｖｃｃに接続され
るとともに比較回路３に接続され、また、他方の端子は
共通に接地されている。各スイッチＳＷＯ〜ＳＷ３は、
オフの時に＋５［ｖ］の電圧、即ち符号“１”を、また
、オンの時に接地電位、即ち符号“Ｏ″を比較回路３に
それぞれ送出する如くなっている（なお、アナウンス時
間が固定されている場合は、カウンタ１の終了値を電源
又はグラウンドに接続された固定的な配線によって与え
ることができ、スイッチＳＷＯ〜ＳＷ３が必要ないこと
はいうまでもない。）。
ナウンス時間の異なる種々のトーキ内容を記憶するため
、該メモリ２の前記終了アドレス、即ちカウンタ１の終
了値を任意の値に設定するもので、通常、周知のディッ
プ（Ｄ Ｉ Ｐ）スイッチ等が用いられ、その一方の端
子はそれぞれ抵抗Ｒを介して直流電源Ｖｃｃに接続され
るとともに比較回路３に接続され、また、他方の端子は
共通に接地されている。各スイッチＳＷＯ〜ＳＷ３は、
オフの時に＋５［ｖ］の電圧、即ち符号“１”を、また
、オンの時に接地電位、即ち符号“Ｏ″を比較回路３に
それぞれ送出する如くなっている（なお、アナウンス時
間が固定されている場合は、カウンタ１の終了値を電源
又はグラウンドに接続された固定的な配線によって与え
ることができ、スイッチＳＷＯ〜ＳＷ３が必要ないこと
はいうまでもない。）。
また、比較回路３はカウンタ１の端子ＱＯ〜Ｑ３の出力
値、即ち計数値と前記スイッチＳＷＯ〜ＳＷ３による設
定値とを比較し、一致した時、カウンタ１のリセット端
子Ｒにリセットのための制御信号を出力する。
値、即ち計数値と前記スイッチＳＷＯ〜ＳＷ３による設
定値とを比較し、一致した時、カウンタ１のリセット端
子Ｒにリセットのための制御信号を出力する。
前記構成において、カウンタ１はクロック端子Ｃに入力
されるサンプル周期のクロックＣＫにより歩進し、メモ
リ２は該カウンタ１の計数値をアドレス端子ＡＯ−Ａ３
に受信し、データ端子ｄＯ〜ｄ７より前記ディジタルパ
ターンを順次読出す。このディジタルパターンは図示し
ないディジタル・アナログ変換回路、ＰＣＭ回線等（以
下、回線側と称す。）に送出される。
されるサンプル周期のクロックＣＫにより歩進し、メモ
リ２は該カウンタ１の計数値をアドレス端子ＡＯ−Ａ３
に受信し、データ端子ｄＯ〜ｄ７より前記ディジタルパ
ターンを順次読出す。このディジタルパターンは図示し
ないディジタル・アナログ変換回路、ＰＣＭ回線等（以
下、回線側と称す。）に送出される。
ここで、カウンタ１がメモリ２の終了アドレスに相当す
る値まで歩進すると、その出力値とスイッチＳＷＯ〜Ｓ
Ｗ３による設定値とが一致し、比較回路３より前記制御
信号が出力され、カウンタ１は次のクロックＣＫでリセ
ットされ、オール０から再び歩進を開始し、メモリ２内
のディジタルパターンが繰返し送出されることになる。
る値まで歩進すると、その出力値とスイッチＳＷＯ〜Ｓ
Ｗ３による設定値とが一致し、比較回路３より前記制御
信号が出力され、カウンタ１は次のクロックＣＫでリセ
ットされ、オール０から再び歩進を開始し、メモリ２内
のディジタルパターンが繰返し送出されることになる。
なお、メモリ２として、アナウンス時間の異なる種々の
トーキ内容を含むリードオンリメモリを交換して用いる
場合も、前記同様な構成で読出し制御を行なうことが可
能である。
トーキ内容を含むリードオンリメモリを交換して用いる
場合も、前記同様な構成で読出し制御を行なうことが可
能である。
第４図は前述したメモリ２にディジタルパターンを書込
む回路の一例を示すもので、図中、第２図と同一構成部
分は同一符号をもって表わす。
む回路の一例を示すもので、図中、第２図と同一構成部
分は同一符号をもって表わす。
即ち、１はカウンタ、２はメモリ、４はアナログ・ディ
ジタル（Ａ／Ｄ）変換回路である。
ジタル（Ａ／Ｄ）変換回路である。
前記Ａ／Ｄ変換回路４は、図示しないマイクロホンやテ
ープレコーダ等より入力され、図示しない増幅器により
所定のレベルまで増幅され、さらに図示しない帯域フィ
ルタにより所定の帯域以外の信号がカットされたアナロ
グ音声からなるトーキ内容を端子ＩＮに受信し、サンプ
ル周期毎にＰＣＭ符号化し８ビツトのディジタルパター
ンに変換し、端子ＤＱＯ−ＤＱ７よりメモリ２のデータ
端子ｄＯ−ｄ７に送出する。
ープレコーダ等より入力され、図示しない増幅器により
所定のレベルまで増幅され、さらに図示しない帯域フィ
ルタにより所定の帯域以外の信号がカットされたアナロ
グ音声からなるトーキ内容を端子ＩＮに受信し、サンプ
ル周期毎にＰＣＭ符号化し８ビツトのディジタルパター
ンに変換し、端子ＤＱＯ−ＤＱ７よりメモリ２のデータ
端子ｄＯ−ｄ７に送出する。
この際、メモリ２のアドレス端子ＡＯ〜Ａ３には前記サ
ンプル周期のクロックＣＫを計数するカウンタ１の計数
値が入力され、また、リード／ライト端子Ｒ／Ｗには図
示しない制御回路より前記クロックＣＫに同期した書込
みパルスＷＰが入力されており、端子ｄＯ〜ｄ７に入力
されたディジタルパターンがＯアドレスより順次記憶さ
れる。
ンプル周期のクロックＣＫを計数するカウンタ１の計数
値が入力され、また、リード／ライト端子Ｒ／Ｗには図
示しない制御回路より前記クロックＣＫに同期した書込
みパルスＷＰが入力されており、端子ｄＯ〜ｄ７に入力
されたディジタルパターンがＯアドレスより順次記憶さ
れる。
なお、メモリ２の終了アドレスは前記アナログ音声から
なるトーキ内容の時間と前記サンプル周期とによって決
まり、該トーキ内容の時間をサンプル周期で割った値に
相当する。
なるトーキ内容の時間と前記サンプル周期とによって決
まり、該トーキ内容の時間をサンプル周期で割った値に
相当する。
（発明が解決しようとする問題点）
このように従来はトーキ内容のアナウンス時間の相違に
対応するためのカウンタ１の終了値、即ち初期設定に関
する制御情報をスイッチＳＷＯ〜ＳＷ３によって手作業
で設定していたため、部品点数の増加によるコストアッ
プや信頼性の低下、特にディップスイッチ等の接触部品
が用いられることによる信頼性の低下が生じ、また、該
スイッチ設定のために工程数が増加したり、誤って設定
する恐れがある等の問題点があった。
対応するためのカウンタ１の終了値、即ち初期設定に関
する制御情報をスイッチＳＷＯ〜ＳＷ３によって手作業
で設定していたため、部品点数の増加によるコストアッ
プや信頼性の低下、特にディップスイッチ等の接触部品
が用いられることによる信頼性の低下が生じ、また、該
スイッチ設定のために工程数が増加したり、誤って設定
する恐れがある等の問題点があった。
本発明は前記問題点を除去し、信頼性及び経済性に優れ
たトーキ回路の実現を可能とする読出し制御法を提供す
ることを目的とする。
たトーキ回路の実現を可能とする読出し制御法を提供す
ることを目的とする。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、ディジタルパタ
ーン化されたトーキ内容を記憶したメモリに、所定のク
ロックを計数するカウンタの計数値を読出しアドレスと
して出力することにより、前記トーキ内容を読出すトー
キ読出し制御法において、メモリの０アドレスから所定
の終了アドレスの一つ前のアドレスまでに最大レベルに
相当するディジタルパターン以外のパターンからなるト
ーキ内容を記憶し、メモリの前記終了アドレスに最大レ
ベルに相当するディジタルパターンを記憶し、カウンタ
が前記終了アドレスを出力した時、メモリより読出され
る前記最大レベルに相当するディジタルパターンの代り
に無通話パターンを送出し、カウンタをリセットするよ
うになした。
ーン化されたトーキ内容を記憶したメモリに、所定のク
ロックを計数するカウンタの計数値を読出しアドレスと
して出力することにより、前記トーキ内容を読出すトー
キ読出し制御法において、メモリの０アドレスから所定
の終了アドレスの一つ前のアドレスまでに最大レベルに
相当するディジタルパターン以外のパターンからなるト
ーキ内容を記憶し、メモリの前記終了アドレスに最大レ
ベルに相当するディジタルパターンを記憶し、カウンタ
が前記終了アドレスを出力した時、メモリより読出され
る前記最大レベルに相当するディジタルパターンの代り
に無通話パターンを送出し、カウンタをリセットするよ
うになした。
（作 用）
本発明によれば、カウンタの歩道が所定の終了アドレス
に対応する値に達すると、メモリより最大レベルに相当
するディジタルパターンが読出され、これにより無通話
パターンが送出されるとともに該カウンタがリセットさ
れ、再び歩道が開始され、メモリ内のディジタルパター
ンが繰返し送出される。
に対応する値に達すると、メモリより最大レベルに相当
するディジタルパターンが読出され、これにより無通話
パターンが送出されるとともに該カウンタがリセットさ
れ、再び歩道が開始され、メモリ内のディジタルパター
ンが繰返し送出される。
（実施例）
第１図は本発明のトーキ読出し制御法を適用したトーキ
回路の一実施例を示すもので、図中、５はカウンタ、６
はメモリ、７はオール１０°検出回路、８は選択回路で
ある。
回路の一実施例を示すもので、図中、５はカウンタ、６
はメモリ、７はオール１０°検出回路、８は選択回路で
ある。
カウンタ５は周知の４ビツトカウンタであり、また、メ
モリ６は周知の８（又は９）ビット１６ワードのランダ
ムアクセスメモリである。前記メモリ６には、第５図に
示すように０アドレスから所定の終了アドレスの一つ前
のアドレスまでに、サンプル周期毎にＰＣＭ符号化され
８ビツトのディジタルパターン化されたトーキ内容が順
次書込まれでおり、また、前記終了アドレスに最大レベ
ルに相当するディジタルパターン、例えばμ−１ａｗ則
におけるオール“０”のディジタルパターン（“００
′″）が、前記トーキ内容が終了したことを示す制御情
報として記憶され、さらにまた、前記終了アドレス以降
は空きとなっている。なお、前記トーキ内容はオール“
０”のディジタルパターンを除いたディジタルパターン
から構成されている。
モリ６は周知の８（又は９）ビット１６ワードのランダ
ムアクセスメモリである。前記メモリ６には、第５図に
示すように０アドレスから所定の終了アドレスの一つ前
のアドレスまでに、サンプル周期毎にＰＣＭ符号化され
８ビツトのディジタルパターン化されたトーキ内容が順
次書込まれでおり、また、前記終了アドレスに最大レベ
ルに相当するディジタルパターン、例えばμ−１ａｗ則
におけるオール“０”のディジタルパターン（“００
′″）が、前記トーキ内容が終了したことを示す制御情
報として記憶され、さらにまた、前記終了アドレス以降
は空きとなっている。なお、前記トーキ内容はオール“
０”のディジタルパターンを除いたディジタルパターン
から構成されている。
オール“Ｏ”検出回路７はメモリ６のデータ端子ｄＯ〜
ｄ７の出力値を検出し、その値がオール“０”となった
時、カウンタ５のリセット端子Ｒ及び選択回路８に制御
信号を出力する如くなりている。
ｄ７の出力値を検出し、その値がオール“０”となった
時、カウンタ５のリセット端子Ｒ及び選択回路８に制御
信号を出力する如くなりている。
選択回路８はメモリ６の出力データ及び図示しない信号
発生回路から“Ｏｏ及び“１”の固定的なパターンとし
て供給される無通話パターンを入力とし、通常はメモリ
６の出力データを出力し、オール“０”検出回路７より
制御信号を受信した時、即ちメモリ６が正規のトーキ内
容と異なるオール″０２のディジタルパターンを出力し
た時のみ、無通話パターンを出力する如くなっている。
発生回路から“Ｏｏ及び“１”の固定的なパターンとし
て供給される無通話パターンを入力とし、通常はメモリ
６の出力データを出力し、オール“０”検出回路７より
制御信号を受信した時、即ちメモリ６が正規のトーキ内
容と異なるオール″０２のディジタルパターンを出力し
た時のみ、無通話パターンを出力する如くなっている。
前記構成において、カウンタ５はクロック端子Ｃに入力
されるサンプル周期のクロックＣＫにより歩進し、メモ
リ６は該カウンタ５の端子ＱＯ〜Ｑ３の出力値、即ち計
数値をアドレス端子ＡＯ〜Ａ３に受信し、データ端子ｄ
Ｏ〜ｄ７より前記ディジタルパターンを順次読出す。こ
のディジタルパターンは選択回路８を介して回線側に送
出される。
されるサンプル周期のクロックＣＫにより歩進し、メモ
リ６は該カウンタ５の端子ＱＯ〜Ｑ３の出力値、即ち計
数値をアドレス端子ＡＯ〜Ａ３に受信し、データ端子ｄ
Ｏ〜ｄ７より前記ディジタルパターンを順次読出す。こ
のディジタルパターンは選択回路８を介して回線側に送
出される。
ここで、カウンタ５がメモリ６の終了アドレスに相当す
る値まで歩進すると、メモリ６の端子ｄＯ〜ｄ７よりオ
ール′″０１のディジタルパターンが出力され、これが
オール“Ｏ”検出回路７で検出され、制御信号が出力さ
れ、これによって選択回路８が切替えられ、回線側には
無通話パターンが出力される。
る値まで歩進すると、メモリ６の端子ｄＯ〜ｄ７よりオ
ール′″０１のディジタルパターンが出力され、これが
オール“Ｏ”検出回路７で検出され、制御信号が出力さ
れ、これによって選択回路８が切替えられ、回線側には
無通話パターンが出力される。
また、この時、前記制御信号はカウンタ５のリセット端
子Ｒにも送出され、該カウンタ５はその次のクロックＣ
Ｋに゛よってリセットされ、オール０から再び歩進を開
始し、メモリ６内のディジタルパターンが繰返し送出さ
れることになる。
子Ｒにも送出され、該カウンタ５はその次のクロックＣ
Ｋに゛よってリセットされ、オール０から再び歩進を開
始し、メモリ６内のディジタルパターンが繰返し送出さ
れることになる。
なお、メモリ６として、アナウンス時間の異なる種々の
トーキ内容を含むリードオンリメモリを交換して用いる
場合も、前記同様な構成で読出し制御を行なうことが可
能である。
トーキ内容を含むリードオンリメモリを交換して用いる
場合も、前記同様な構成で読出し制御を行なうことが可
能である。
第６図は前述したメモリ６にディジタルパターンを書込
む回路の一例を示すもので、図中、第１図と同一構成部
分は同一符号をもって表わす。
む回路の一例を示すもので、図中、第１図と同一構成部
分は同一符号をもって表わす。
即ち、５はカウンタ、６はメモリ、９はレベル抑圧回路
、１０はアナログ・ディジタル（Ａ／Ｄ）変換回路、１
１は選択回路、ＳＷ４はスイッチ、Ｒは抵抗、Ｖｃｃは
＋５ ［ｖ］の直流電源である。
、１０はアナログ・ディジタル（Ａ／Ｄ）変換回路、１
１は選択回路、ＳＷ４はスイッチ、Ｒは抵抗、Ｖｃｃは
＋５ ［ｖ］の直流電源である。
レベル抑圧回路９は周知のリミッタ回路からなり、従来
例の場合と同様のアナログ音声からなるトーキ内容を、
次のＡ／Ｄ変換回路１０においてディジタル化する際に
最大レベルに相当するディジタルパターン、ここではオ
ール“０°のディジタルパターンを生じないレベルに抑
圧する。
例の場合と同様のアナログ音声からなるトーキ内容を、
次のＡ／Ｄ変換回路１０においてディジタル化する際に
最大レベルに相当するディジタルパターン、ここではオ
ール“０°のディジタルパターンを生じないレベルに抑
圧する。
Ａ／Ｄ変換回路１０は前記レベル抑圧回路９で抑圧され
たトーキ内容を端子ＩＮに受信し、サンプル周期毎にＰ
ＣＭ符号化し８ビツトのディジタルパターンに変換し、
端子ＤＱＯ〜ＤＱ？より選択回路１１に送出する。
たトーキ内容を端子ＩＮに受信し、サンプル周期毎にＰ
ＣＭ符号化し８ビツトのディジタルパターンに変換し、
端子ＤＱＯ〜ＤＱ？より選択回路１１に送出する。
選択回路１１はＡ／Ｄ変換回路１０の出力データ及び図
示しない信号発生器から出力されるオール″０′のディ
ジタルパターンを入力とし、スイッチＳＷ４がオフであ
り、直流電源ＶｃＣより抵抗Ｒを介して＋５ ＣＶ］の
電圧、即ち符号“１”の信号を受信した時はＡ／Ｄ変換
回路１０の出力データをメモリ６のデータ端子ｄＯ〜ｄ
７に送出し、スイッチＳＷ４がオンであり、接地電位、
即ち符号“０”の信号を受信した時は、オール“０”の
ディジタルパターンを送出する如くなっている。
示しない信号発生器から出力されるオール″０′のディ
ジタルパターンを入力とし、スイッチＳＷ４がオフであ
り、直流電源ＶｃＣより抵抗Ｒを介して＋５ ＣＶ］の
電圧、即ち符号“１”の信号を受信した時はＡ／Ｄ変換
回路１０の出力データをメモリ６のデータ端子ｄＯ〜ｄ
７に送出し、スイッチＳＷ４がオンであり、接地電位、
即ち符号“０”の信号を受信した時は、オール“０”の
ディジタルパターンを送出する如くなっている。
このような構成において、当初、スイッチＳＷ４はオフ
とされ、また、メモリ６のアドレス端子ＡＯ−Ａ３には
前記サンプル周期のクロックＣＫを計数するカウンタ５
の計数値が入力され、また、リード／ライト端子Ｒ／Ｗ
には図示しない制御回路より前記クロックＣＫに同期し
た書込みパルスＷＰが入力されており、Ａ／Ｄ変換回路
１０より選択回路１１を介してデータ端子ｄＯ〜ｄ７に
入力されたディジタルパターンがＯアドレスより順次記
憶される。
とされ、また、メモリ６のアドレス端子ＡＯ−Ａ３には
前記サンプル周期のクロックＣＫを計数するカウンタ５
の計数値が入力され、また、リード／ライト端子Ｒ／Ｗ
には図示しない制御回路より前記クロックＣＫに同期し
た書込みパルスＷＰが入力されており、Ａ／Ｄ変換回路
１０より選択回路１１を介してデータ端子ｄＯ〜ｄ７に
入力されたディジタルパターンがＯアドレスより順次記
憶される。
その後、トーキ内容が終了した時点でスイッチＳＷ４を
オンすることにより、選択回路１０を介してオール“θ
′のディジタルパターンがメモリ６のデータ端子ｄＯ〜
ｄ７に入力され、記憶される。また、この時のアドレス
が前記終了アドレスとなる。
オンすることにより、選択回路１０を介してオール“θ
′のディジタルパターンがメモリ６のデータ端子ｄＯ〜
ｄ７に入力され、記憶される。また、この時のアドレス
が前記終了アドレスとなる。
また、前記Ａ／Ｄ変換回路１０と選択回路１１との間に
、Ａ／Ｄ変換回路１０の出力データがオール“Ｏ”のデ
ィジタルパターンでないかどうかを判定し、オール“０
＃のディジタルパターンである場合はそれより１つ低い
レベルに相当するディジタルパターンに変換する回路を
置くことにより、さらに動作を確実となし得る。
、Ａ／Ｄ変換回路１０の出力データがオール“Ｏ”のデ
ィジタルパターンでないかどうかを判定し、オール“０
＃のディジタルパターンである場合はそれより１つ低い
レベルに相当するディジタルパターンに変換する回路を
置くことにより、さらに動作を確実となし得る。
なお、これまで説明したトーキ内容を示すディジタルパ
ターンのビット数やワード数は単なる一例であり、これ
に限定されないことはいうまでもない。
ターンのビット数やワード数は単なる一例であり、これ
に限定されないことはいうまでもない。
（発明の効果）
以上説明したように本発明によれば、トーキ内容を最大
レベルに相当するディジタルパターン以外のパターンで
構成し、最大レベルに相当するディジタルパターンをメ
モリの終了アドレスに記憶させ、これが読出された時に
無通話パターンを送出するとともにカウンタをリセット
するようになしたため、従来のものに比べて部品点数を
減らすことができ、コストダウンを図ることができると
ともに信頼性を向上でき、特に接触部品であるディップ
スイッチ等が不要となることにより著しく信頼性を増す
ことができ、また、前記スイッチの設定に伴う工程や設
定ミスを排除でき、信頼性及び経済性に優れたトーキ回
路を実現できる。
レベルに相当するディジタルパターン以外のパターンで
構成し、最大レベルに相当するディジタルパターンをメ
モリの終了アドレスに記憶させ、これが読出された時に
無通話パターンを送出するとともにカウンタをリセット
するようになしたため、従来のものに比べて部品点数を
減らすことができ、コストダウンを図ることができると
ともに信頼性を向上でき、特に接触部品であるディップ
スイッチ等が不要となることにより著しく信頼性を増す
ことができ、また、前記スイッチの設定に伴う工程や設
定ミスを排除でき、信頼性及び経済性に優れたトーキ回
路を実現できる。
第１図は本発明のトーキ読出し制御法を適用したトーキ
回路の一実施例を示す構成図、第２図は従来のトーキ読
出し制御法を適用したトーキ回路の一例を示す構成図、
第３図は第２図のメモリの割付けを示す説明図、第４図
は第２図のメモリにデータを書込む回路の一例を示す構
成図、第５図は第１図のメモリの割付けを示す説明図、
第６図は第１図のメモリにデータを書込む回路の一例を
示す構成図である。 ５・・・カウンタ、６・・・メモリ、７・・・オール“
０”検出回路、８・・・選択回路。 特許出願人 沖電気工業株式会社 日゛本電信電話株式会社 富士通株式会社
回路の一実施例を示す構成図、第２図は従来のトーキ読
出し制御法を適用したトーキ回路の一例を示す構成図、
第３図は第２図のメモリの割付けを示す説明図、第４図
は第２図のメモリにデータを書込む回路の一例を示す構
成図、第５図は第１図のメモリの割付けを示す説明図、
第６図は第１図のメモリにデータを書込む回路の一例を
示す構成図である。 ５・・・カウンタ、６・・・メモリ、７・・・オール“
０”検出回路、８・・・選択回路。 特許出願人 沖電気工業株式会社 日゛本電信電話株式会社 富士通株式会社
Claims (1)
- 【特許請求の範囲】 ディジタルパターン化されたトーキ内容を記憶したメモ
リに、所定のクロックを計数するカウンタの計数値を読
出しアドレスとして出力することにより、前記トーキ内
容を読出すトーキ読出し制御法において、 メモリの０アドレスから所定の終了アドレスの一つ前の
アドレスまでに最大レベルに相当するディジタルパター
ン以外のパターンからなるトーキ内容を記憶し、 メモリの前記終了アドレスに最大レベルに相当するディ
ジタルパターンを記憶し、 カウンタが前記終了アドレスを出力した時、メモリより
読出される前記最大レベルに相当するディジタルパター
ンの代りに無通話パターンを送出し、カウンタをリセッ
トするようになしたことを特徴とするトーキ読出し制御
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087170A JPH0666836B2 (ja) | 1987-04-10 | 1987-04-10 | ト−キ読出し制御法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087170A JPH0666836B2 (ja) | 1987-04-10 | 1987-04-10 | ト−キ読出し制御法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253755A true JPS63253755A (ja) | 1988-10-20 |
| JPH0666836B2 JPH0666836B2 (ja) | 1994-08-24 |
Family
ID=13907515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087170A Expired - Fee Related JPH0666836B2 (ja) | 1987-04-10 | 1987-04-10 | ト−キ読出し制御法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666836B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991011811A1 (fr) * | 1990-01-26 | 1991-08-08 | Nintendo Co., Ltd. | Source sonore numerique et cartouche de memoire externe utilisee |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169250A (ja) * | 1984-09-12 | 1986-04-09 | Fujitsu Ltd | デイジタルメツセ−ジ頭出し方式 |
-
1987
- 1987-04-10 JP JP62087170A patent/JPH0666836B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169250A (ja) * | 1984-09-12 | 1986-04-09 | Fujitsu Ltd | デイジタルメツセ−ジ頭出し方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991011811A1 (fr) * | 1990-01-26 | 1991-08-08 | Nintendo Co., Ltd. | Source sonore numerique et cartouche de memoire externe utilisee |
| GB2249889A (en) * | 1990-01-26 | 1992-05-20 | Nintendo Co Ltd | Digital sound source device and external memory cartridge used therefor |
| GB2249889B (en) * | 1990-01-26 | 1993-12-15 | Nintendo Co Ltd | Digital sound source apparatus and external memory cartridge used therefor |
| US5317714A (en) * | 1990-01-26 | 1994-05-31 | Nintendo Co., Ltd. | Digital sound source apparatus and external memory cartridge used therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666836B2 (ja) | 1994-08-24 |
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