JPS63250688A - 表示アダプタ - Google Patents
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- JPS63250688A JPS63250688A JP63008607A JP860788A JPS63250688A JP S63250688 A JPS63250688 A JP S63250688A JP 63008607 A JP63008607 A JP 63008607A JP 860788 A JP860788 A JP 860788A JP S63250688 A JPS63250688 A JP S63250688A
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、ワークステーションのシステム・バスを、走
査される表示画面をもつ表示手段に接続する表示アダプ
タ、およびこうしたアダプタを含むワークステーション
に関する。
査される表示画面をもつ表示手段に接続する表示アダプ
タ、およびこうしたアダプタを含むワークステーション
に関する。
B、従来技術
用語「ワークステーション」は計算機器に適用される一
般的な用語で、パーソナル・コンピュータなどの独立型
ユニットと、端末装置や、端末エミュレータを備えたパ
ーソナル・コンピュータなどホスト接続モードで使用さ
れるユニットの両方を含む。
般的な用語で、パーソナル・コンピュータなどの独立型
ユニットと、端末装置や、端末エミュレータを備えたパ
ーソナル・コンピュータなどホスト接続モードで使用さ
れるユニットの両方を含む。
ワークステーションの中心は、マイクロプロセッサなど
の中央演算処理装置である。プロセッサは、ユーザ・プ
ログラムの処理を加えて広い範囲の様々な管理タスクの
実行を司る。従来のワークステーションでプロセッサに
よって実行されていた管理タスクの一つは、表示のため
のイメージ・データのフォーマット化である。
の中央演算処理装置である。プロセッサは、ユーザ・プ
ログラムの処理を加えて広い範囲の様々な管理タスクの
実行を司る。従来のワークステーションでプロセッサに
よって実行されていた管理タスクの一つは、表示のため
のイメージ・データのフォーマット化である。
ワークステーションの表示装置は、普通再生バッファが
必要な陰極線管装置(CRT)などのテスク走査式表示
装置である。高価な解決策に顆らずに表示装置を十分な
高速で走査するために、表示用のイメージ・データは通
常表示装置の走査サイクルに従って表示バッファに記憶
される。表示される画素のデータは、表示バッファに線
形方式で記憶される。多くの従来技術のシステムでは、
表示バッファは実際にはワークステーションのランダム
・アクセス・メモリ即ちRAMの一部である。
必要な陰極線管装置(CRT)などのテスク走査式表示
装置である。高価な解決策に顆らずに表示装置を十分な
高速で走査するために、表示用のイメージ・データは通
常表示装置の走査サイクルに従って表示バッファに記憶
される。表示される画素のデータは、表示バッファに線
形方式で記憶される。多くの従来技術のシステムでは、
表示バッファは実際にはワークステーションのランダム
・アクセス・メモリ即ちRAMの一部である。
表示バッファに新しいイメージ情報を記憶するには、走
査サイクルに従ってイメージ・データを記憶する必要が
あるために、たとえ画面イメージの小さな部分のイメー
ジ・データを記憶する場合でさえ、しばしば複雑な計算
が必要となる。通常、各画素のデータは色、グレイ・レ
ベルなどを定義するいくつかのビットの情報を含むが、
普通表示バッフ1記憶域の各バイトにいくつかの画素が
記憶される(たとえば、各画素が4ビツトで定義される
場合、1バイトにつき2画素が記憶できる)。
査サイクルに従ってイメージ・データを記憶する必要が
あるために、たとえ画面イメージの小さな部分のイメー
ジ・データを記憶する場合でさえ、しばしば複雑な計算
が必要となる。通常、各画素のデータは色、グレイ・レ
ベルなどを定義するいくつかのビットの情報を含むが、
普通表示バッフ1記憶域の各バイトにいくつかの画素が
記憶される(たとえば、各画素が4ビツトで定義される
場合、1バイトにつき2画素が記憶できる)。
一部のプロセッサ、たとえば、インテル社製の8028
6プロセツサには、対応する一連の個別命令よりも著し
く迅速にブロックを移動させるブロック移動命令が設け
られている。しかし、このブロック移動命令は、ブロッ
ク内のデータの1順序をプロセッサで変更しなければな
らない場合は使用できず、したがって感知される表示の
順序で配列されたイメージ・データのブロックを表示バ
ッファに移動させるのに使用できない。
6プロセツサには、対応する一連の個別命令よりも著し
く迅速にブロックを移動させるブロック移動命令が設け
られている。しかし、このブロック移動命令は、ブロッ
ク内のデータの1順序をプロセッサで変更しなければな
らない場合は使用できず、したがって感知される表示の
順序で配列されたイメージ・データのブロックを表示バ
ッファに移動させるのに使用できない。
プログラマブルなサイズ、色および配色の長方形を描く
ハードウェア機能を備えたワークステージジンは周知で
ある。一般に、それによって得られる長方形の色は、1
対の決まった色の値の中から選択を行なうパターン・レ
ジスタと、選択された色をどのように配色すれば既存の
ピクチャーになるかを決定する論理機能によって決定さ
れる。
ハードウェア機能を備えたワークステージジンは周知で
ある。一般に、それによって得られる長方形の色は、1
対の決まった色の値の中から選択を行なうパターン・レ
ジスタと、選択された色をどのように配色すれば既存の
ピクチャーになるかを決定する論理機能によって決定さ
れる。
しかし、これらの従来技術のワークステーションでは、
イメージを表わし、その各画素を定義するデータ項目の
、イメージを行毎にかつ各行中で画素毎に定義するよう
に配列されたストリームを受け取る手段も、イメージが
表示画面上に正確に表示されるように表示バッファ内に
データ項目を記憶する手段も備えていない。
イメージを表わし、その各画素を定義するデータ項目の
、イメージを行毎にかつ各行中で画素毎に定義するよう
に配列されたストリームを受け取る手段も、イメージが
表示画面上に正確に表示されるように表示バッファ内に
データ項目を記憶する手段も備えていない。
C0発明が解決しようとする問題点
こうした場合、特定の画素のデータにアクセスするには
1バイトの一部分にアドレスする必要力ある。さらに、
人の目に感じられるちらつきを減らすために、通常、−
行置きのインターリーブ式走査を用い、表示を再生する
。この方式には、目に見える表示の隣接する行に関する
データが表示バッファ内で隣接して記憶されないという
問題がある。上記の状況の結果、プロセッサは表示を作
成する際に大きな処理上の負担があった。
1バイトの一部分にアドレスする必要力ある。さらに、
人の目に感じられるちらつきを減らすために、通常、−
行置きのインターリーブ式走査を用い、表示を再生する
。この方式には、目に見える表示の隣接する行に関する
データが表示バッファ内で隣接して記憶されないという
問題がある。上記の状況の結果、プロセッサは表示を作
成する際に大きな処理上の負担があった。
D1問題点を解決するための手段
従来技術の欠点は、ワークステーションのシステム・バ
スを、走査される表示画面をもつ表示手段に接続する、
本発明にもとづく表示アダプタを設けることによって克
服できる。この表示アダプタは次のものを含んでいる。
スを、走査される表示画面をもつ表示手段に接続する、
本発明にもとづく表示アダプタを設けることによって克
服できる。この表示アダプタは次のものを含んでいる。
イメージを表示する画面上の領域を指定する位置決めデ
ータを受け取る入力手段であって、イメージを表わし、
その各画素を定義するデータ項目のストリームであって
、イメージを行毎に、また各行中で画素毎に定義するよ
うに配列されたストリーム(第2C図の42が対応する
)を受け取る入力手段(48,50,46,54)、 表示画面上に表示される画素を定義するデータを、表示
走査の順に記憶する表示バッファ(38)、および イメージの個々の画素のデータが表示バッファに前記の
表示走査の順に記憶され、がつイメージが表示画面上に
正確に表示されるように、アドレスされる表示バッファ
内の、受け取ったストリーム内の個々のデータ項目に対
する個々の記憶位置を、位置決めデータがら計算するア
ドレス論理装置(44,49,51,58)。
ータを受け取る入力手段であって、イメージを表わし、
その各画素を定義するデータ項目のストリームであって
、イメージを行毎に、また各行中で画素毎に定義するよ
うに配列されたストリーム(第2C図の42が対応する
)を受け取る入力手段(48,50,46,54)、 表示画面上に表示される画素を定義するデータを、表示
走査の順に記憶する表示バッファ(38)、および イメージの個々の画素のデータが表示バッファに前記の
表示走査の順に記憶され、がつイメージが表示画面上に
正確に表示されるように、アドレスされる表示バッファ
内の、受け取ったストリーム内の個々のデータ項目に対
する個々の記憶位置を、位置決めデータがら計算するア
ドレス論理装置(44,49,51,58)。
E6実施例
本発明にもとづく表示アダプタの特定の実施例では、入
力手段は、初期画面位置情報を受け取るようにプロセッ
サ・バスに接続できるレジスタ手段、プロセッサ・バス
に接続でき、初期画面位置情報上とあいまってイメージ
を表示する画面上の領域を定義する位置決めデータを形
成する、大きさおよび方向情報を受け取る制御記憶装置
、およびシステム・バスに接続でき、その領域内に表示
されるイメージを表わすデータ項目のストリームを受け
取るゲート手段から成る。この実施例のアドレス論理装
置は、レジスタ手段に接続され、その中に含まれる初期
画面位置情報を受け取るカウンタ手段、カウンタ手段に
接続され、その中に含まれる情報の瞬間値を受け取りそ
れから表示バッファ・アドレス信号を生成する演算論理
装置、および制御論理装置を含む。制御論理装置は、制
御記憶装置に接続され、その中に記憶されたサイズおよ
び方向データに応じて、カウンタ手段をレジスタ手段か
らロードさせ、または連続する各データ項目の画面位置
を識別するようにカウンタ手段の内容を調節させ、演算
論理装置に、カウンタ手段に含まれる瞬間値に対して適
切な算術演算を実行させて、受信ストリーム内の連続す
るデータ項目の表示バッファ・アドレスを生成し、また
そのイメージが前記の領域内の画面上に表示されるよう
に生成された表示バッファ・アドレスを用いて、イメー
ジの個々の画素のデータを表示バッファの適切な位置に
記憶させる。
力手段は、初期画面位置情報を受け取るようにプロセッ
サ・バスに接続できるレジスタ手段、プロセッサ・バス
に接続でき、初期画面位置情報上とあいまってイメージ
を表示する画面上の領域を定義する位置決めデータを形
成する、大きさおよび方向情報を受け取る制御記憶装置
、およびシステム・バスに接続でき、その領域内に表示
されるイメージを表わすデータ項目のストリームを受け
取るゲート手段から成る。この実施例のアドレス論理装
置は、レジスタ手段に接続され、その中に含まれる初期
画面位置情報を受け取るカウンタ手段、カウンタ手段に
接続され、その中に含まれる情報の瞬間値を受け取りそ
れから表示バッファ・アドレス信号を生成する演算論理
装置、および制御論理装置を含む。制御論理装置は、制
御記憶装置に接続され、その中に記憶されたサイズおよ
び方向データに応じて、カウンタ手段をレジスタ手段か
らロードさせ、または連続する各データ項目の画面位置
を識別するようにカウンタ手段の内容を調節させ、演算
論理装置に、カウンタ手段に含まれる瞬間値に対して適
切な算術演算を実行させて、受信ストリーム内の連続す
るデータ項目の表示バッファ・アドレスを生成し、また
そのイメージが前記の領域内の画面上に表示されるよう
に生成された表示バッファ・アドレスを用いて、イメー
ジの個々の画素のデータを表示バッファの適切な位置に
記憶させる。
本発明にもとづく表示アダプタを備えたワークステーシ
ョンでは、ブロック移動命令が使用できる。イメージ・
データのストリームは、プロセッサ・ブロック移動操作
によってワークステーションRAMから表示アダプタに
送ることができる。
ョンでは、ブロック移動命令が使用できる。イメージ・
データのストリームは、プロセッサ・ブロック移動操作
によってワークステーションRAMから表示アダプタに
送ることができる。
これは情報のブロックを直接アクセス記憶装置(DAS
D)などの入出力装置に転送するのと同じ方式である。
D)などの入出力装置に転送するのと同じ方式である。
表示アダプタはイメージのストリームを到着後直ちに処
理することができ、また表示アダプタがさらにストリー
ムの一時記憶用のイメージ・バッファを備えている場合
には、ストリームの処理を後で行なうこともできる。
理することができ、また表示アダプタがさらにストリー
ムの一時記憶用のイメージ・バッファを備えている場合
には、ストリームの処理を後で行なうこともできる。
本発明にもとづく表示アダプタを備えたワークステーシ
ョンを設ければ、性能が向上する。第一に、そうすると
表示されるイメージがより迅速に更新できる。これは、
主としてワークステーションのプロセッサがもはや表示
バッフドアドレスを計算する必要がないということの結
果である。
ョンを設ければ、性能が向上する。第一に、そうすると
表示されるイメージがより迅速に更新できる。これは、
主としてワークステーションのプロセッサがもはや表示
バッフドアドレスを計算する必要がないということの結
果である。
単一アドレスまたは一連のアドレスへの迅速なブロック
移動操作が可能なプロセッサでは、こうしたブロック移
動が利用できるので、更新の速度が一層向上する。表示
バッファが個々の表示バッフ1位置へのアドレッシング
を司どるおかげでプロセッサ・アドレス空間内に表示バ
ッフ1を含める必要がなく、シたがってプロセッサのア
ドレス空間が他の用途のために取っておかれるので、性
能も改善される。
移動操作が可能なプロセッサでは、こうしたブロック移
動が利用できるので、更新の速度が一層向上する。表示
バッファが個々の表示バッフ1位置へのアドレッシング
を司どるおかげでプロセッサ・アドレス空間内に表示バ
ッフ1を含める必要がなく、シたがってプロセッサのア
ドレス空間が他の用途のために取っておかれるので、性
能も改善される。
第1図は、システム・バス12を介して接続された異な
るいくつかのシステム・ユニットから構成されるワーク
ステーションの概略図である。システム・バスは、デー
タ・バス14、アドレス・バス16および制御バス18
からなる。システム・バスには、マイクロプロセッサ1
0、ランダム・アクセス・メモリ20、キーボード・ア
ダプタ28、表示アダプタ32、入出力アダプタ22お
よび通信アダプタ26が接続されている。キーボード・
アダプタは、キーボーP30をシステム・バスに接続す
るのに使用される。表示アダプタは、システム・バスを
表示装置34に接続し、また線37を介して外部のイメ
ージ・データ供給源(図示せず)をワークステーション
に接続する。入出力アダプタは同様に他の入出力装置2
4(たとえば、DASD)とシステム・バス間を接続し
、通信アダプタはワークステーションをホスト・プロセ
ッサなどの外部プロセッサ(図示せず)に接続して、そ
れと通信可能にする。
るいくつかのシステム・ユニットから構成されるワーク
ステーションの概略図である。システム・バスは、デー
タ・バス14、アドレス・バス16および制御バス18
からなる。システム・バスには、マイクロプロセッサ1
0、ランダム・アクセス・メモリ20、キーボード・ア
ダプタ28、表示アダプタ32、入出力アダプタ22お
よび通信アダプタ26が接続されている。キーボード・
アダプタは、キーボーP30をシステム・バスに接続す
るのに使用される。表示アダプタは、システム・バスを
表示装置34に接続し、また線37を介して外部のイメ
ージ・データ供給源(図示せず)をワークステーション
に接続する。入出力アダプタは同様に他の入出力装置2
4(たとえば、DASD)とシステム・バス間を接続し
、通信アダプタはワークステーションをホスト・プロセ
ッサなどの外部プロセッサ(図示せず)に接続して、そ
れと通信可能にする。
表示アダプタ32′は、ハードワイヤ接続された専用論
理装置として実施し、その速度を利用するのが好ましい
。しかし、本発明は、高速マイクロプロセッサと記憶素
子と適切なコードでこのアダプタを実現する可能性を排
除するものではない。
理装置として実施し、その速度を利用するのが好ましい
。しかし、本発明は、高速マイクロプロセッサと記憶素
子と適切なコードでこのアダプタを実現する可能性を排
除するものではない。
表示アダプタ32はプロセッサによって直接アドレスさ
れない表示バッファ36を含んでいる。
れない表示バッファ36を含んでいる。
しかし、表示装置34は、画面上の個々の画素(38、
第2A図)に対応するデータを取り出すために表示バッ
ファにアクセスできる。データは表示画面の走査と同期
して取り出される。これを容易にするために、表示バッ
ファ36内の情報は、表示再生回路の走査順序に従って
編成されている。
第2A図)に対応するデータを取り出すために表示バッ
ファにアクセスできる。データは表示画面の走査と同期
して取り出される。これを容易にするために、表示バッ
ファ36内の情報は、表示再生回路の走査順序に従って
編成されている。
第2A図は感知される表示画面を示す。画面にはそれぞ
れrXJ個の画素を含むrYJ個の行がある。図のよう
に、画面の行は、画面の上端から下方に向かってOから
Y−1まで番号が付けられている。各行の画素も同様に
左から右にOからX−1まで番号が付けられている。
れrXJ個の画素を含むrYJ個の行がある。図のよう
に、画面の行は、画面の上端から下方に向かってOから
Y−1まで番号が付けられている。各行の画素も同様に
左から右にOからX−1まで番号が付けられている。
第2A図の画面を生成するため、第2B図に表わされた
表示バッファ36にデータが記憶される。
表示バッファ36にデータが記憶される。
図のように、表示バッファ36は単一ユニットから成り
、8ビツトのバイトで編成されている。
、8ビツトのバイトで編成されている。
各画素は画素の強度または色あるいはその両方を定義す
る4ビツト情報によって表わされる。しかし、当然、他
の表示バッファの編成も可能である。
る4ビツト情報によって表わされる。しかし、当然、他
の表示バッファの編成も可能である。
たとえば、バッファを複数の並列ビット平面の形に編成
してもよい。各平面は1画素当り1ビツトで編成され、
ビット平面の組合せが完全なイメージを定義し、画面上
のある位置の完全な画素情報は、各ビット平面内の対応
する位置にある情報の組合せによって定義される。異な
るビット数も選択できる。
してもよい。各平面は1画素当り1ビツトで編成され、
ビット平面の組合せが完全なイメージを定義し、画面上
のある位置の完全な画素情報は、各ビット平面内の対応
する位置にある情報の組合せによって定義される。異な
るビット数も選択できる。
この実施例では当分野でしばしば行なわれるように偶数
番号の行と奇数番号の行を交互に走査するインターリー
ブ走査技術によって、表示画面が再生される。すなわち
、第2A図の表示画面の個々の画素38のイメージ・デ
ータは、第2B図に示すように記憶され、偶数番号の行
に関するデータが再生バッファのベース・アドレス36
1からの第1列に記憶され、奇数番号の行に関するデー
タが、第1列の終りまたはその後のオフセット・アドレ
ス362から始まる第2列に記憶される。
番号の行と奇数番号の行を交互に走査するインターリー
ブ走査技術によって、表示画面が再生される。すなわち
、第2A図の表示画面の個々の画素38のイメージ・デ
ータは、第2B図に示すように記憶され、偶数番号の行
に関するデータが再生バッファのベース・アドレス36
1からの第1列に記憶され、奇数番号の行に関するデー
タが、第1列の終りまたはその後のオフセット・アドレ
ス362から始まる第2列に記憶される。
16個の画素それぞれに関連するデータは通常、ワーク
ステーション中で、表示バッファに記憶されているのと
同じ順序では生成されない。普通、データはデータ項目
のストリングまたは列42として生成される。列42で
、イメージの個々の画素は行毎に、かつ各行中では画素
毎に定義される。
ステーション中で、表示バッファに記憶されているのと
同じ順序では生成されない。普通、データはデータ項目
のストリングまたは列42として生成される。列42で
、イメージの個々の画素は行毎に、かつ各行中では画素
毎に定義される。
第1の4つのデータ項目は第1行(b)の画素に関し、
第2の4つは隣接する第2行(b+1)の4つの画素に
関し、第3の4つは第3行(b+2)の画素に関し、第
4の4つは第4行(b+3)の4つの画素に関する。し
かし、この特定の順序は単なる例にすぎない。データを
列毎に、かつ各列内では画素毎に生成してもよい。さら
に、行または列あるいはその両方の順序を逆転してもよ
い(たとえば、行に関して、図のように上端から下端へ
ではなく、下端から上端へ)。
第2の4つは隣接する第2行(b+1)の4つの画素に
関し、第3の4つは第3行(b+2)の画素に関し、第
4の4つは第4行(b+3)の4つの画素に関する。し
かし、この特定の順序は単なる例にすぎない。データを
列毎に、かつ各列内では画素毎に生成してもよい。さら
に、行または列あるいはその両方の順序を逆転してもよ
い(たとえば、行に関して、図のように上端から下端へ
ではなく、下端から上端へ)。
当然のことながら、個々のデータ項目を記憶する表示バ
ッファ内の位置を決定するには、かなりの毒のアドレス
計算が必要である。たとえば、画面の一部分だけを占め
るイメージ、たとえば、下記の条件が当てはまる領域内
で表示される4x4画素のブロック40からなるイメー
ジを書こうとする場合でさえ、そう言える。
ッファ内の位置を決定するには、かなりの毒のアドレス
計算が必要である。たとえば、画面の一部分だけを占め
るイメージ、たとえば、下記の条件が当てはまる領域内
で表示される4x4画素のブロック40からなるイメー
ジを書こうとする場合でさえ、そう言える。
a:ax5a+3かつb≦y≦b+3
これらの計算は、第3図により詳細に示す表示アダプタ
32によって実行される。このアダプタは、アドレス・
バス16と制御バス18に接続されている制御装置44
を含む。側御装置44には、制御記憶装置46が接続さ
れ、この記憶装置46はワークステーションRAM20
から初期設定データを受け取るようにデータ・バス14
に接続されている。、第1および第2のレジスタ48と
50も、ワークステーションRAM20から初期設定デ
ータを受け取るようにデータ・バス14に接続されてい
る。2人力をもつマルチプレクサ54の第1の入力端5
2にも、ワークステーションRAM20からイメージ・
データを受け取るようにデータ・バスに接続されている
。後で第4図に関して説明するように、マルチプレクサ
54の第2の入力端56は直接またはデータ・ギアボッ
クスを介して外部のデータ供給源(図示せず)に接続さ
れている。マルチプレクサ54の出力端57は、表示バ
ッファ36のデータ・ポート68に接続されている。表
示アダプタはまだ第1および第2のカウンタ49と50
を含み、これらのカウンタは、それぞれそこに記憶され
たカウントを受け取るように第1および第2レジスタに
接続されている。
32によって実行される。このアダプタは、アドレス・
バス16と制御バス18に接続されている制御装置44
を含む。側御装置44には、制御記憶装置46が接続さ
れ、この記憶装置46はワークステーションRAM20
から初期設定データを受け取るようにデータ・バス14
に接続されている。、第1および第2のレジスタ48と
50も、ワークステーションRAM20から初期設定デ
ータを受け取るようにデータ・バス14に接続されてい
る。2人力をもつマルチプレクサ54の第1の入力端5
2にも、ワークステーションRAM20からイメージ・
データを受け取るようにデータ・バスに接続されている
。後で第4図に関して説明するように、マルチプレクサ
54の第2の入力端56は直接またはデータ・ギアボッ
クスを介して外部のデータ供給源(図示せず)に接続さ
れている。マルチプレクサ54の出力端57は、表示バ
ッファ36のデータ・ポート68に接続されている。表
示アダプタはまだ第1および第2のカウンタ49と50
を含み、これらのカウンタは、それぞれそこに記憶され
たカウントを受け取るように第1および第2レジスタに
接続されている。
演算論理装置58の第1および第2の入力端60と62
が、それぞれ第1および第2のカウンタ49と51に接
続されている。演算論理装置58の出力端64は表示バ
ッファ38のアドレス入力ポートに接続されている。表
示バッファのデータ・ポートとデータ・バスの間にドラ
イバが接続され、そのバッファ内のデータをバスに転送
するのに使われる。制御装置44は制御入力端Cを介し
て制御記憶装置46、第1および第2のレジスタ48.
50、第1および第2のカウンタ49.51、マルチプ
レクサ54、演算論理装置58およびドライバ69に接
続されている。
が、それぞれ第1および第2のカウンタ49と51に接
続されている。演算論理装置58の出力端64は表示バ
ッファ38のアドレス入力ポートに接続されている。表
示バッファのデータ・ポートとデータ・バスの間にドラ
イバが接続され、そのバッファ内のデータをバスに転送
するのに使われる。制御装置44は制御入力端Cを介し
て制御記憶装置46、第1および第2のレジスタ48.
50、第1および第2のカウンタ49.51、マルチプ
レクサ54、演算論理装置58およびドライバ69に接
続されている。
表示アダプタの動作を例示するため、第2A図に関連し
て述べた、イメージ40を表示する際に実行されるステ
ップについて以下に説明する。プロセッサは、あるタス
クを実行する際に、4X4画素のブロックのイメージ・
データを生成し、それが16個のデータ項目の列42(
第2C図)としてRAMに記憶されるものと仮定する。
て述べた、イメージ40を表示する際に実行されるステ
ップについて以下に説明する。プロセッサは、あるタス
クを実行する際に、4X4画素のブロックのイメージ・
データを生成し、それが16個のデータ項目の列42(
第2C図)としてRAMに記憶されるものと仮定する。
最初の4つのデータ項目は最初の行の画素に関し、第2
の4つは隣接する第2行の4つの画素に関し、第3の4
つは第3行の画素に関し、第4の4つは第4行の画素に
関する。また、そのイメージは、画面位置bv aを左
上端とする領域内に直立して表示されるものと仮定する
。ただし、bは画面の上端からの垂直変位の画素数であ
り、aは画面の左端からの水平変位の画素数である。
の4つは隣接する第2行の4つの画素に関し、第3の4
つは第3行の画素に関し、第4の4つは第4行の画素に
関する。また、そのイメージは、画面位置bv aを左
上端とする領域内に直立して表示されるものと仮定する
。ただし、bは画面の上端からの垂直変位の画素数であ
り、aは画面の左端からの水平変位の画素数である。
表示を更新する場合、プロセッサはまずデータ・バスを
介して位置決めデータを表示アダプタに送ることによっ
て、表示アダプタを初期設定する。
介して位置決めデータを表示アダプタに送ることによっ
て、表示アダプタを初期設定する。
位置決めデータは、第1および第2のレジスタ48.5
0に送られる初期画面位置情報と、制御記憶装置46に
送られるサイズ、方向およびデータ・ストリーム形式情
報から成る。
0に送られる初期画面位置情報と、制御記憶装置46に
送られるサイズ、方向およびデータ・ストリーム形式情
報から成る。
初期画面位置情報は、イメージが表示される領域の1つ
の隅(たとえば、左上隅)の画面位置のX(!:Yの値
(aとb)から成る。領域サイズ情報は、イメージが画
素の数に応じて表示される長方形領域の水平辺および垂
直辺の長さを定義する。
の隅(たとえば、左上隅)の画面位置のX(!:Yの値
(aとb)から成る。領域サイズ情報は、イメージが画
素の数に応じて表示される長方形領域の水平辺および垂
直辺の長さを定義する。
方向情報は、長方形領域のどの隅が第1および第2のレ
ジスタに記憶されたXおよびyの値によって識別される
かを有効に定義する。方向情報は、ストリーム中の連続
するイメージ項目がyおよびX値の昇順および降順のど
ちら(すなわち、X増加/減少、y増加/減少)で表示
されるのか、およびイメージ・データが行毎または列毎
のどちら(すなわち、y長軸またはX長軸)で配列され
ているのか定義する。データ・ストリーム形式情報は、
受け取ったイメージ・データ項目のストリームのフォー
マット(すなわち、1データ項目当りのビット数または
1バイト当りのデータ項目数あるいはその両方)を識別
する。このアダプタは、各データ項目が画素の完全な(
すなわち、すべての構成ビット平面に対する)定義を含
むと仮定する。
ジスタに記憶されたXおよびyの値によって識別される
かを有効に定義する。方向情報は、ストリーム中の連続
するイメージ項目がyおよびX値の昇順および降順のど
ちら(すなわち、X増加/減少、y増加/減少)で表示
されるのか、およびイメージ・データが行毎または列毎
のどちら(すなわち、y長軸またはX長軸)で配列され
ているのか定義する。データ・ストリーム形式情報は、
受け取ったイメージ・データ項目のストリームのフォー
マット(すなわち、1データ項目当りのビット数または
1バイト当りのデータ項目数あるいはその両方)を識別
する。このアダプタは、各データ項目が画素の完全な(
すなわち、すべての構成ビット平面に対する)定義を含
むと仮定する。
第2C図のイメージ・データ・ストリームの位置決めデ
ータは以下の通りである。
ータは以下の通りである。
初期画面位置決め情報10900.X=a1y=b;サ
イズ情報01000.水平 4画素、垂直 4画素方向
情報、、、、、、X増加、y増加、X長軸データ・スト
リーム形式情報、、、、1バイト当り2デ一タ項目 この情報は、表示されるイメージが生成または選択され
た結果としてRAMのプロセッサが利用できる。
イズ情報01000.水平 4画素、垂直 4画素方向
情報、、、、、、X増加、y増加、X長軸データ・スト
リーム形式情報、、、、1バイト当り2デ一タ項目 この情報は、表示されるイメージが生成または選択され
た結果としてRAMのプロセッサが利用できる。
上記の初期設定データに加えて、制御論理装置46には
、入力データ項目のストリームの表示バッファ・アドレ
スを生成するために、表示バッファの編成を定義する編
成データも必要である。編成データはプロセッサによっ
て制御記憶装置46にロードされる。これは初期設定デ
ータの供給と同時に行なっても、またそれより少し前に
行なってもよい。編成データは、表示バッファのベース
・アドレス(すなわち、画素の偶数番目の行が記憶され
るアドレス−第2B図の36)、1バイト当りの画素数
、画面上の1行当りの画素の総数、画面上の走査行の総
数、および奇数番号の付いた走査行が記憶されるアドレ
ス(第2B図の362)から構成される。
、入力データ項目のストリームの表示バッファ・アドレ
スを生成するために、表示バッファの編成を定義する編
成データも必要である。編成データはプロセッサによっ
て制御記憶装置46にロードされる。これは初期設定デ
ータの供給と同時に行なっても、またそれより少し前に
行なってもよい。編成データは、表示バッファのベース
・アドレス(すなわち、画素の偶数番目の行が記憶され
るアドレス−第2B図の36)、1バイト当りの画素数
、画面上の1行当りの画素の総数、画面上の走査行の総
数、および奇数番号の付いた走査行が記憶されるアドレ
ス(第2B図の362)から構成される。
制御装置44は、演算論理装置58が実行する特定の演
算を含めて、初期設定データに基づいて表示アダプタ3
2で実行される特定の動作を決定する論理を含んでいる
。第2図に示した例では、特定の画面位置y1Xの表示
バッファ・アドレスを生成するためにその位置について
演算論理装置58が実行する演算は以下の通りである。
算を含めて、初期設定データに基づいて表示アダプタ3
2で実行される特定の動作を決定する論理を含んでいる
。第2図に示した例では、特定の画面位置y1Xの表示
バッファ・アドレスを生成するためにその位置について
演算論理装置58が実行する演算は以下の通りである。
アドレス二ベース・アドレス+((y*X)+X)/2
)、yが偶数の場合 アドレス=オフセット・アドレス+(((y−1)*X
)+x)/2) 、Vが奇数の場合ただし、yはその位
置の垂直画面変位値であり、Xはその位置の水平画面変
位値である。Xは1行の画素の総数である。
)、yが偶数の場合 アドレス=オフセット・アドレス+(((y−1)*X
)+x)/2) 、Vが奇数の場合ただし、yはその位
置の垂直画面変位値であり、Xはその位置の水平画面変
位値である。Xは1行の画素の総数である。
表示アダプタ32が初期設定されると、イメージ・デー
タは、プロセッサによってデータのストリームとして高
速でワークステーションRAM20からデータ・バス1
4を介して単一アドレス(すなわち、マルチプレクサ5
4の入力端52)に送られる。これはプロセッサ10が
単一のブロック移動命令を用いて行なう。
タは、プロセッサによってデータのストリームとして高
速でワークステーションRAM20からデータ・バス1
4を介して単一アドレス(すなわち、マルチプレクサ5
4の入力端52)に送られる。これはプロセッサ10が
単一のブロック移動命令を用いて行なう。
制御装置44は、他のアダプタにも設けられているよう
な、上位コンピュータとの情報交換を制御する従来の型
式のインターロック装置を含んでいる。上位コンピュー
タは、これらの装置を用いて、プロセッサとアダプタの
両方とも準備ができているとき、データをブロックとし
て(すなわち、連続したストリングまたは列として)転
送できる。
な、上位コンピュータとの情報交換を制御する従来の型
式のインターロック装置を含んでいる。上位コンピュー
タは、これらの装置を用いて、プロセッサとアダプタの
両方とも準備ができているとき、データをブロックとし
て(すなわち、連続したストリングまたは列として)転
送できる。
表示アダプタ32はハードの論理装置として構成されて
いるので、イメージ・データのストリームがRAM20
からバス12を介して到来すると、リアル・タイムで情
報が処理できる。
いるので、イメージ・データのストリームがRAM20
からバス12を介して到来すると、リアル・タイムで情
報が処理できる。
マルチプレクサ54で受け取ったイメージ・データは、
制御装置44の制御下で表示バッファ36の適切な位置
に送られる。制御記憶装置46に記憶されている領域の
サイズと方向データ、データ・ストリーム形式情報およ
び編成データに応じて、制御装置44は第1および第2
のカウンタ49.51の内容をデータ項目の順に受け取
った各データ項目ごとに自動的に更新させ、演算論理装
置58を制御して適切な算術演算を実行させる。連続す
るデータ項目が適切な表示バッファ位置に直接記憶でき
る形で受け取られるので、カウンタ49.51の更新と
演算論理装置58の動作は、制御装置44によってデー
タ・ストリーム中の連続するデータ′項目の受け取りと
同期される。
制御装置44の制御下で表示バッファ36の適切な位置
に送られる。制御記憶装置46に記憶されている領域の
サイズと方向データ、データ・ストリーム形式情報およ
び編成データに応じて、制御装置44は第1および第2
のカウンタ49.51の内容をデータ項目の順に受け取
った各データ項目ごとに自動的に更新させ、演算論理装
置58を制御して適切な算術演算を実行させる。連続す
るデータ項目が適切な表示バッファ位置に直接記憶でき
る形で受け取られるので、カウンタ49.51の更新と
演算論理装置58の動作は、制御装置44によってデー
タ・ストリーム中の連続するデータ′項目の受け取りと
同期される。
第6図は、連続するデータ項目を記憶する表示バッファ
・アドレスを生成する際に表示アダプタが実行する動作
の概要を示す流れ図である。第6図に略述されたステッ
プについて、次に第2図に示す例に関して説明する。
・アドレスを生成する際に表示アダプタが実行する動作
の概要を示す流れ図である。第6図に略述されたステッ
プについて、次に第2図に示す例に関して説明する。
ステップ80では、(初期設定データの主座標として識
別され、第2レジスタ50に記憶された)y座標の初期
画面変位値すが第2カウンタ51にロードされる。
別され、第2レジスタ50に記憶された)y座標の初期
画面変位値すが第2カウンタ51にロードされる。
ステップ82で、X(すなわち、他方の)座標の初期画
面変位値aが第1カウンタ49にロードされる。
面変位値aが第1カウンタ49にロードされる。
ステップ84で、制御装置44が、演算論理装置58に
現在束1および第2カウンタ中にある画面変位の所に表
示されるデータ項目の表示バッファ内の位置のアドレス
を計算させる。
現在束1および第2カウンタ中にある画面変位の所に表
示されるデータ項目の表示バッファ内の位置のアドレス
を計算させる。
(blaが共に奇数である初期画面アドレスb1aの場
合、表示バッファ・アドレスは表示バッファ・アドレス
「オフセット・アドレス+((((b−1)*X)+a
)/2Jの後半である。) ステップ86で、制御装置44が、長方形の水平方向の
長さくすなわち、横のサイズ)から、現在の画素の行に
ついて計算すべき表示バッファ・アドレスがまだ残って
いるかどうかを決定する。
合、表示バッファ・アドレスは表示バッファ・アドレス
「オフセット・アドレス+((((b−1)*X)+a
)/2Jの後半である。) ステップ86で、制御装置44が、長方形の水平方向の
長さくすなわち、横のサイズ)から、現在の画素の行に
ついて計算すべき表示バッファ・アドレスがまだ残って
いるかどうかを決定する。
これは現在の行で処理された画素数のカウントを制御装
置44中で維持することによって行なわれる。
置44中で維持することによって行なわれる。
当該の場合、初期設定データが「X増加」と指定したと
き、制御論理は第1カウンタを増分する(初期設定デー
タが「X減少」と指定していた場合は減分する)。次い
で制御論理は(ループ88を経て)ステップ84に戻り
、演算装置44に上記の式を用いて第2のデータ項目の
アドレスを計算させる。
き、制御論理は第1カウンタを増分する(初期設定デー
タが「X減少」と指定していた場合は減分する)。次い
で制御論理は(ループ88を経て)ステップ84に戻り
、演算装置44に上記の式を用いて第2のデータ項目の
アドレスを計算させる。
イメージの現在の行にそれ以上画素がない場合、論理は
経路90に進む。
経路90に進む。
ステップ92で、制御論理は、長方形の垂直方向の長さ
くすなわち、縦のサイズ)からそのイメージについて処
理すべき行がまだ残っているかどうかを決定する。これ
は、現在のイメージについて処理された行の数のカウン
トを論理中で維持することによって行なわれる。
くすなわち、縦のサイズ)からそのイメージについて処
理すべき行がまだ残っているかどうかを決定する。これ
は、現在のイメージについて処理された行の数のカウン
トを論理中で維持することによって行なわれる。
当該の場合、初期設定データが「y増加」と指定したと
き、制御論理は第2カウンタ51を増分する(初期設定
データが「X減少」と指定していた場合は減分する)。
き、制御論理は第2カウンタ51を増分する(初期設定
データが「X減少」と指定していた場合は減分する)。
次いで制御論理は(ループ94を経て)ステップ82に
戻り、X座標の初期画面変位値aを第1カウンタ49に
ロードさせる。
戻り、X座標の初期画面変位値aを第1カウンタ49に
ロードさせる。
処理すべき行がそれ以上ない場合、制御論理は経路96
を経て出、イメージ・データ・ストリームの転送が完了
する。
を経て出、イメージ・データ・ストリームの転送が完了
する。
上記のように、マルチプレクサの第2入力端は外部デー
タ供給源に接続されている。外部供給源からイメージ・
データを受け取る手順は、データ・バス14からイメー
ジ・データを受け取るのとほぼ同じである。この場合も
やはり、初期設定データはプロセッサ10からデータ・
バス14を介して供給されるが、供給源はマルチプレク
サ54の入力端56に接続されているものとして識別さ
れる。代替供給源として、ディジタル・インターフェー
スをもつビデオ・カメラなどのビデオ・ソースも使用で
きる。それは、走査速度の異なる他の表示アダプタから
来るまたはそれ向けのイメージ・データ・ストリーム出
力でもよい。したがって、アダプタは従来の表示アダプ
タをエミュレートできる。これは、従来のワークステー
ション・システムとの互換性があるので、有益な機能で
ある。
タ供給源に接続されている。外部供給源からイメージ・
データを受け取る手順は、データ・バス14からイメー
ジ・データを受け取るのとほぼ同じである。この場合も
やはり、初期設定データはプロセッサ10からデータ・
バス14を介して供給されるが、供給源はマルチプレク
サ54の入力端56に接続されているものとして識別さ
れる。代替供給源として、ディジタル・インターフェー
スをもつビデオ・カメラなどのビデオ・ソースも使用で
きる。それは、走査速度の異なる他の表示アダプタから
来るまたはそれ向けのイメージ・データ・ストリーム出
力でもよい。したがって、アダプタは従来の表示アダプ
タをエミュレートできる。これは、従来のワークステー
ション・システムとの互換性があるので、有益な機能で
ある。
(方向情報を適切に使用すれば、第2B図に示したもの
とは異なる表示バッファ形式に基づく表示アダプタから
のイメージ・データに容易に対処できる。例えば、垂直
走査に基づくデータは、主座標としてX座標を指定すれ
ば対処できるン代替ビデオ・ソースへの接続は、表示ア
ダプタがそれに接続される外部供給源のすべてのビデオ
速度に対処できる場合、第3図のように直接経路を介し
て行なってもよい。しかし、ビデオ・データ速度の非常
に高いビデオ・ソースに接続しようとする場合、第4図
に示すようなデータ・ギアボックス70を用いるのが好
ましい。また、ギアボックス70は制御装置44の制御
下で可変の減速比をもつことが好ましい。データ・ギア
ボックス70の目的は、外部ビデオ・ソースから受け取
ったイメージ・データのN番目の画素だけを選択するこ
とである。制御装置44は減速ギアボックスとアダプタ
の他の要素を制御し、入力イメージ・データの各走査で
N個の画素のうち1個だけを変更して、完全な入力イメ
ージがN番目の走査毎に捕捉されるようにする。この技
術を用いて、本発明の画素走査速度の数倍の速度で動作
する外部表示アダプタの出力をうまく捕捉することがで
きた。
とは異なる表示バッファ形式に基づく表示アダプタから
のイメージ・データに容易に対処できる。例えば、垂直
走査に基づくデータは、主座標としてX座標を指定すれ
ば対処できるン代替ビデオ・ソースへの接続は、表示ア
ダプタがそれに接続される外部供給源のすべてのビデオ
速度に対処できる場合、第3図のように直接経路を介し
て行なってもよい。しかし、ビデオ・データ速度の非常
に高いビデオ・ソースに接続しようとする場合、第4図
に示すようなデータ・ギアボックス70を用いるのが好
ましい。また、ギアボックス70は制御装置44の制御
下で可変の減速比をもつことが好ましい。データ・ギア
ボックス70の目的は、外部ビデオ・ソースから受け取
ったイメージ・データのN番目の画素だけを選択するこ
とである。制御装置44は減速ギアボックスとアダプタ
の他の要素を制御し、入力イメージ・データの各走査で
N個の画素のうち1個だけを変更して、完全な入力イメ
ージがN番目の走査毎に捕捉されるようにする。この技
術を用いて、本発明の画素走査速度の数倍の速度で動作
する外部表示アダプタの出力をうまく捕捉することがで
きた。
上記のように、第3図のアダプタでは、表示バッファの
データ・ボートとワークステージジン・バスの間にドラ
イバ69が接続されていた。第3図のアダプタの場合、
このドライバ69を使って、たとえば多数の構成要素イ
メージからデータの画面をコンパイルした後で、ワーク
ステーション・メモリ中のデータの画面またはその一部
を保管することができる。第4図のアダプタでは、ドラ
イバを設げると、外部供給源からイメージ・データのス
トリームを表示バッフ136に読み込み、次いでそのデ
ータをワークステーションRAM20に転送することに
よって、外部供給源からのイメージ・データを捕捉でき
るということになる。
データ・ボートとワークステージジン・バスの間にドラ
イバ69が接続されていた。第3図のアダプタの場合、
このドライバ69を使って、たとえば多数の構成要素イ
メージからデータの画面をコンパイルした後で、ワーク
ステーション・メモリ中のデータの画面またはその一部
を保管することができる。第4図のアダプタでは、ドラ
イバを設げると、外部供給源からイメージ・データのス
トリームを表示バッフ136に読み込み、次いでそのデ
ータをワークステーションRAM20に転送することに
よって、外部供給源からのイメージ・データを捕捉でき
るということになる。
第5図は、第3図の表示アダプタのもう一つの変形例を
示す。この表示アダプタ32は、表示アダプタの表示バ
ッファ・アドレス能力(または画素走査速度)を超える
非常に高いバースト速度でイメージ・データのストリー
ムを受け取ることができる。この表示アダプタ32は、
さらにマルチプレクサ54と表示バッファ36の間のイ
メージ・データ経路に接続されているイメージ・バッフ
ァ72を備えている。このアダプタ32では、制御装置
44はマルチプレクサ54を介して受け取ったイメージ
・データを読み取れるように構成されている。イメージ
・バッファを設けると、空間またはデータあるいはその
両方が常に利用でき、その結果プロセッサ10の待機状
態が保管できることになるので、一定の循環でイメージ
・データ転送速度も増大させることができる。このよう
にイメージ・バッファ72内のデータを緩衝記憶できる
のは、プロセッサ10ではなく制御装置44が個々の位
置をアドレスする結果である。第5図のアダプタ32に
、さらに第4図に示したデータ・ギアボックス70を追
加してもよい。
示す。この表示アダプタ32は、表示アダプタの表示バ
ッファ・アドレス能力(または画素走査速度)を超える
非常に高いバースト速度でイメージ・データのストリー
ムを受け取ることができる。この表示アダプタ32は、
さらにマルチプレクサ54と表示バッファ36の間のイ
メージ・データ経路に接続されているイメージ・バッフ
ァ72を備えている。このアダプタ32では、制御装置
44はマルチプレクサ54を介して受け取ったイメージ
・データを読み取れるように構成されている。イメージ
・バッファを設けると、空間またはデータあるいはその
両方が常に利用でき、その結果プロセッサ10の待機状
態が保管できることになるので、一定の循環でイメージ
・データ転送速度も増大させることができる。このよう
にイメージ・バッファ72内のデータを緩衝記憶できる
のは、プロセッサ10ではなく制御装置44が個々の位
置をアドレスする結果である。第5図のアダプタ32に
、さらに第4図に示したデータ・ギアボックス70を追
加してもよい。
当業者にとっては、実行すべき機能に関する上記の説明
を読めばその論理を実施することはごく簡単なことと思
われるので、図面に示した様々な論理装置を構成する論
理の詳細な説明は、本明細書では行なわない。
を読めばその論理を実施することはごく簡単なことと思
われるので、図面に示した様々な論理装置を構成する論
理の詳細な説明は、本明細書では行なわない。
特許請求された発明の特定の実施例について説明してき
たが、当然のことながら、特許請求された本発明の範囲
内で様々な変更および別の構造が可能である。
たが、当然のことながら、特許請求された本発明の範囲
内で様々な変更および別の構造が可能である。
たとえば、アダプタ32を、単−人力データ形式しか受
け入れないように構成することができる。
け入れないように構成することができる。
この場合は、一定のデータ・スl−IJ−ム形式情報(
たとえば、1バイト当りのデータ項目数)が論理装置内
に組み込まれ、したがってこの情報を初期設定情報とと
もにプロセッサ10から供給する必要がないように、制
御装置44を構成することができる。
たとえば、1バイト当りのデータ項目数)が論理装置内
に組み込まれ、したがってこの情報を初期設定情報とと
もにプロセッサ10から供給する必要がないように、制
御装置44を構成することができる。
他方、いくつかのビット平面のそれぞれのイメージ・デ
ータをつぎつぎに受け入れるのが望ましいこともある。
ータをつぎつぎに受け入れるのが望ましいこともある。
この場合、各ビット平面について別々に一連のデータ項
目があることになる。適切な表示バッファ位置の内容を
入力データ・ストリームのデータ項目によって置き換え
るのではなく、それによって修正させることによって、
アダプタがこの形の入力情報を受け入れるように構成す
ることができる。
目があることになる。適切な表示バッファ位置の内容を
入力データ・ストリームのデータ項目によって置き換え
るのではなく、それによって修正させることによって、
アダプタがこの形の入力情報を受け入れるように構成す
ることができる。
画面からのイメージ・データがワークステーションのデ
ータ・バス14または外部装置に供給できるように、第
3図ないし第5図に示したドライバ69の代わりに、ア
ダプタに出力マルチプレクサを設けることもできる。
ータ・バス14または外部装置に供給できるように、第
3図ないし第5図に示したドライバ69の代わりに、ア
ダプタに出力マルチプレクサを設けることもできる。
以上説明してきた実施例では、画面に表示される領域は
長方形である。しかし、希望するなら、マスク論理をア
ダプタに組み込むことによって、アダプタに長方形では
ないイメージを表示する機能を設けることもできる。簡
単に言えば、ワークステーションRAM20から制御記
憶装置46にマスク境界情報を転送し、その後上記に説
明してきた長方形の領域のイメージ・データを転送する
ことにより、それが実現できる。しかし、この場合、制
御装置44は、マスク境界の外の画面位置に関するデー
タ項目を廃棄させるので、境界内のイメージの部分だけ
がバッファに書き込まれ表示されることになる。
長方形である。しかし、希望するなら、マスク論理をア
ダプタに組み込むことによって、アダプタに長方形では
ないイメージを表示する機能を設けることもできる。簡
単に言えば、ワークステーションRAM20から制御記
憶装置46にマスク境界情報を転送し、その後上記に説
明してきた長方形の領域のイメージ・データを転送する
ことにより、それが実現できる。しかし、この場合、制
御装置44は、マスク境界の外の画面位置に関するデー
タ項目を廃棄させるので、境界内のイメージの部分だけ
がバッファに書き込まれ表示されることになる。
F1発明の効果
本発明に基づく表示画面を備えたワークステーションを
設ければ、性能が向上する。表示されるイメージを迅速
に更新できる。ワークステーションのプロセッサがもは
や表示バッファ・アドレスを計算する必要がない。単一
アドレスまたは一連のアドレスへの迅速なブロック移動
操作が可能なプロセッサでは、こうしたブロック移動が
利用できるので、更新の速度が一層向上する。表示バッ
ファが個々の表示バッファ位置へのアドレッシングを司
どるおかげでプロセッサ、アドレス空間内に表示バッフ
ァを含める必要がなく、シたがってプロセッサのアドレ
ス空間が他の用途に使用できる。
設ければ、性能が向上する。表示されるイメージを迅速
に更新できる。ワークステーションのプロセッサがもは
や表示バッファ・アドレスを計算する必要がない。単一
アドレスまたは一連のアドレスへの迅速なブロック移動
操作が可能なプロセッサでは、こうしたブロック移動が
利用できるので、更新の速度が一層向上する。表示バッ
ファが個々の表示バッファ位置へのアドレッシングを司
どるおかげでプロセッサ、アドレス空間内に表示バッフ
ァを含める必要がなく、シたがってプロセッサのアドレ
ス空間が他の用途に使用できる。
第1図は本発明による表示アダプタを含むワークステー
ションの構成図である。 第2A図、第2B図および第2C図は、表示画面上の感
知された画素間の関係(第2A図)、これらの位置に対
応するデータに対する表示バッファ内の対応する記憶位
置(第2B図)、およびイメージを定義するデータ項目
のストリーム(第2C図)を示す概略図である。 第3図は本発明による表示アダプタの詳細を示す構成図
である。 第4図は第3図に示された表示アダプタの変形例の構成
図である。 第5図は第3図に示された表示アダプタのもう一つの変
形例の構成図である。 第6図は第3図の表示アダプタの動作を示す流れ図であ
る。 14・・・・データ・バス、16・・・・アドレス・バ
ス、18・・・・制御バス、20・・:・ランダム・ア
クセス・メモリ、22・・・・入出力アダプタ、26・
・・・通信アダプタ、32・・・・表示アダプタ、34
・・・・表示装置、36・・・・表示バッファ、44・
・・・制御装置、46・・・・制御記憶装置、48.5
0・・・・レジスタ、54・・・・2人カマルチブレク
サ、58・・・・演算論理装置、69・・・・ドライバ
、70・・・・データ・ギアボックス、72・・・・イ
メージ・バッファ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名) FIG、1 FIG、2A
ションの構成図である。 第2A図、第2B図および第2C図は、表示画面上の感
知された画素間の関係(第2A図)、これらの位置に対
応するデータに対する表示バッファ内の対応する記憶位
置(第2B図)、およびイメージを定義するデータ項目
のストリーム(第2C図)を示す概略図である。 第3図は本発明による表示アダプタの詳細を示す構成図
である。 第4図は第3図に示された表示アダプタの変形例の構成
図である。 第5図は第3図に示された表示アダプタのもう一つの変
形例の構成図である。 第6図は第3図の表示アダプタの動作を示す流れ図であ
る。 14・・・・データ・バス、16・・・・アドレス・バ
ス、18・・・・制御バス、20・・:・ランダム・ア
クセス・メモリ、22・・・・入出力アダプタ、26・
・・・通信アダプタ、32・・・・表示アダプタ、34
・・・・表示装置、36・・・・表示バッファ、44・
・・・制御装置、46・・・・制御記憶装置、48.5
0・・・・レジスタ、54・・・・2人カマルチブレク
サ、58・・・・演算論理装置、69・・・・ドライバ
、70・・・・データ・ギアボックス、72・・・・イ
メージ・バッファ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名) FIG、1 FIG、2A
Claims (1)
- 【特許請求の範囲】 走査される表示画面をもつ表示手段に、ワークステーシ
ョンのシステム・バスを接続する表示アダプタにして、 画面上の、イメージを表示する領域を指定する位置決め
データを受け取る入力手段であって、イメージを表わす
複数個のデータ項目から成るストリーム中の各データ項
目がそのイメージの各画素を定義するためそのイメージ
を行毎にかつ各行中の画素毎に定義するよう順序づけら
れている前記ストリームを受け取る前記入力手段と、 前記表示画面上に表示される画素を定義するデータを、
表示走査の順に記憶する表示バッファと、イメージの個
々の画素のデータが前記表示バッファに前記の表示走査
の順に記憶されるようかつイメージが前記表示画面上に
正確に表示されるように、前記受け取ったストリーム中
の個々のデータ項目のためアドレスされるべき前記表示
バッファ中の個々の記憶位置を、前記位置決めデータか
ら計算するアドレス論理手段とを具備する表示アダプタ
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8707409 | 1987-03-27 | ||
GB8707409A GB2202718B (en) | 1987-03-27 | 1987-03-27 | Display adapter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63250688A true JPS63250688A (ja) | 1988-10-18 |
Family
ID=10614812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63008607A Pending JPS63250688A (ja) | 1987-03-27 | 1988-01-20 | 表示アダプタ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0283927B1 (ja) |
JP (1) | JPS63250688A (ja) |
DE (1) | DE3885925T2 (ja) |
GB (1) | GB2202718B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310390A (ja) * | 1988-06-09 | 1989-12-14 | Oki Electric Ind Co Ltd | フレーム・メモリ制御方式 |
JPH07191660A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | ビデオ情報を処理するための装置、方法および回路構成 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2789779B1 (fr) * | 1999-02-11 | 2001-04-20 | Bull Cp8 | Procede de traitement securise d'un element logique sensible dans un registre memoire, et module de securite mettant en oeuvre ce procede |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5952286A (ja) * | 1982-09-20 | 1984-03-26 | 株式会社東芝 | ビデオram書込み制御方式 |
JPS6211380A (ja) * | 1985-07-09 | 1987-01-20 | Iizeru:Kk | 画像信号変換方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH067304B2 (ja) * | 1982-12-10 | 1994-01-26 | 株式会社日立製作所 | 図形処理装置 |
US4679038A (en) * | 1983-07-18 | 1987-07-07 | International Business Machines Corporation | Band buffer display system |
-
1987
- 1987-03-27 GB GB8707409A patent/GB2202718B/en not_active Expired - Fee Related
-
1988
- 1988-01-20 JP JP63008607A patent/JPS63250688A/ja active Pending
- 1988-03-17 DE DE19883885925 patent/DE3885925T2/de not_active Expired - Fee Related
- 1988-03-17 EP EP19880104226 patent/EP0283927B1/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5952286A (ja) * | 1982-09-20 | 1984-03-26 | 株式会社東芝 | ビデオram書込み制御方式 |
JPS6211380A (ja) * | 1985-07-09 | 1987-01-20 | Iizeru:Kk | 画像信号変換方法 |
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---|---|---|---|---|
JPH01310390A (ja) * | 1988-06-09 | 1989-12-14 | Oki Electric Ind Co Ltd | フレーム・メモリ制御方式 |
JPH07191660A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | ビデオ情報を処理するための装置、方法および回路構成 |
Also Published As
Publication number | Publication date |
---|---|
DE3885925T2 (de) | 1994-05-19 |
GB2202718A (en) | 1988-09-28 |
DE3885925D1 (de) | 1994-01-13 |
EP0283927A3 (en) | 1990-09-19 |
GB8707409D0 (en) | 1987-04-29 |
GB2202718B (en) | 1991-09-18 |
EP0283927A2 (en) | 1988-09-28 |
EP0283927B1 (en) | 1993-12-01 |
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