JPS63244950A - Frame synchronizing system - Google Patents

Abstract

PURPOSE:To facilitate synchronous detection and to decelerate a synchronizing processing, by inserting distributively a frame synchronizing pattern bit by bit into the leading bit of each frame in frame constitution of bit multiplexing system. CONSTITUTION:From high-order group input data 101, for example, seven sub- frames are inputted. To the forefront of each sub-frame, one bit to the frame synchronizing pattern is inserted distributively. The high-order group input data is taken out by every three bits at a serial-parallel conversion circuit 103, and they are developed to three systems of output information, and are inputted to a channel shunt circuit 104. In such a case, since the frame synchro nizing pattern which constitutes a patrol code of seven bits is inserted only to the output data 110 of the circuit 104 at every N/3(N represents a frame length bit), it is fetched in a divider 1061, and is divided by a generating func tion, and synchronization can be confirmed by the result of zero of a remainder.

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、基幹伝送系、公衆網、加入者系等のディジ
タル伝送係に用いられる同期方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a synchronization system used in digital transmission systems such as backbone transmission systems, public networks, and subscriber systems.

（従来の技術） 伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Ｍｂｐｓ
〜数Ｇｂｐｓ程度の伝送が可能になりつつある。大容量
化されたディジタル伝送系を有効に使用する上で、時分
割多重方式が考えられるが高速処理が必要となるため、
フレーム構成をできるだけ簡単にして、回路の小規模化
、簡易化をはかっている。その１つの方法として、ビッ
ト単位の時分割多重方式があり、第４図は、−ａ的なビ
ット多重方式のフレーム構成図である。同図においては
、１フレームはにビットで構成され、１フレームをビッ
ト単位でにチャネルに分け、そのうちの１千ャネルをフ
レームチャネルに割り当てており、Ｆはフレームチャネ
ル、＃１〜＃に−１はビット単位のに一１個のチャネル
である。この方式においては、ビット多重するときに固
有フレームパターンが１ビツトずつ数フレーム単位にフ
レームチャネル（Ｆ）に挿入されており、同期検出にお
いては、チャネル単位にデータを分離した後任意のチャ
ネルから分離された信号列が挿入した固有フレームパタ
ーンと一致するかどうかでフレームチャネルを検出し同
期検出を行なっている。(Conventional technology) There has been remarkable progress in transmission technology using optical fiber as a transmission medium, and the amount of information transmitted is now several hundred Mbps.
Transmission at speeds of up to several Gbps is becoming possible. Time-division multiplexing is a possible method for effectively using large-capacity digital transmission systems, but it requires high-speed processing.
The frame structure is made as simple as possible, and the circuit is made smaller and simpler. One such method is a bit-based time division multiplexing method, and FIG. 4 is a frame configuration diagram of the -a bit multiplexing method. In the figure, one frame is made up of bits, one frame is divided into channels in units of bits, 1,000 channels of which are assigned to frame channels, F is a frame channel, and -1 is assigned to #1 to #. is 11 channels in bits. In this method, when bit multiplexing, a unique frame pattern is inserted one bit at a time into the frame channel (F) in units of several frames, and in synchronization detection, data is separated for each channel and then separated from any channel. The frame channel is detected and synchronization is detected based on whether the inserted signal string matches the inserted unique frame pattern.

また他の方法としてフレームをサブフレーム単位に分け
、フレームパターンを各サブフレームに分散させる方法
があり、第５図にそのフレーム構成の一般例を示す。同
図においては、１フレームをＬ個のサブフレームに分け
、各サブフレームは、１ビット単位であり、１フレーム
（ＩＸＬ）ビットの構成になっており各サブフレームの
先頭１ビツトに順次にフレームパターンが１ビツトずつ
挿入されている。Ｆｉ　（ｉ＝１．２・・・ル）は各サ
ブフームの先頭１ビツトに挿入されるフレームビット、
＃１〜＃Ｌは１ビット単位のサブフレームを示す。この
方式においては（Ｐ　ＩＦ２Ｆ３・・・ＦＬ−１ＦＬ）
がフレームパターンとなっており、同期検出においては
、分離された信号列から（ＰＩＦ２Ｆ３・・・ＦＬ−Ｉ
ＦＬ）なるフレームパターンを検出することによって同
期検出を行なっている。フレームパターンをフレームヒ
ツトであるＦ１〜ＦＬの全てに挿入する必要はなく、例
えば、フレームパターンがフレームピッ１−Ｆ、Ｆ２Ｆ
、・・・・・・に挿入されている場合には残りのフレー
ムビットＦ２Ｆ４Ｆ６・・・・・・を用いて伝送路監視
モニタ夕やサービスモニタ等の情報を伝送することも可
能である。Another method is to divide the frame into subframes and distribute the frame pattern to each subframe. FIG. 5 shows a general example of the frame structure. In the figure, one frame is divided into L subframes, and each subframe has a unit of 1 bit, and has a structure of 1 frame (IXL) bits. The pattern is inserted one bit at a time. Fi (i=1.2 . . . le) is a frame bit inserted into the first bit of each subframe,
#1 to #L indicate subframes in units of 1 bit. In this method (P IF2F3...FL-1FL)
is the frame pattern, and in synchronization detection, (PIF2F3...FL-I
Synchronization detection is performed by detecting a frame pattern called FL). It is not necessary to insert the frame pattern into all of the frame hits F1 to FL; for example, if the frame pattern
, . . ., the remaining frame bits F2F4F6 .

（発明が解決しようとする問題点） 第４図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームにビット中１
ビットを使用している。回路の小規模化、簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が１／にと大きくなっている。(Problems to be Solved by the Invention) In the bit multiplexing system as shown in FIG. 4, one of the bits in one frame is
Bits are used. In order to downsize and simplify the circuit, the length of K constituting one frame cannot be made too large, so the signal amount of the frame pattern is increased to 1/1 of the amount of transmitted data. .

このオーバーヘッドは伝送容量を増大高速化するに従っ
て大きくなることが予想され、更にシステムの信頼性や
サービス性等を考えると、伝送路監視モニタやサービス
モニタ等の情報を伝送するチャネルも必要となり、この
傾向は著しく増大することになる。また、第５図に示さ
れたような、フレームをサブフレーム単位に分け、フレ
ームパターンを各サブフレームに分散させる方式におい
ては、固有なフレームパターンである（ＰＩＦ２Ｆ３・
・・・−・ＰＬ−ＩＦＬ）と一致する信号列を分離され
た信号列から検出することにより同期検出を行ない、フ
レーム同期およびサブフレーム同期の確保を行なってい
る。フレームビットＦ１〜ＦＬ内に伝送路監視モニタや
サービスモニタ・等の情報を挿入して伝送したり１フレ
ーム内のサブフレーム数りや、サブフレームの構成ビッ
ト数Ｉを増やすことにより、回路の複雑さを増すことな
く、伝送データ量に対するオーバーヘッドが少ない情報
伝達が可能になる。This overhead is expected to increase as the transmission capacity increases and speed increases.Furthermore, when considering system reliability and serviceability, channels to transmit information such as transmission path monitors and service monitors are also required. The trend will increase significantly. Furthermore, in the method shown in Fig. 5, in which the frame is divided into subframes and the frame pattern is distributed to each subframe, there is a unique frame pattern (PIF2F3/
. . . PL-IFL) is detected from the separated signal strings to perform synchronization detection and ensure frame synchronization and subframe synchronization. The complexity of the circuit can be reduced by inserting and transmitting information such as a transmission path monitor or service monitor in the frame bits F1 to FL, and by increasing the number of subframes in one frame and the number of subframe constituent bits I. It becomes possible to transmit information with less overhead relative to the amount of transmitted data without increasing the amount of data transmitted.

しかしながら、一度同期が外れた場合には、フレームパ
ターンである（ＰＩＦ２Ｆ３・・・・・・ＦＬ−ＩＦＬ
）と一致する信号列を分離された信号列から検出するた
めには、最悪１フレ一ム間のハンティングが必要となる
ために同期復帰を行うまでにかかる最悪の同期時間はＬ
ＸＩＸＩフレーム（ＳＥＣ）となりサブフレーム数りや
サブフレーム構成ビット数工が大きくなってしまうと、
一度同期が外れてからフレームパターン（ＰＩＦ２Ｆ３
・・・・・・ＦＬ−ＩＦＬ）を検出するまでにかかる平
均時間が大きくなっていた。However, once the synchronization is lost, the frame pattern (PIF2F3... FL-IFL
) in order to detect a signal string that matches from a separated signal string, hunting for one frame is required in the worst case, so the worst case synchronization time required to recover synchronization is L.
XIXI frame (SEC), and the number of subframes and subframe configuration bits become large.
Once the synchronization is lost, the frame pattern (PIF2F3
. . . FL-IFL).

更に同方式において、固有なフレームパターンである（
ＦＩＦ２・・・・・・ＦＬ−１Ｆ、）を分離するために
は、通常直並列変換器を用いて入力信号を展開し、その
１系列から固有なフレームパターンの検出を行なってい
る。このため、一度同期が外れた場合には最悪並列展開
された全系列に対してフレーム同期用パターンの検出を
行う必要があった。Furthermore, in the same method, there is a unique frame pattern (
In order to separate the FIF2, . For this reason, once synchronization is lost, it is necessary to detect a frame synchronization pattern for all sequences developed in parallel in the worst case.

本発明は、これらの問題点を解決し、回路規模の増大複
雑さを増すことなく伝送データ量に対するフレームパタ
ーン信号量のオーバーヘッドを少なくし、フレームパタ
ーンの検出が容易で、かつ、同期復帰にかかる平均時間
を縮少することができ、更には、信号の処理速度を低減
するために用いられる直並列並換器の出力のうち少なく
とも１系列を検索すれば、系全体の状態を把握すること
ができる高速大容量の伝送系に適した同期検出回路を提
供することにある。The present invention solves these problems, reduces the overhead of the amount of frame pattern signals relative to the amount of transmitted data without increasing the circuit size or complexity, makes it easy to detect frame patterns, and makes it easy to recover synchronization. It is possible to reduce the averaging time, and furthermore, by searching at least one series of the outputs of the serial/parallel converter used to reduce the signal processing speed, it is possible to grasp the state of the entire system. The object of the present invention is to provide a synchronization detection circuit suitable for high-speed, large-capacity transmission systems.

（問題点を解決するための手段） 本発明によれば、受信信号をＭビット毎に取り出す第１
の直並列変換器と、該直並列変換器のＭ本の出力が接続
され、該Ｍ本の入力信号のチャネルを入れ換えてＭ本の
信号を出力することが可能なチャネル入れ換え器と、該
チャネル入れ換え器の各出力信号を入力線とし、該入力
線から取り出される符号長Ｌビットを係数とする符号多
項式と予め定められた生成多項式との剰余を計算するＭ
個の割算器と、前記符号長Ｌビットと前記Ｍ個の割算器
から送られてくる該剰余の結果を用いて前記チャネル入
れ換え回路のチャネル入れ換え制御を行う手段と、前記
チャネル入れ換え制御手段の制御信号を入力とし、かつ
前記チャネル入れ換え器の出力信号を並列展開する第２
の直並列変換器とを含むことを特徴とするフレーム方式
が得られる。(Means for solving the problem) According to the present invention, the first
a serial-to-parallel converter, a channel switching device to which M outputs of the serial-to-parallel converter are connected and capable of switching the channels of the M input signals and outputting the M signals; M that uses each output signal of the shuffler as an input line and calculates the remainder between a code polynomial whose coefficient is the code length L bits extracted from the input line and a predetermined generator polynomial.
dividers; means for controlling channel swapping of the channel swapping circuit using the code length L bits and the result of the remainder sent from the M dividers; and the channel swapping control means. a second control signal which inputs the control signal of the channel switch and expands the output signal of the channel switch in parallel.
A frame method is obtained which is characterized in that it includes a serial-to-parallel converter.

（実施例） 本発明の実施例について説明する前に、ここでは巡回符
号について簡単に説明する。一般的に符号語を（Ａ１）
、Ａ１．Ａ２＋−Ａｎ−ｔ）としたとき、Ａｏをｎ−１
次、Ａ１をｎ−２次、・・・、Ａｎ−、を０次に対応さ
せて、符号多項式Ｆ（Ｘ）を Ｆ（Ｘ）＝＾ａ−１”Ａｇ−、ｘ＋＾ｎ−３Ｘ””’÷
ｐ、　１Ｘｌｌｌ−２＋ＡｏＸｌｌ−１・・・（１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項Ａ、が最初に現れ、順次低次の方へと進み
、最後にＡ＋ｚ−１が現れるものとする。(Example) Before describing an example of the present invention, a cyclic code will be briefly explained here. Generally code word (A1)
, A1. A2+-An-t), Ao is n-1
Next, by associating A1 with the n-2th order, ..., An-, with the 0th order, the code polynomial F(X) is written as F(X)=^a-1"Ag-,x+^n-3X"”'÷
p, 1Xll-2+AoXll-1 (1). Here, it is assumed that the code length is n, and in terms of time, a higher-order term A appears first, progresses to lower-order terms, and finally A+z-1 appears.

ここで、符号長７、符号語として（Ｃ，、Ｃ２，Ｃ３゜
・・・、Ｃ７）を選んだとすると、符号多項式Ｆ（Ｘ）
は６次の多項式で表すことが可能であり Ｆ（Ｘ）＝Ｃ，＋Ｃ６Ｘ＋Ｃ３Ｘ２＋Ｃ４Ｘ’＋Ｃ３Ｘ
’＋Ｃ２Ｘ’＋Ｃ，Ｘ６・（２）と表せ、例えば、生成
多項式Ｇｒ（Ｘ）として３次の多項式を選び Ｇ（Ｘ）＝ｌ＋Ｘ＋Ｘ３　　　　　　　　　　　　　　
　　　　　　　　・　（３１とした場合、 Ｆ（Ｘ）・Ｑ（Ｘ）Ｇ（Ｘ）　　　　　　　　　　　　
　・・・（４１を満足するＱｔ（Ｘ）なる多項式が存在
すれば、式（２１の多項式は式（３）の生成多項式から
生成されたことになる。ここで多項式Ｑｓ（Ｘ）として
、入力ビツト列Ｉ・＜１１１０）を係数とする多項式０
式％（５１ を選び、２を法とする体を仮定すれば、Ｆ（Ｘ）＝Ｑ（
Ｘ）Ｇ（Ｘ） ＝（Ｘ＋Ｘ２＋Ｘ’）　−（１＋Ｘ＋Ｘ３）＝Ｘ＋ｘ５
＋）［６−（６１ となり、符号語 ｗｏ：（１１００口１０）　　　　　　　　　　　　　
　　　　　　　　　　　　　・・・口が、入力ビツト列
Ｉ・（１１１０）から生成されたことになる。この場合
、入力ビット列としては、（００００）のビット列を除
いた２４−１・１５種のビット列があり、それぞれの入
力ビツト列に対応した符号語が生成される。Here, if the code length is 7 and the code word is (C,, C2, C3°..., C7), then the code polynomial F(X)
can be expressed as a 6th degree polynomial, F(X)=C, +C6X+C3X2+C4X'+C3X
It can be expressed as '+C2X'+C,
・ (If 31, F(X)・Q(X)G(X)
...(If there exists a polynomial Qt(X) that satisfies Equation (41), the polynomial in Equation (21) has been generated from the generator polynomial in Equation (3).Here, as the polynomial Qs(X), the input Polynomial 0 whose coefficient is bit string I・<1110)
If we choose the formula %(51) and assume a field modulo 2, we get F(X)=Q(
X) G(X) = (X+X2+X') -(1+X+X3)=X+x5
+) [6-(61), code word wo: (1100 units 10)
. . . is generated from the input bit string I.(1110). In this case, there are 24-1.15 types of input bit strings excluding the (0000) bit string, and a code word corresponding to each input bit string is generated.

更に、刊行物“「符号理論」　（宮用洋、岩垂好裕、今
井秀樹著、昭晃堂、ｐ１９４〜１９７）”に示されてい
るように、２を法とする体において、一般にｎを符号長
とした時、生成多項式Ｇｌ（Ｘ）がＸ”＋１を割切る時
Ｇ＋（Ｘ）から生成される符号語は巡回符号をなす、従
って、式（３）の生成多項式は、（Ｘ’＋１）／Ｇ（Ｘ
）＝（Ｘ７＋１）バＸ’＋Ｘ＋１）＝Ｘ’＋Ｘ２＋Ｘ＋
１　　　　　　　　　　　　　　　　　　　・・・矧で
、Ｘ７＋１をＸ’＋Ｘ２＋Ｘ＋１　テ割切るので、式（
３）ノ生成多項式から生成される符号長７の符号語は巡
回符号となる。即ち、式（７）の符号語において式（９
）で示された行列Ｗの各行成分は符号長７の巡回符号と
なり、 Ｗ、＝（１１０００１０）　　　　　　　　　　　　・
・・（１０−１）Ｗ２＝（１０口０１０１）　　　　　
　　　　　　　　　　　　　　　　　　・　（１０−２
）ｗ３＝（口００１０１１）　　　　　　　　　　　　
　　　　　　　　　　　　・　（１０−３）−４−（０
口１０１１０）　　　　　　　　　　　　　　　　　　
　　　　・・・＜１０−４）ｔ５＝（０１０１１００）
　　　　　　　　　　　　　　　　　　−（１０−５）
Ｗ６＝（１０１１００口）　　　　　　　　　　　　　
　　　　　　　　　　・・・（１０−６）ｗ７＝（ｏｔ
ｔｏ口０１）　　　　　　　　　　　　　　　　　　　
　　　・・・（１０−７）としたとき、Ｗ、、　Ｗ２、
・・・、ｖ７を係数とする符号多項式は、式（３）の生
成多項式で割切れることになる。Furthermore, as shown in the publication "Coding Theory" (Hiroshi Miyayo, Yoshihiro Iwadare, Hideki Imai, Shokodo, p194-197), in a field modulo 2, generally n is When the code length is taken as the code length, when the generator polynomial Gl(X) divides X''+1, the code word generated from G+(X) forms a cyclic code. Therefore, the generator polynomial in equation (3) is (X' +1)/G(X
)=(X7+1)BaX'+X+1)=X'+X2+X+
1...Divide X7+1 by X'+X2+X+1, so the formula (
3) A code word with a code length of 7 generated from the generator polynomial becomes a cyclic code. That is, in the code word of equation (7), equation (9
) Each row element of the matrix W is a cyclic code with a code length of 7, and W, = (1100010) ・
...(10-1)W2=(10 units 0101)
・(10-2
)w3=(mouth001011)
・(10-3)-4-(0
mouth 10110)
...<10-4)t5=(0101100)
-(10-5)
W6=(101100 units)
...(10-6)w7=(ot
to mouth 01)
...When (10-7), W,, W2,
..., the code polynomial having v7 as a coefficient is divisible by the generator polynomial of equation (3).

第１図に本発明の一実施例におけるフレーム同期方式を
示す。同図において、１０１は高次群入力データＳｉｎ
、１０２は高次前人カクロックＣＬＫｉｎ、１０３は第
一の直並列変換回路、１０４はチャネル入れ換え回路、
１０５は１／３分周回路、１０６１〜ｌ口６．は割算器
、１０７は同期制御回路、１０８１〜１０８３は第二の
直並列変換回路、１０９□〜１０９９は低次群出力デー
タ５ｏｕｔ、１１０１〜１１０３はチャネル入れ換え回
路１０４の出力データである。FIG. 1 shows a frame synchronization method in an embodiment of the present invention. In the figure, 101 is higher-order group input data Sin
, 102 is a high-order front clock CLKin, 103 is a first serial/parallel conversion circuit, 104 is a channel switching circuit,
105 is a 1/3 frequency dividing circuit, 1061 to l port 6. 107 is a synchronous control circuit, 1081 to 1083 are second serial/parallel conversion circuits, 109□ to 1099 are low-order group output data 5out, and 1101 to 1103 are output data of the channel switching circuit 104.

同図に於て高次群入力データ（Ｓｉｎ）１０１からは、
第２図に示されたフレームによるデータが入力される。In the same figure, from the higher order group input data (Sin) 101,
Data in the frame shown in FIG. 2 is input.

同図におけるフレームは３ビット多重、サブフレーム長
はＮ（Ｎは３の倍数）ビット、１フレームは７個のサブ
フレームから構成されており、各サブフレームの先頭ビ
ットにはフレーム同期用パターンが１ビツトずつ分散さ
れて挿入されている０図中Ｆｉ（・１．２．・・・、７
）は各サブフレーに挿入されているフレーム同期用ビッ
トパターンを示している。このフレーム同期用パターン
として、式（３）で示した生成多項式から生成された符
号長７の巡回符号を選び出す。例えば式（１０−１）で
示された符号 Ｗｌ：（Ｆ　ｔＦｚ−Ｆ７）”＜１１０００１０）　　
　　　　　＝・（１１）をフレーム同期用パターンとし
て挿入する。直並列変換回路１０３においては、第２図
のフレームからなる高次群入力データ１０１を、３ビツ
ト毎に収り出し３系列の出力情報に展開し、チャネル入
れ換え回路１０４の入力情報となる。このチャネル入れ
換え回路１０４は、後述するような同期制御回路１０７
からの出力情報を用いてチャネル切り替えを行った後、
３系列の情報を出力する。このチャネル入れ換え制御は
、一度同期を引き込めば、その後のチャネル制御はその
状態を保持すればよく、高速制御を行う必要はない。ま
た、このチャネル入れ換え回路１０４は、各入力を任意
の出力に接続する機能は必要ではなく、ここでのチャネ
ル入れ換え制御はシーケンシャルなチャネル入れ換えを
行うだけでよい０例えば、チャネル入れ換え回路の出力
データ１１０１に系列Ａ、チャネル入れ換え回路の出力
データ１１０２に系列Ｂ、チャネル入れ換え回路の出力
データ１１０３に系列Ｃが出力されている場合、チャネ
ル入れ換え回路１０４は、チャネル入れ換え回路の出力
データ１１０１に系列Ｂ、チャネル入れ換え回路の出力
データ１１０２に系列Ｃ、チャネル入れ換え回路の出力
データ１１０３に系列Ａ、または、チャネル入れ換え回
路の出力データ１１０１に系列Ｃ、チャネル入れ換え回
路の出力データ１１０□に系列Ａ、チャネル入れ換え回
路の出力データ１１０３に系列Ｂのデータを出力するよ
うなシーケンシャルなチャネル入れ換え制御を行うこと
ができる。The frame in the figure is 3-bit multiplexed, the subframe length is N bits (N is a multiple of 3), and one frame consists of 7 subframes, and the first bit of each subframe has a frame synchronization pattern. Fi(・1.2...,7
) indicates a frame synchronization bit pattern inserted in each subframe. As this frame synchronization pattern, a cyclic code with a code length of 7 generated from the generator polynomial shown in equation (3) is selected. For example, the code Wl shown in formula (10-1): (F tFz-F7)"<1100010)
= Insert (11) as a frame synchronization pattern. In the serial/parallel conversion circuit 103, the high-order group input data 101 consisting of the frame shown in FIG. This channel switching circuit 104 is connected to a synchronous control circuit 107 as described later.
After performing channel switching using the output information from
Outputs three series of information. With this channel switching control, once synchronization is achieved, subsequent channel control only needs to maintain that state, and there is no need to perform high-speed control. In addition, this channel switching circuit 104 does not require a function of connecting each input to an arbitrary output, and the channel switching control here only requires sequential channel switching. For example, the output data 1101 of the channel switching circuit If series A is output to the output data 1102 of the channel switching circuit, series B is output to the output data 1103 of the channel switching circuit, and series C is output to the output data 1103 of the channel switching circuit, the channel switching circuit 104 outputs series B and channel to the output data 1101 of the channel switching circuit. The output data 1102 of the switching circuit is series C, the output data 1103 of the channel switching circuit is series A, or the output data 1101 of the channel switching circuit is series C, the output data 110□ of the channel switching circuit is series A, and the output data 110□ of the channel switching circuit is series A. Sequential channel switching control such as outputting data of series B as output data 1103 can be performed.

以下、同期状態の確保、及び非同期状態におけるハンテ
ィング制御について順次説明する。Hereinafter, ensuring a synchronous state and hunting control in an asynchronous state will be sequentially explained.

まず、同期状態においては、チャネル入れ換え回路１０
４の３系列の出力には、第３図の示したようなフレーム
からなる系列が出力される。同図は、第２図で示した高
次群入力データのフレームが直並列変換回路１０３で３
ビツト展開されたもので、サブフレーム長はＮ／３ビツ
ト、１フレームは７個のサブフレームから構成されてい
る。＃１のフレームだけに、高次群入力データのフレー
ムに挿入された７ビツトの巡回符号をなすフレーム同期
用パターンが、Ｎ／３ビツト毎に分散して挿入される。First, in the synchronized state, the channel switching circuit 10
4, a series consisting of frames as shown in FIG. 3 is output. In this figure, the frame of the high-order group input data shown in FIG.
The subframe length is N/3 bits, and one frame consists of seven subframes. The frame synchronization pattern, which is a 7-bit cyclic code inserted into the frame of high-order group input data, is inserted into frame #1 only, distributed every N/3 bits.

同期状態においては、＃１のフレームがチャネル入れ換
え回路１０４の出力データ１１００、＃２のフレームが
チャネル入れ換、え回路１０４の出力データ１１０２、
＃３のフレームがチャネル入れ換え回路１０４の出力デ
ータ１１０３に現れる。チャネル入れ換え回路１０４の
出力データ１１０．〜１１０３は２分岐され、一方は割
り算器１０６１〜１０６３、他方は直並列変換回路１０
Ｂ、〜１０８３の入力情報となる。ここで割り算器１０
６、〜１０６３は、それぞれの入力情報をＮ／３ビツト
毎に取り込む。そして、この順次取り込まれた７ビツト
パターンを特徴とする特許多項式と、式（３）で示した
生成多項式Ｇ（Ｘ）との割り算を行う。同期状態におい
ては、割り算器１０６１だけが式（１１）で示したフレ
ーム同期用パターンを取り込み、剰余が零となる。割り
算器１０６１〜１０６３は、各々の剰余の結果を同期制
御回路１０７に供給する。同期制御回路１０７は、割り
算器１０６１の剰余零の確認と、割り算器１０６！が取
り込んだ７ビツトパターンと式（１１）で示したパター
ンの一致を確認することによりフレーム同期の確保確認
を行う。In the synchronized state, frame #1 is the output data 1100 of the channel switching circuit 104, frame #2 is the output data 1102 of the channel switching circuit 104,
Frame #3 appears in the output data 1103 of the channel switching circuit 104. Output data 110 of channel switching circuit 104. ~1103 are branched into two, one being the dividers 1061~1063 and the other being the serial/parallel conversion circuit 10.
B, ~1083 input information. Here divider 10
6 to 1063 take in each input information every N/3 bits. Then, the patent polynomial characterized by the sequentially captured 7-bit pattern is divided by the generator polynomial G(X) shown in equation (3). In the synchronized state, only the divider 1061 takes in the frame synchronization pattern shown in equation (11), and the remainder becomes zero. Dividers 1061 to 1063 supply their respective remainder results to synchronization control circuit 107. The synchronization control circuit 107 checks whether the remainder of the divider 1061 is zero and the divider 106! Frame synchronization is confirmed by confirming that the 7-bit pattern captured by the frame matches the pattern shown in equation (11).

他方、直並列変換回路１０Ｂ、〜１０８３に入力された
情報は、同期制御回路１０７のフレーム同期保持の情報
に基づき、更に３ビツトずつ展開される。つまり、低次
群出力データ１０９１〜１０９９には、高次群入力デー
タ１０１が９ビツト展開された更に低速化された信号が
現れることになる。On the other hand, the information input to the serial/parallel conversion circuits 10B to 1083 is further expanded into three bits each based on the frame synchronization maintenance information of the synchronization control circuit 107. In other words, in the low-order group output data 1091 to 1099, a signal obtained by expanding the high-order group input data 101 into 9 bits and made further slower appears.

次に、非同期状態に陥った場合のハンティング制御につ
いて説明する。非同期状態においては、まずチャネル入
れ換え回路１０４の出力データ１１０゜〜１１０３の何
れの系列に、第３図に示した＃１のフレームが送信され
ているのかの検出を行う、このために、割り算器１０６
．〜１０６３はチャネル入れ換え回路１０４の出力デー
タ１１０１〜１１０．をＮ／３ビット毎に取り込む、そ
して、この順次取り込まれた７ビツトパターンを符号語
とする符号多項式と、式（３）で示した生成多項式〇（
Ｘ）との割り算を行う。同期制御回路１０７においては
、その剰余の結果を調べる。何れの剰余も非零であるな
らば、割り算器１０６、〜１０６３がチャネル入れ換え
回路１０４の出力データ１１Ｏ８〜１１０３を、Ｎ／３
ビツト毎に取り込む位相を１ビツトシフトさせる。この
操作を割り算器１０６１〜１０６３の剰余の何れかが零
となるまで行う。Next, hunting control when an asynchronous state occurs will be explained. In the asynchronous state, first, it is detected to which series of the output data 110° to 1103 of the channel switching circuit 104 the frame #1 shown in FIG. 3 is being transmitted. 106
．． -1063 are output data 1101-110. of the channel switching circuit 104. is captured every N/3 bits, and a code polynomial whose code word is the 7-bit pattern captured sequentially and a generator polynomial 〇(
Perform division with X). In the synchronization control circuit 107, the remainder result is examined. If any remainder is non-zero, the dividers 106 to 1063 divide the output data 11O8 to 1103 of the channel switching circuit 104 into N/3
The phase to be captured is shifted by 1 bit for each bit. This operation is repeated until any of the remainders of the dividers 1061 to 1063 becomes zero.

割り算器１０６１〜１０６３の何れの剰余も非零である
ということは、割り算器１０６．〜１０６３に取り込ま
れるビット列が、第２図のフレームに挿入されたフレー
ム同期用パターン以外、つまりは、式（１１〉で示した
巡回符号を成すフレーム同期用パターン以外の情報であ
ることを意味する。他方、割り算器１０６１〜１０６３
の剰余の何れかが零になったということは、式（１１）
で示した巡回符号を成すフレーム同期用パターン群を検
出したことを意味する。このとき同期制御回路１０７に
おいては、どの割り算器１０６１〜１０６３の剰余が零
になったのかの判定を行う。つまり、割り算器１０６１
の剰余が零となった場合にはチャネル入れ換え回路１０
４の出力データ１１０□、割り算器１０６２の剰余が零
となった場合にはチャネル入れ換え回路１０４の出力デ
ータ１１０２、割り算器１０６３の剰余が零となった場
合にはチャネル入れ換え回路１０４の出力データ１１０
３の各々に、第３図の＃１のフレームからなる系列が受
信されていることになる。この結果に基づいて、同期制
御回路１０７はチャネル入れ換え回路１０４に制御情報
を送り、チャネル入れ換え回路１０４の出力データ１１
０１に第３図の＃１のフレームが送信されるように、シ
ーケンシャルなチャネル入れ換えを行う。The fact that the remainders of any of the dividers 1061 to 1063 are non-zero means that the remainders of the dividers 106. This means that the bit string captured in ~1063 is information other than the frame synchronization pattern inserted in the frame of FIG. 2, that is, other than the frame synchronization pattern forming the cyclic code shown in equation (11>). .On the other hand, the dividers 1061 to 1063
The fact that one of the remainders becomes zero means that Equation (11)
This means that a frame synchronization pattern group forming the cyclic code shown in is detected. At this time, the synchronization control circuit 107 determines which divider 1061 to 1063 has a remainder of zero. In other words, divider 1061
When the remainder becomes zero, the channel switching circuit 10
4, output data 110□ of the channel switching circuit 104 when the remainder of the divider 1062 becomes zero, output data 110 of the channel switching circuit 104 when the remainder of the divider 1063 becomes zero.
3, a sequence consisting of frame #1 in FIG. 3 is received. Based on this result, the synchronization control circuit 107 sends control information to the channel switching circuit 104, and outputs data 11 of the channel switching circuit 104.
Sequential channel switching is performed so that frame #1 in FIG. 3 is transmitted on time 01.

しかしながら、剰余が零となった割り算器に取り込まれ
た７ビツトパターンは、必ずしも式（１１）で示した符
号列と全く同じ順番で取り込まれているとは限らない。However, the 7-bit pattern taken into the divider whose remainder is zero is not necessarily taken in exactly the same order as the code string shown in equation (11).

つまりサブフレーム同期が確保されたに過ぎない。そこ
で同期制御回路１０７においては、シーケンシャルなチ
ャネル入れ換え制御と同時に、剰余を零とした割り算器
に取り込まれた７ビツトパターンと式（１１）の符号列
の位相差を検出し、フレーム同期確保を行う。In other words, subframe synchronization is simply ensured. Therefore, in the synchronization control circuit 107, at the same time as sequential channel switching control, frame synchronization is ensured by detecting the phase difference between the 7-bit pattern taken into the divider with a zero remainder and the code string of equation (11). .

チャネル入れ換え回路１０４の出力データ１１０１〜１
１０３におけるサブフレームビット数はＮ／３ビツトで
あるので、一度非同期状態に陥ってからチャネル入れ換
え制御並びにフレーム同期の確保を行うまでに要する最
悪なハンティング回数はＮ／３−１回となり、速やかな
同期処理が可能となる。Output data 1101-1 of channel switching circuit 104
Since the number of subframe bits in 103 is N/3 bits, the worst case number of hunting required to perform channel switching control and ensure frame synchronization after once falling out of synchronization is N/3-1, which means that Synchronous processing becomes possible.

以上、１フレーム内のサブフレーム数７、巡回符号の符
号長７、生成多項式Ｘ’＋Ｘ＋１の場合を例に挙げて説
明してきたが、本発明はこれらの組合せに限られるもの
ではなく、例えば高次群入力データにおけるビット多重
度を増すことにより、より処理速度を低速化することが
可能となる。また、割り算器１０６１〜１０６３は、シ
フトレジスタとｍ　ｏｄ　２の加算器を用いることによ
り容易に構成可能であり、回路の簡易化、小規模化を図
ることができる。So far, the case has been explained using an example in which the number of subframes in one frame is 7, the code length of the cyclic code is 7, and the generator polynomial is X'+X+1. However, the present invention is not limited to these combinations; By increasing the bit multiplicity in input data, it is possible to further reduce the processing speed. Further, the dividers 1061 to 1063 can be easily configured by using a shift register and a mod 2 adder, and the circuit can be simplified and downsized.

（発明の効果） このように、本発明による同期方式を用いれば、同期検
出が容易で、同期処理の低速化が図られ、また高次群デ
ータで特にフレーム構成を意識することなく系全体の状
態把握が可能となり、更には、平均非同期継続時間が従
来構成による同期方式に比べ著しく改善されていること
がわかる。(Effects of the Invention) As described above, by using the synchronization method according to the present invention, synchronization detection is easy, the speed of synchronization processing is reduced, and the state of the entire system can be grasped using high-order group data without being particularly conscious of the frame structure. Furthermore, it can be seen that the average asynchronous duration time is significantly improved compared to the synchronous method with the conventional configuration.

この発明は、このように高速・大容量な伝送系に適した
同期方式であり、将来より一層高速・大容量化される伝
送系への応用にその活用が期待されるものである。The present invention is a synchronization method suitable for such high-speed, large-capacity transmission systems, and is expected to be applied to transmission systems that will become even faster and larger in the future.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例におけるブロック図、第２図、
第３図は本発明におけるフレーム構成図、第４図、第５
図は従来例におけるフレーム構成図である。 図において、１０１高次群入カデータＳｉｎ、　１０２
高次群入力クロックＣＬＫｉｎ、１０３第一の直並列変
換回路、１０４チャネル入れ換え回路、１０５１／３分
周回路、　１０６．〜１０６３割り算器、１０７同期制
御回路、１０８、〜１０８．第二の直並列変換回路、１
０９１〜１０９９低次群出力データ５ｏｕｔ、１１０．
〜１１０３チャネル入れ換え回路１０４の出力データ。FIG. 1 is a block diagram of an embodiment of the present invention, FIG.
Figure 3 is a frame configuration diagram in the present invention, Figures 4 and 5.
The figure is a frame configuration diagram in a conventional example. In the figure, 101 higher-order group input data Sin, 102
High-order group input clock CLKin, 103 first serial/parallel conversion circuit, 104 channel switching circuit, 105 1/3 frequency dividing circuit, 106. ~1063 divider, 107 synchronous control circuit, 108, ~108. Second serial-to-parallel conversion circuit, 1
091-1099 Low-order group output data 5out, 110.
~1103 Output data of channel switching circuit 104.

Claims (1)

【特許請求の範囲】[Claims] 受信信号をＭビット毎に取り出す第１の直並列変換器と
、該直並列変換器のＭ本の出力が接続され、該Ｍ本の入
力信号のチャネルを入れ換えてＭ本の信号を出力するこ
とが可能なチャネル入れ換え器と、該チャネル入れ換え
器の各出力信号を入力線とし、該入力線から取り出され
る符号長Ｌビットを係数とする符号多項式と予め定めら
れた生成多項式との剰余を計算するＭ個の割算器と、前
記符号長Ｌビットと前記Ｍ個の割算器から送られてくる
該剰余の結果を用いて前記チャネル入れ換え回路のチャ
ネル入れ換え制御を行う手段と、前記チャネル入れ換え
制御手段の制御信号を入力とし、かつ前記チャネル入れ
換え器の出力信号を並列展開する第２の直並列変換器と
を含むことを特徴とするフレーム同期方式。A first serial-to-parallel converter that extracts the received signal every M bits is connected to M outputs of the serial-to-parallel converter, and outputs M signals by switching channels of the M input signals. A channel swapping device capable of M dividers; means for controlling channel swapping of the channel swapping circuit using the code length L bits and the result of the remainder sent from the M dividers; and the channel swapping control. a second serial-to-parallel converter which receives a control signal of the channel switching device as an input and parallelizes the output signal of the channel switching device.