JPH0998144A - Overhead inserting processing method for optical intermediate repeater system and optical intermediate repeater system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To minimize the delay of a main signal by accelerating processing by performing overhead inserting processing to the main signal without rearranging a leading position in the unit of bytes. SOLUTION: A main signal processing system 1A is provided with a serial/ parallel converter 3A, 1st time switch 4A and 2nd time switch. Besides, an overhead processing system 2A is provided with a 1st byte switch 8A, parity arithmetic part 9A, overhead generating part 10A and 2nd byte switch 11A. Then, signals from a data section containing frame leading information to the final data section in the main signal are shifted by one bit by the switch 4A, and the switch 6A performs the reversed processing to the switch 4A. Further, the switch 8A performs overhead inserting processing to the main signal without rearranging the leading position of the main signal in the unit of bytes in the main signal processing system. In this case, the switch 4A rearranges the leading position and the switch 11A performs the rearranging processing reverse to the switch 8A.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】（目次） 発明の属する技術分野 従来の技術（図２５〜図３７） 発明が解決しようとする課題（図２５，図２７） 課題を解決するための手段（図１，図２） 発明の実施の形態 （ａ）第１実施形態の説明（図３〜図１３） （ｂ）第２実施形態の説明（図１４） （ｃ）第３実施形態の説明（図１５〜図２３） （ｄ）第４実施形態の説明（図２４） 発明の効果(Technical Field of the Invention) TECHNICAL FIELD Conventional Technology (FIGS. 25 to 37) Problems to be Solved by the Invention (FIGS. 25 and 27) Means for Solving the Problems (FIGS. 1 and 2) Embodiment (a) Description of first embodiment (FIGS. 3 to 13) (b) Description of second embodiment (FIG. 14) (c) Description of third embodiment (FIGS. 15 to 23) ( d) Description of the fourth embodiment (FIG. 24) Effect of the invention

【０００２】[0002]

【産業上の利用分野】本発明は、光中間中継装置におけ
るオーバヘッド挿入処理方法及び光中間中継装置に関
し、特に、ＳＤＨ(Synchronous Digital Hierarchy）や
ＳＯＮＥＴ(Synchronous Optical Network）などの光通
信網に用いて好適な光中間中継装置におけるオーバヘッ
ド挿入処理方法及び光中間中継装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an overhead insertion processing method in an optical intermediate repeater and an optical intermediate repeater, and particularly to an optical communication network such as SDH (Synchronous Digital Hierarchy) and SONET (Synchronous Optical Network). The present invention relates to an overhead insertion processing method and a suitable optical intermediate relay device in an optical intermediate relay device.

【０００３】[0003]

【従来の技術】図２５は従来の一般的な光通信網の一例
を示すブロック図で、この図２５において、１０１，１
０４はそれぞれ光端局中継装置、１０２，１０３はそれ
ぞれ光中間中継装置であり、これらの各光端局中継装置
１０１，１０４，光中間中継装置１０２，１０３の間は
光ファイバを用いて相互に接続されている。2. Description of the Related Art FIG. 25 is a block diagram showing an example of a conventional general optical communication network. In FIG.
Reference numeral 04 is an optical terminal repeater, 102 and 103 are optical intermediate repeaters, and these optical terminal repeaters 101, 104 and optical intermediate repeaters 102, 103 are mutually connected using an optical fiber. It is connected.

【０００４】ここで、各光端局中継装置１０１，１０４
は、例えば、それぞれＡＴＭ(Asynchronous Transfer M
ode)交換機などに接続され、ＡＴＭセルと呼ばれる固定
長のデータを複数多重化するなどの処理を行なったのち
光信号に変換して、このデータを対向する装置側へ向け
て送信する一方、対向する装置側から送信されてくる多
重化データを元のデータ（ＡＴＭセル）に分離するなど
の処理を施してＡＴＭ交換機側へ出力するものである。Here, each optical terminal repeater 101, 104
Are ATM (Asynchronous Transfer M)
ode) Connected to a switch, etc., and after processing such as multiplexing a plurality of fixed-length data called ATM cells, converts it to an optical signal and transmits this data to the opposite device side, while The multiplexed data transmitted from the device side is subjected to processing such as separation into original data (ATM cell) and output to the ATM exchange side.

【０００５】また、各光中間中継装置１０２，１０３
は、一般にリジェネレータ(REGENERATOR) と呼ばれ、光
端局中継装置１０１，１０４間で遣り取りされる多重化
データに対して、それぞれデータの転送先や伝送路の状
態を示すオーバヘッドと呼ばれる部分の情報の書き換
え，監視などを行なってデータの再生を行なうものであ
る。なお、このオーバヘッドには、中継セクション用の
セクション・オーバヘッド（ＳＯＨ），多重セクション
用のライン・オーバヘッド（ＬＯＨ）及びトランスミッ
ション・パス用のパス・オーバヘッド（ＰＯＨ）がある
が、光中間中継装置１０２，１０３では、ＳＯＨについ
てのみ情報の書き換え，監視などが行なわれるようにな
っている。Further, each optical intermediate repeater 102, 103
Is generally called a regenerator, and for multiplexed data exchanged between the optical terminal repeaters 101 and 104, information of a portion called overhead indicating a data transfer destination and a state of a transmission line, respectively. The data is reproduced by rewriting, monitoring, etc. The overhead includes a section overhead (SOH) for the relay section, a line overhead (LOH) for the multiple section, and a path overhead (POH) for the transmission path. In 103, information is rewritten and monitored only for SOH.

【０００６】このような構成により、上述の光通信網で
は、光端局中継装置１０１，１０４間で長距離伝送を行
なう際にも、各光中間中継装置１０２，１０３毎にオー
バヘッド（ＳＯＨ）の書き換え，監視などが行なわれて
データが再生されてゆくので、データが伝送途中に損失
することなく確実に伝送されるようになっている。とこ
ろで、このように光端局中継装置１０１，１０４間で遣
り取りされるデータ（多重化データ）は、周知のよう
に、ＳＤＨではＳＴＭ−Ｎ信号、ＳＯＮＥＴではＳＴＳ
−Ｍ信号と呼ばれている。なお、Ｎ，Ｍはそれぞれデー
タの多重度（多重化されているチャネル数）を表し、多
重化前の個々のデータはそれぞれ１５０Ｍｂｐｓ系列の
伝送速度を持ったＳＴＭ−１信号，ＳＴＳ−３ｃ信号と
呼ばれている。With such a configuration, in the above-described optical communication network, even when long-distance transmission is performed between the optical terminal repeaters 101 and 104, overhead (SOH) is generated in each of the optical intermediate repeaters 102 and 103. Since data is regenerated by rewriting, monitoring, etc., the data is surely transmitted without loss during transmission. By the way, as is well known, the data (multiplexed data) exchanged between the optical terminal repeaters 101 and 104 in this manner is an STM-N signal in SDH and an STS in SONET.
-Called the M signal. Note that N and M respectively represent the degree of multiplexing of data (the number of channels that are multiplexed), and the individual data before multiplexing are the STM-1 signal and the STS-3c signal each having a transmission rate of 150 Mbps series. being called.

【０００７】図２６は上記のＳＴＳ−３ｃ信号のフレー
ム・フォーマットの一例を示す図で、この図２６に示す
ように、ＳＴＳ−３ｃ信号は、９行×９０列（バイト）
のフォーマット構成となっており、このうち９行×３列
分でオーバヘッド部１０５が形成され、残りの９行×８
７列でデータ部１０６が形成されている。また、オーバ
ヘッド部１０５には、さらにＳＯＨ，ＬＯＨが格納さ
れ、データ部１０６には、それぞれの転送先などを示す
ＰＯＨが付された低次群のデータが格納されている。FIG. 26 is a diagram showing an example of the frame format of the STS-3c signal described above. As shown in FIG. 26, the STS-3c signal has 9 rows × 90 columns (bytes).
The overhead section 105 is formed by 9 rows × 3 columns, and the remaining 9 rows × 8
The data section 106 is formed by seven columns. Further, the overhead section 105 further stores SOH and LOH, and the data section 106 stores low-order group data to which POH indicating each transfer destination is attached.

【０００８】さらに、この図２６に示すように、ＳＯＨ
は、フレーム同期を取るためのフレームパターン（Ａ
１，Ａ２バイト），回線（伝送路）の障害などを監視す
るための情報（Ｂ１バイト），ＳＴＳ−３ｃ信号に設定
される識別情報（Ｃ１バイト）など９種類のバイトから
なり、ＬＯＨはデータ部１０６における各データの収容
位置を示すポインタ・バイト（Ｈ１〜Ｈ３バイト）など
の１８種類のバイトからなっている。Further, as shown in FIG. 26, SOH
Is a frame pattern (A
1, A2 bytes), information (B1 byte) for monitoring line (transmission path) failures, etc., identification information (C1 byte) set in the STS-3c signal, and LOH is data. It is made up of 18 types of bytes such as pointer bytes (H1 to H3 bytes) indicating the accommodation position of each data in the unit 106.

【０００９】なお、ＳＴＭ−１信号は、Ａ１，Ａ２バイ
トなどの一部のバイトの定義が異なるだけで、基本的
に、このＳＴＳ−３ｃ信号と同一のフレーム・フォーマ
ットを有している。そして、上述のごとくフレーム・フ
ォーマットを有するデータ（ＳＴＳ−Ｍ信号又はＳＴＭ
−Ｎ信号）が、例えば、図２５に示す光端局中継装置１
０１，１０４間で遣り取りされる場合、このＳＴＳ−Ｍ
信号は、各光中間中継装置１０２，１０３でそれぞれＳ
ＯＨの書き換え，監視などが行なわれてデータの再生が
行なわれる。The STM-1 signal basically has the same frame format as the STS-3c signal, except that the definition of some bytes such as A1 and A2 bytes is different. Then, the data having the frame format as described above (STS-M signal or STM
-N signal) is, for example, the optical terminal repeater 1 shown in FIG.
When exchanged between 01 and 104, this STS-M
The signal is sent to each of the optical intermediate repeaters 102 and 103 by S.
Data is reproduced by rewriting and monitoring OH.

【００１０】このため、光中間中継装置１０２（又は、
１０３）は、図２７に示すように、オーバヘッド（ＳＯ
Ｈ）の書き換え（挿入）処理を施す主信号処理系１１１
として、シリアル／パラレル（Ｓ／Ｐ）変換器１１２，
バイトスイッチ（ＢＳＷ１）１１３，デスクランブラ
（ＤＳＣＲ）１１４，障害制御部１１５，オーバヘッド
挿入部(SOH INS) １１６，スクランブラ（ＳＣＲ）１１
７，バイトスイッチ（ＢＳＷ２）１１８及びパラレル／
シリアル（Ｐ／Ｓ）変換器１１９をそなえ、入力データ
からフレームパターンを検出するフレームパターン検出
系１２６として、フレームパターン検出部（ＦＤＥＴ）
１２７，同期保護部（ＳＹＮＣ）１２８及びタイミング
パルス生成部（ＰＧ）１２９をそなえ、さらに、主信号
処理系１１１に挿入すべきオーバヘッド（ＳＯＨ）を生
成するオーバヘッド処理系１３２として、パリティ演算
部(B1 PTY)１３３及びオーバヘッド生成部(SOH GEN) １
３４をそなえて構成される。Therefore, the optical intermediate repeater 102 (or,
103), as shown in FIG.
H) main signal processing system 111 for rewriting (inserting) processing
, A serial / parallel (S / P) converter 112,
Byte switch (BSW1) 113, descrambler (DSCR) 114, failure control unit 115, overhead insertion unit (SOH INS) 116, scrambler (SCR) 11
7, byte switch (BSW2) 118 and parallel /
A frame pattern detection unit (FDET) is provided as a frame pattern detection system 126 which includes a serial (P / S) converter 119 and detects a frame pattern from input data.
127, a synchronization protection unit (SYNC) 128 and a timing pulse generation unit (PG) 129, and further as an overhead processing system 132 for generating overhead (SOH) to be inserted into the main signal processing system 111, a parity operation unit (B1 PTY) 133 and overhead generator (SOH GEN) 1
It is configured with 34.

【００１１】ここで、まず、主信号処理系１１２におい
て、Ｓ／Ｐ変換器１１２は、入力データとして１６本の
並列データ線を通じて伝送されてくるパラレルデータ
（例えば、６２２ＭｂｐｓのＳＴＳ−１２信号）を３２
パラレルのデータ（主信号データ）にＳ／Ｐ変換するこ
とによってデータの伝送速度を３１１Ｍｂｐｓに速度変
換するものであり、バイトスイッチ１１３は、このＳ／
Ｐ変換器１１２からの主信号データに対してバイト単位
の先頭位置の並べ替えを行なうものである。First, in the main signal processing system 112, the S / P converter 112 receives parallel data (for example, an STS-12 signal of 622 Mbps) transmitted as input data through 16 parallel data lines. 32
The data transmission speed is converted to 311 Mbps by S / P conversion into parallel data (main signal data), and the byte switch 113 uses the S / P conversion.
The head position of the main signal data from the P converter 112 is rearranged in byte units.

【００１２】なお、具体的に、このバイトスイッチ１１
３では、後述するフレームパターン検出系１２６の同期
保護部１２８で同期保護の取られたフレームパルス（フ
レームパターン検出情報）に応じてセレクタ（ＳＥＬ）
１２１を切り替えて、Ｓ／Ｐ変換器１１２からの主信号
データと、この主信号データをフリップフロップ（Ｆ
Ｆ）回路１２０で所要時間（例えば、１ビット分）遅延
させたデータとを選択的に出力することによって、後述
するごとくデータの先頭位置がタイムスロットの先頭に
くるように並べ替えが行なわれるようになっている。Incidentally, specifically, this bite switch 11
In 3, the selector (SEL) is selected according to the frame pulse (frame pattern detection information) whose synchronization is protected by the synchronization protection unit 128 of the frame pattern detection system 126 described later.
121 by switching the main signal data from the S / P converter 112 and the main signal data to the flip-flop (F
F) The circuit 120 selectively outputs the data delayed by the required time (for example, 1 bit), so that the rearrangement is performed so that the head position of the data comes to the head of the time slot as described later. It has become.

【００１３】また、デスクランブラ１１４は、スクラン
ブルがかけられている（ランダム化されている）主信号
データに対してデスクランブル処理を施すことによりデ
ータを元の状態に戻すものであり、障害制御部１１５
は、回線断などの障害のために回線警報表示信号（ＬＡ
ＩＳ：Line Alarm Indication Signal) が発生すると、
主信号データを強制的に全て“１”にするもので、この
場合は、ＯＲゲート１２２によりその機能が実現されて
いる。The descrambler 114 restores the data to the original state by performing descramble processing on the scrambled (randomized) main signal data. 115
Is a line alarm display signal (LA
IS: Line Alarm Indication Signal)
The main signal data is all forcibly set to "1". In this case, the function is realized by the OR gate 122.

【００１４】さらに、オーバヘッド挿入部１１６は、主
信号データに対してＳＯＨの挿入を行なうもので、具体
的には、フレームパターン検出系１２６のタイミングパ
ルス生成部１２９から供給されるタイミングパルスに応
じて、主信号データとオーバヘッド生成部１３４で生成
されるＳＯＨとがセレクタ１２３から選択的に出力され
ることによって主信号データに対するＳＯＨの挿入処理
が行なわれるようになっている。Further, the overhead inserting section 116 inserts SOH into the main signal data, and specifically, according to the timing pulse supplied from the timing pulse generating section 129 of the frame pattern detecting system 126. The main signal data and the SOH generated by the overhead generating unit 134 are selectively output from the selector 123, so that the SOH insertion process for the main signal data is performed.

【００１５】また、スクランブラ１１７は、このように
ＳＯＨが挿入された主信号データをランダム化してスク
ランブル処理を施すものであり、バイトスイッチ１１８
は、バイトスイッチ１１３と同様に、同期保護部１２８
で同期保護の取られたフレーパルスに応じてセレクタ１
２５を切り替えることにより、主信号データの先頭位置
の並べ替えを行なうものであるが、この場合は、バイト
スイッチ１１３での並べ替え処理とは逆の並べ替え（バ
イト戻し）処理を行なって、主信号データのタイムスロ
ットを元の状態に戻すようになっている。The scrambler 117 randomizes the main signal data in which the SOH is inserted in this way and performs scrambling processing, and the byte switch 118.
Is similar to the byte switch 113, the synchronization protection unit 128.
Selector 1 according to the frame pulse for which synchronization protection is taken with
By switching 25, the start position of the main signal data is rearranged. In this case, the rearrangement process (byte return) opposite to the rearrangement process by the byte switch 113 is performed, and the main signal data is rearranged. The time slot of the signal data is designed to be restored to the original state.

【００１６】Ｐ／Ｓ変換器１１９は、このようにして元
のタイムスロットの状態に戻された主信号データ（３２
パラレルデータ）をシリアル変換することにより、元の
入力データ（６２２Ｍｂｐｓの１６パラレルデータ）に
戻すものである。次に、フレームパターン検出系１２６
において、フレームパターン検出部１２７は、Ｓ／Ｐ変
換器１１２でＳ／Ｐ変換された主信号データのフレーム
パターン（図２６に示すＡ１，Ａ２バイト）を検出し
て、これに応じたフレームパルスを生成するものであ
り、同期保護部１２８は、このフレームパターン検出部
１２７で検出されたフレームパルスに対して同期保護を
取るもので、同期保護回路１３０及びラッチ（ＬＡＴＣ
Ｈ）回路１２８からなっている。The P / S converter 119 has the main signal data (32) restored to the original time slot state in this way.
By converting the parallel data) into serial data, the original input data (16 parallel data of 622 Mbps) is restored. Next, the frame pattern detection system 126
26, the frame pattern detection unit 127 detects the frame pattern (A1 and A2 bytes shown in FIG. 26) of the main signal data that is S / P converted by the S / P converter 112, and generates a frame pulse corresponding to this. The synchronization protection unit 128 performs synchronization protection on the frame pulse detected by the frame pattern detection unit 127, and includes a synchronization protection circuit 130 and a latch (LATC).
H) circuit 128.

【００１７】また、タイミングパルス生成部１２９は、
この同期保護部１２８で保護の取られたフレームパルス
に応じて、オーバヘッド挿入部１１６でのオーバヘッド
挿入処理及びオーバヘッド生成部１３４でのオーバヘッ
ド生成処理のタイミングを指示するためのタイミングパ
ルスを生成するものである。さらに、オーバヘッド処理
系１３２において、パリティ演算部１３３は、ＳＯＨ挿
入後の主信号データのＢ１バイト（図２６参照）につい
てパリティ演算を施すことによって中継セクションでの
誤り監視データを新たに生成してオーバヘッド生成部１
３４へ出力するものであり、オーバヘッド生成部１３４
は、この誤り監視データと、外部から供給されるＳＯＨ
データとに基づいて、主信号処理系１１１に挿入すべき
ＳＯＨを生成し、タイミングパルス生成部１２９から供
給されるタイミングパルスに応じて、これをオーバヘッ
ド挿入部１１６へ出力するものである。Further, the timing pulse generator 129 is
A timing pulse for instructing the timing of the overhead insertion processing in the overhead insertion section 116 and the overhead generation processing in the overhead generation section 134 is generated according to the frame pulse protected by the synchronization protection section 128. is there. Further, in the overhead processing system 132, the parity calculation unit 133 newly generates error monitoring data in the relay section by performing parity calculation on the B1 byte (see FIG. 26) of the main signal data after SOH insertion, and the overhead is generated. Generator 1
Output to the overhead generating unit 134.
Is the error monitoring data and SOH supplied from the outside.
The SOH to be inserted into the main signal processing system 111 is generated based on the data and is output to the overhead inserting section 116 according to the timing pulse supplied from the timing pulse generating section 129.

【００１８】このような構成により、上述の光中間中継
装置１０２（又は、１０３）では、主信号処理系１１１
において、入力データ（例えば、６２２Ｍｂｐｓの伝送
速度を持ったデータ）が、Ｓ／Ｐ変換器１１２でＳ／Ｐ
変換されることによって３２本のパラレルデータ（３１
１Ｍｂｐｓの主信号データ）に速度変換される。このと
き、入力データとして、例えば、図２８〜図３１に示す
ようなパターン(PATTERN) １〜３２〔フレーム先頭情報
（＃１−１）がそれぞれ１〜３２番目のデータ線に位置
するパターン〕のタイムスロットを有するデータ（＃１
−１〜＃４−８，＃５−１〜＃８−８）が入力されたと
すると、Ｓ／Ｐ変換後の主信号データはそれぞれ図３２
〜図３５に示すようなタイムスロットＴＳ１〜ＴＳ３を
持ったデータとなる。With such a configuration, in the optical intermediate repeater 102 (or 103) described above, the main signal processing system 111 is used.
In, the input data (for example, data having a transmission rate of 622 Mbps) is S / P converted by the S / P converter 112.
32 parallel data (31
The speed is converted into the main signal data of 1 Mbps). At this time, as the input data, for example, patterns (PATTERN) 1 to 32 [frame head information (# 1-1) located on the 1st to 32nd data lines, respectively, as shown in FIGS. 28 to 31] are input. Data with time slots (# 1
-1 to # 4-8, # 5-1 to # 8-8) are input, the main signal data after S / P conversion is shown in FIG.
The data has time slots TS1 to TS3 as shown in FIG.

【００１９】そして、この主信号データは、バイトスイ
ッチ１１３でセレクタ１２１が同期保護部１２８からの
フレームパルスに応じて切り替えられることによって、
後段のオーバヘッド挿入部１１６でのＳＯＨの挿入処理
が容易に行なえるように、データの先頭位置の並べ替え
が行なわれる。例えば、入力データとして、図３６
（ａ）に示すようなパターン９〔フレーム先頭情報（＃
１−１）が９番目のデータ線に位置するパターン）のタ
イムスロットを持ったデータが入力されたとすると、こ
の入力データは、上述のように、Ｓ／Ｐ変換器１１２で
のＳ／Ｐ変換により、図３６（ｂ）に示すようなタイム
スロットのデータに変換されるが、このデータは、バイ
トスイッチ１１３によって、図３６（ｃ）に示すごと
く、フレーム先頭情報（＃１−１）がタイムスロットの
先頭位置にくるように並べ替えが行なわれる。Then, the main signal data is switched by the byte switch 113 by the selector 121 according to the frame pulse from the synchronization protection unit 128.
The head position of the data is rearranged so that the SOH insertion processing in the overhead insertion unit 116 in the subsequent stage can be easily performed. For example, as input data, as shown in FIG.
Pattern 9 [frame start information (#
If data having a time slot of (1-1) is located on the ninth data line) is input, this input data is S / P converted by the S / P converter 112 as described above. 36B, the data is converted into the data of the time slot as shown in FIG. 36B. The data is converted into the time slot data by the byte switch 113 as shown in FIG. 36C. The rearrangement is performed so that the slot is located at the head position.

【００２０】そして、このように先頭位置の並べ替えが
行なわれた主信号データは、デスクランブラ１１４でデ
スクランブル処理が施されたのち、オーバヘッド挿入部
１１６へ出力される。従って、オーバヘッド挿入部１１
６では、同期保護部１２８からのフレームパターン検出
情報に応じてセレクタ１２３を切り替えることによっ
て、オーバヘッド生成部１３４で生成されるＳＯＨを先
頭から順に出力するだけで、主信号データのタイムスロ
ットの先頭から順にＳＯＨが挿入されてゆく。The main signal data whose head positions have been rearranged in this way is descrambled by the descrambler 114 and then output to the overhead inserting section 116. Therefore, the overhead insertion portion 11
6, the selector 123 is switched according to the frame pattern detection information from the synchronization protection unit 128, so that the SOH generated by the overhead generation unit 134 is simply output in order from the beginning, and from the beginning of the time slot of the main signal data. SOH is inserted in order.

【００２１】その後、このようにＳＯＨが挿入されてオ
ーバヘッド情報の書き換えられた主信号データは、スク
ランブラ１１７でスクランブル処理が施されたのち、バ
イトスイッチ１１８によって、バイトスイッチ１１３で
の並べ替え処理とは逆の並べ替え処理が施されることに
よって、例えば、図３７（ａ）に示すように、元のタイ
ムスロット〔図３６（ｂ）に示すタイムスロット〕に戻
され、さらに、Ｐ／Ｓ変換器１１９でＰ／Ｓ変換が施さ
れることによって、図３７（ｂ）に示すように、元の入
力データと同じタイムスロットに戻されて出力される。Thereafter, the main signal data in which the SOH is inserted and the overhead information is rewritten in this way is scrambled by the scrambler 117 and then rearranged by the byte switch 113 by the byte switch 118. Is subjected to reverse rearrangement processing, so that the original time slot [time slot shown in FIG. 36 (b)] is returned to the original time slot as shown in FIG. 37 (a), and further P / S conversion is performed. By the P / S conversion being performed by the device 119, the same time slot as the original input data is returned and output as shown in FIG. 37 (b).

【００２２】つまり、この図２７に示す光中間中継装置
１０２（又は、１０３）は、主信号処理系１１１におい
て、スクランブラ１１４，デスクランブラ１１７によっ
て主信号データに対してスクランブル処理，デスクラン
ブル処理を施すとともに、バイトスイッチ１１３，１１
８によって、バイト単位での先頭位置の並べ替えを施し
てから、オーバヘッド挿入処理を施すようになってい
る。That is, in the optical intermediate repeater 102 (or 103) shown in FIG. 27, in the main signal processing system 111, a scrambler 114 and a descrambler 117 scramble and descramble the main signal data. In addition to performing, bite switches 113 and 11
8, the start position is rearranged in byte units, and then the overhead insertion processing is performed.

【００２３】[0023]

【発明が解決しようとする課題】しかしながら、このよ
うな光中間中継装置１０２（又は、１０３）では、主信
号処理系１１１において、スクランブラ１１４，デスク
ランブラ１１７によるスクランブル処理，デスクランブ
ル処理やバイトスイッチ１１３，１１８による並べ替え
処理が行なわれるので、光端局中継装置１０１，１０４
（図２５参照）間に、このような光中間中継装置１０２
（又は、１０３）を多く配置するほど、主信号データの
伝送に大きな遅延(Transmission Delay)が生じてしまう
という課題がある。However, in such an optical intermediate repeater 102 (or 103), in the main signal processing system 111, the scrambler 114, the descrambler 117 performs the scramble processing, the descramble processing, and the byte switch. Since the rearrangement processing is performed by 113, 118, the optical terminal repeaters 101, 104
(See FIG. 25).
The more (or 103) is arranged, the larger the delay (Transmission Delay) in the transmission of the main signal data, which is a problem.

【００２４】また、上述のフレームパターン検出系１２
６においては、Ｓ／Ｐ変換器１１２で３２パラレルデー
タにＳ／Ｐ変換された主信号データからフレームパター
ンを検出して、これに基づいて、各バイトスイッチ１１
３，１１８におけるセレクタ１２１，１３５の切り替え
情報（フレームパルス）を３２パターン生成するように
なっているが、取り扱うデータの伝送速度が高速になれ
ばなるほど、このフレームパターン検出系１２６は、超
並列処理インターフェースを取らざるを得なくなる。The frame pattern detection system 12 described above is also used.
6, the frame pattern is detected from the main signal data S / P converted into 32 parallel data by the S / P converter 112, and each byte switch 11 is detected based on the frame pattern.
32 patterns of switching information (frame pulses) of the selectors 121 and 135 in 3, 118 are generated, but the higher the transmission speed of the data to be handled, the more the frame pattern detection system 126 performs the parallel processing. I have no choice but to take an interface.

【００２５】このため、各バイトスイッチ１１３，１１
８のための切り替え情報もこれに応じて増加することに
なり、結果的に、フレームパターン検出部１２７などに
おける各ゲート間の分岐数が増加し、各バイトスイッチ
１１３，１１８前後のセットアップ・マージン（回路配
置の余裕）の確保が難しくなってしまうという課題もあ
る。Therefore, each byte switch 113, 11
The switching information for 8 also increases accordingly, resulting in an increase in the number of branches between each gate in the frame pattern detection unit 127 and the like, and a setup margin (before and after each byte switch 113, 118). There is also a problem that it becomes difficult to secure a circuit arrangement margin).

【００２６】さらに、上述の光中間中継装置１０２（又
は、１０３）では、回線断などの障害によりＬＡＩＳ信
号が発生した場合、障害制御部１１５によって、主信号
データを全て“１”にする処理が行なわれるようになっ
ているが、図２７に示すように、この処理も主信号処理
系１１１において行なわれるため、主信号データの伝送
に遅延が生じてしまう。Further, in the above-described optical intermediate repeater 102 (or 103), when the LAIS signal is generated due to a failure such as a line disconnection, the failure control unit 115 performs processing for setting all the main signal data to "1". However, as shown in FIG. 27, since this process is also performed in the main signal processing system 111, a delay occurs in the transmission of the main signal data.

【００２７】本発明は、このような課題に鑑み創案され
たもので、オーバヘッドの挿入処理に際して、主信号処
理系において行なわれていた主信号に対する先頭位置の
並び替えをオーバヘッド処理系で行なうことにより、主
信号処理系での処理を高速化して主信号の遅延を最小限
に抑制できるようにした、光中間中継装置におけるオー
バヘッド挿入処理方法及び光中間中継装置を提供するこ
とを目的とする。The present invention was devised in view of the above problems, and in the overhead insertion processing, the rearrangement of the head position for the main signal, which was performed in the main signal processing system, is performed in the overhead processing system. An object of the present invention is to provide an overhead insertion processing method in an optical intermediate repeater and an optical intermediate repeater capable of speeding up the processing in the main signal processing system and suppressing the delay of the main signal to a minimum.

【００２８】[0028]

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示す光中間中継装置において、１
Ａは入力信号をシリアル／パラレル変換したあとオーバ
ヘッド挿入処理を施す主信号処理系、２Ａはこの主信号
処理系１Ａに挿入すべきオーバヘッドを生成するオーバ
ヘッド処理系で、この図１に示すように、主信号処理系
１Ａには、シリアル／パラレル変換器３Ａ，第１時間ス
イッチ４Ａ，オーバヘッド挿入部５Ａ，第２時間スイッ
チ６Ａ及びパラレル／シリアル変換器７Ａが設けられ、
オーバヘッド処理系２Ａには、第１バイトスイッチ８
Ａ，パリティ演算部９Ａ，オーバヘッド生成部１０Ａ及
び第２バイトスイッチ１１Ａが設けられている。FIG. 1 is a block diagram of the principle of the present invention. In the optical intermediate repeater shown in FIG.
A is a main signal processing system that performs overhead insertion processing after serial / parallel conversion of an input signal, and 2A is an overhead processing system that generates an overhead to be inserted into this main signal processing system 1A. As shown in FIG. The main signal processing system 1A is provided with a serial / parallel converter 3A, a first time switch 4A, an overhead insertion section 5A, a second time switch 6A and a parallel / serial converter 7A,
The overhead processing system 2A includes a first byte switch 8
A, a parity calculator 9A, an overhead generator 10A, and a second byte switch 11A are provided.

【００２９】ここで、まず、主信号処理系１Ａにおい
て、シリアル／パラレル変換器３Ａは、入力信号をシリ
アル／パラレル変換するものであり、第１時間スイッチ
４Ａは、シリアル／パラレル変換器３Ａでパラレル変換
された主信号のうちフレーム先頭情報を含むデータ部分
から最後のデータ部分までの信号を１ビットシフトさせ
て、オーバヘッドが挿入されるべきタイムスロットを一
致させるものである。Here, first, in the main signal processing system 1A, the serial / parallel converter 3A converts the input signal to serial / parallel, and the first time switch 4A is parallel to the serial / parallel converter 3A. In the converted main signal, the signal from the data portion including the frame head information to the last data portion is shifted by 1 bit to match the time slot in which the overhead is to be inserted.

【００３０】また、オーバヘッド挿入部５Ａは、この第
１時間スイッチ４Ａでオーバヘッドが挿入されるべきタ
イムスロットを一致せしめられた信号について、オーバ
ヘッドの挿入処理を施すものであり、第２時間スイッチ
６Ａは、オーバヘッド挿入部５Ａからの出力について、
上述の第１時間スイッチ４Ａとは逆の処理を施すもので
あり、パラレル／シリアル変換器７Ａは、第２時間スイ
ッチ６Ａの出力についてパラレル／シリアル変換するも
のである。The overhead inserting section 5A performs an overhead inserting process on the signal whose time slot in which the overhead is to be inserted is matched by the first time switch 4A, and the second time switch 6A is provided. About the output from the overhead insertion section 5A,
The reverse processing of the first time switch 4A is performed, and the parallel / serial converter 7A performs parallel / serial conversion on the output of the second time switch 6A.

【００３１】一方、オーバヘッド処理系２Ａにおいて、
第１バイトスイッチ８Ａは、オーバヘッド挿入部５Ａか
らの出力に基づいて、バイト単位の先頭位置並び替えを
行なうものであり、パリティ演算部９Ａは、オーバヘッ
ド挿入部５Ａからの出力に基づいて、パリティ演算を施
すものである。さらに、オーバヘッド生成部１０Ａは、
バイト単位の先頭位置並び替え及びパリティ演算を施さ
れたものと、外部のオーバヘッド情報とに基づいて、主
信号処理系１Ａに挿入すべきオーバヘッドを生成するも
のであり、第２バイトスイッチ１１Ａは、オーバヘッド
生成部１０Ａからの出力について、第１バイトスイッチ
８Ａでの並び替え処理とは逆のバイト戻し並び替え処理
を施して、これをオーバヘッド挿入部５Ａへ出力するも
のである（請求項２）。On the other hand, in the overhead processing system 2A,
The first byte switch 8A performs rearrangement of the head position in byte units based on the output from the overhead inserting section 5A, and the parity calculating section 9A calculates the parity based on the output from the overhead inserting section 5A. Is to be applied. Furthermore, the overhead generation unit 10A
Overhead to be inserted into the main signal processing system 1A is generated on the basis of the one in which the head position is rearranged in byte units and parity calculation is performed, and the external overhead information. The second byte switch 11A is The output from the overhead generation unit 10A is subjected to a byte return rearrangement process which is the reverse of the rearrangement process in the first byte switch 8A and is output to the overhead insertion unit 5A (claim 2).

【００３２】このような構成により、上述の光中間中継
装置では、まず、主信号処理系１Ａにおいては、第１時
間スイッチ４Ａによって、シリアル／パラレル変換器３
Ａでパラレル変換された主信号のうちフレーム先頭情報
を含むデータ部分から最後のデータ部分までの信号が１
ビットシフトされて、オーバヘッドが挿入されるべきタ
イムスロットが一致させられる。With such a configuration, in the above-described optical intermediate repeater, first, in the main signal processing system 1A, the serial / parallel converter 3 is operated by the first time switch 4A.
The signal from the data portion including the frame head information to the last data portion in the main signal converted in parallel in A is 1
Bit-shifted to match the time slots where the overhead is to be inserted.

【００３３】一方、オーバヘッド処理系２Ａにおいて
は、第１バイトスイッチ８Ａによって、オーバヘッド挿
入部５Ａからの出力に基づいて、バイト単位の先頭位置
並び替えが行なわれ、第２バイトスイッチによって、主
信号処理系１Ａに挿入すべきオーバヘッドについて、第
１バイトスイッチ８Ａでの並べ替え処理とは逆のバイト
戻し並べ替え処理が施されて、これがオーバヘッド挿入
部５Ａへ出力されることにより、オーバヘッドの挿入処
理が行なわれる。On the other hand, in the overhead processing system 2A, the first byte switch 8A rearranges the head position in byte units based on the output from the overhead inserting section 5A, and the second byte switch performs the main signal processing. The overhead to be inserted into the system 1A is subjected to byte return rearrangement processing which is the reverse of the rearrangement processing in the first byte switch 8A, and is output to the overhead insertion unit 5A, whereby the overhead insertion processing is performed. Done.

【００３４】つまり、この光中間中継装置は、オーバヘ
ッド処理系２Ａにおいて、第１バイトスイッチ８Ａ，第
２バイトスイッチ１１Ａによって、バイト単位での先頭
位置の並べ替えを施すので、主信号処理系１Ａにおい
て、主信号に対してバイト単位での先頭位置の並べ替え
を行なうことなく、オーバヘッド挿入処理を施すことが
できるようになっている（請求項１）。That is, in this optical intermediate repeater, in the overhead processing system 2A, the first byte switch 8A and the second byte switch 11A are used to rearrange the start positions in byte units, so that in the main signal processing system 1A. The overhead insertion process can be performed on the main signal without rearranging the start position in units of bytes (claim 1).

【００３５】次に、図２も本発明の原理ブロック図であ
るが、この図２に示す光中間中継装置も、入力信号をシ
リアル／パラレル変換したあとオーバヘッド挿入処理を
施す主信号処理系１Ｂと、この主信号処理系１Ｂに挿入
すべきオーバヘッドを生成するオーバヘッド処理系２Ｂ
とをそなえており、さらに、主信号処理系１Ｂには、シ
リアル／パラレル変換器３Ｂ，オーバヘッド挿入部４Ｂ
及びパラレル／シリアル変換器５Ｂが設けられ、オーバ
ヘッド処理系２Ｂには、第３時間スイッチ６Ｂ，第３バ
イトスイッチ７Ｂ，パリティ演算部８Ｂ，オーバヘッド
生成部９Ｂ，第４バイトスイッチ１０Ｂ及び第４時間ス
イッチ１１Ｂが設けられている。Next, FIG. 2 is a block diagram of the principle of the present invention. The optical intermediate repeater shown in FIG. 2 also has a main signal processing system 1B which performs serial / parallel conversion of an input signal and then performs overhead insertion processing. , An overhead processing system 2B for generating an overhead to be inserted into this main signal processing system 1B
Further, the main signal processing system 1B includes a serial / parallel converter 3B and an overhead insertion section 4B.
And a parallel / serial converter 5B, and the overhead processing system 2B includes a third time switch 6B, a third byte switch 7B, a parity calculator 8B, an overhead generator 9B, a fourth byte switch 10B and a fourth time switch. 11B is provided.

【００３６】ここで、まず、主信号処理系１Ｂにおい
て、シリアル／パラレル変換器３Ｂは、入力信号をシリ
アル／パラレル変換するものであり、オーバヘッド挿入
部４Ｂは、このシリアル／パラレル変換器３Ｂでパラレ
ル変換された信号について、オーバヘッドの挿入処理を
施すものであり、パラレル／シリアル変換器５Ｂは、さ
らに、このオーバヘッド挿入部４Ｂの出力についてパラ
レル／シリアル変換するものである。Here, first, in the main signal processing system 1B, the serial / parallel converter 3B converts the input signal into serial / parallel, and the overhead inserting section 4B uses the serial / parallel converter 3B to perform parallel conversion. Overhead insertion processing is performed on the converted signal, and the parallel / serial converter 5B further performs parallel / serial conversion on the output of the overhead insertion unit 4B.

【００３７】一方、オーバヘッド処理系２Ｂにおいて、
第３時間スイッチ６Ｂは、シリアル／パラレル変換器３
Ｂでパラレル変換された信号のうちフレーム先頭情報を
含むデータ部分から最後のデータ部分までの信号を１ビ
ットシフトさせるものであり、第３バイトスイッチ７Ｂ
は、この第３時間スイッチ６Ｂからの出力に基づいて、
バイト単位の先頭位置並び替えを行なうものであり、パ
リティ演算部８Ｂは、同じく第３時間スイッチ６Ｂから
の出力に基づいて、パリティ演算を施すものである。On the other hand, in the overhead processing system 2B,
The third time switch 6B is used for the serial / parallel converter 3
The signal from the data portion including the frame head information to the last data portion of the signal parallel-converted in B is shifted by 1 bit, and the third byte switch 7B
Is based on the output from the third time switch 6B,
The head position is rearranged in byte units, and the parity calculation unit 8B also performs parity calculation based on the output from the third time switch 6B.

【００３８】また、オーバヘッド生成部９Ｂは、バイト
単位の先頭位置並び替え及びパリティ演算を施されたも
のと、外部のオーバヘッド情報とに基づいて、主信号処
理系１Ｂに挿入すべきオーバヘッドを生成するものであ
り、第４バイトスイッチ１０Ｂは、このオーバヘッド生
成部９Ｂからの出力について、第３バイトスイッチ７Ｂ
での並び替え処理とは逆のバイト戻し並び替え処理を施
して、これをオーバヘッド挿入部４Ｂへ出力するもので
あり、第４時間スイッチ１１Ｂは、第４バイトスイッチ
１０Ｂからの出力について、第３時間スイッチ６Ｂとは
逆の処理を施すものである（請求項３）。The overhead generating section 9B generates an overhead to be inserted into the main signal processing system 1B based on the information obtained by rearranging the head position in byte units and the parity operation and the external overhead information. The fourth byte switch 10B determines whether the output from the overhead generator 9B is the third byte switch 7B.
The byte return sort processing, which is the reverse of the sort processing performed in the above, is output to the overhead insertion unit 4B, and the fourth time switch 11B determines whether the output from the fourth byte switch 10B is the third. The processing is reverse to that of the time switch 6B (claim 3).

【００３９】つまり、この図２に示す光中間中継装置
も、オーバヘッド処理系２Ｂにおいて、第３バイトスイ
ッチ７Ｂ，第４バイトスイッチ１０Ｂによって、バイト
単位での先頭位置の並べ替えを施すので、主信号処理系
１Ｂにおいて、主信号に対してバイト単位での先頭位置
の並べ替えを行なうことなく、オーバヘッド挿入処理を
施すことができるようになっているが、この場合、主信
号処理系１Ａでは、データの先頭位置の並べ替えに加え
てフレーム先頭ビットを含むデータ線のシフトをも行な
うことなく、オーバヘッド挿入処理を施すことができる
（請求項１）。That is, in the optical intermediate repeater shown in FIG. 2 as well, in the overhead processing system 2B, the start positions are rearranged in byte units by the third byte switch 7B and the fourth byte switch 10B, so that the main signal is changed. In the processing system 1B, the overhead insertion processing can be performed on the main signal without rearranging the start position in units of bytes. The overhead insertion process can be performed without rearranging the head positions of the frames and shifting the data lines including the frame head bits (claim 1).

【００４０】[0040]

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （ａ）第１実施形態の説明 図３は本発明の第１実施形態としての光中間中継装置の
構成を示すブロック図で、この図３において、１Ｃは入
力データをシリアル／パラレル変換したあとオーバヘッ
ド挿入処理を施す主信号処理系、２Ｃはこの主信号処理
系１に挿入すべきオーバヘッド（ＳＯＨ）を生成するオ
ーバヘッド処理系、３Ｃはシリアル／パラレル変換した
あとのデータを用いてフレームパターンを検出するフレ
ームパターン検出系で、この図１に示すように、主信号
処理系１Ｃには、シリアル／パラレル（Ｓ／Ｐ）変換器
１１，タイムスイッチ（ＴＳＷ１）１２，障害制御部１
３，オーバヘッド挿入部１４，タイムスイッチ（ＴＳＷ
２）１５，パラレル／シリアル（Ｐ／Ｓ）変換器１６及
びフリップフロップ（ＦＦ）回路１７，１８が設けられ
ている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. (A) Description of First Embodiment FIG. 3 is a block diagram showing a configuration of an optical intermediate repeater as a first embodiment of the present invention. In FIG. 3, 1C is an overhead after serial / parallel conversion of input data. Main signal processing system for performing insertion processing, 2C is an overhead processing system for generating overhead (SOH) to be inserted in the main signal processing system 1, and 3C is for detecting a frame pattern using data after serial / parallel conversion. In the frame pattern detection system, as shown in FIG. 1, the main signal processing system 1C includes a serial / parallel (S / P) converter 11, a time switch (TSW1) 12, a failure control unit 1.
3, overhead insertion unit 14, time switch (TSW
2) 15, a parallel / serial (P / S) converter 16 and flip-flop (FF) circuits 17 and 18 are provided.

【００４１】また、オーバヘッド処理系２Ｃには、バイ
トスイッチ（ＢＳＷ１）２１，パリティ演算部(B1 PTY)
２２，オーバヘッド生成部(SOH GEN) ２３，スクランブ
ラ（ＳＣＲ）２４及びバイトスイッチ２５が設けられて
おり、フレームパターン検出系３Ｃには、フレームパタ
ーン検出部（ＦＤＥＴ）３１，同期保護部３２及びタイ
ミングパルス生成部（ＰＧ）３３が設けられている。The overhead processing system 2C includes a byte switch (BSW1) 21 and a parity operation unit (B1 PTY).
22, an overhead generation unit (SOH GEN) 23, a scrambler (SCR) 24, and a byte switch 25 are provided. The frame pattern detection system 3C includes a frame pattern detection unit (FDET) 31, a synchronization protection unit 32, and a timing. A pulse generator (PG) 33 is provided.

【００４２】ここで、まず、主信号処理系１Ｃにおい
て、Ｓ／Ｐ変換器１１は、入力データ（本実施形態で
は、６２２Ｍｂｐｓの１６パラレルデータ）をＳ／Ｐ変
換することにより、３１１Ｍｂｐｓの３２パラレルデー
タ（主信号データ）に速度変換するものであり、タイム
スイッチ（第１時間スイッチ）１２は、例えば、図４
（ａ）に示すようなタイムスロットＴＳ１〜ＴＳ３を持
った１６パラレルデータが３２パラレルデータに変換さ
れることによって得られる、図４（ｂ）に示すようなタ
イムスロットＴＳ１，ＴＳ２を持った主信号データのう
ち、フレーム先頭情報（＃１−１）を含むデータ部分
（９番目のデータ線）から最後のデータ部分（３２番目
のデータ線）までのデータを１ビットシフトさせて、図
５（ａ）に示すように、全データが同一のタイムスロッ
トＴＳ２に収容されるようにしてＳＯＨが挿入されるべ
きタイムスロットを一致させるものである。Here, first, in the main signal processing system 1C, the S / P converter 11 performs S / P conversion of input data (in this embodiment, 16 parallel data of 622 Mbps) to 32 parallel of 311 Mbps. The speed is converted into data (main signal data), and the time switch (first time switch) 12 is, for example, as shown in FIG.
A main signal having time slots TS1 and TS2 as shown in FIG. 4B, which is obtained by converting 16 parallel data having time slots TS1 to TS3 as shown in FIG. 4A into 32 parallel data. Of the data, the data from the data portion (9th data line) including the frame head information (# 1-1) to the last data portion (32nd data line) is shifted by 1 bit, and the data shown in FIG. ), All the data are accommodated in the same time slot TS2 so that the time slots in which the SOH should be inserted are matched.

【００４３】具体的に、このタイムスイッチ１２は、セ
レクタ（ＳＥＬ）１２Ａで構成され、後述するフレーム
パターン検出系３Ｃの同期保護部３２から供給される切
り替え情報としてのフレームパルス（フレームパターン
検出情報）に応じてセレクタ１２Ａの出力を切り替え
て、ＦＦ回路１７で１ビット分だけ遅延を施された主信
号データ（３２パラレルデータ）と、Ｓ／Ｐ変換器１１
からの遅延を施されない主信号データとが選択的に出力
されるようにすることによって、上述のようなデータの
１ビットシフト処理が行なわれるようになっている。Specifically, the time switch 12 is composed of a selector (SEL) 12A, and a frame pulse (frame pattern detection information) as switching information supplied from a synchronization protection unit 32 of a frame pattern detection system 3C described later. The output of the selector 12A is switched in accordance with the above, and the main signal data (32 parallel data) delayed by 1 bit by the FF circuit 17 and the S / P converter 11 are selected.
The 1-bit shift processing of the data as described above is performed by selectively outputting the main signal data which is not subjected to the delay.

【００４４】また、障害制御部１３は、図２７により前
述した障害制御部１１５と同様に、回線断などの障害の
ために回線警報表示信号（ＬＡＩＳ) が発生すると、主
信号データを強制的に全て“１”にするもので、この場
合も、ＯＲゲート１３Ａによりその機能が実現されてい
る。さらに、オーバヘッド挿入部１４は、このようにタ
イムスイッチ１２でＳＯＨが挿入されるべきタイムスロ
ットを一致せしめられたデータについて、ＳＯＨの挿入
処理を施すもので、セレクタ１４Ａの出力が、後述する
ごとくタイミングパルス生成部３３から供給されるオー
バヘッド挿入用のタイミングパルスに応じて切り替えら
れて、主信号データとオーバヘッド処理系２Ｃで生成さ
れるＳＯＨとが選択的に出力されてゆくことによって、
ＳＯＨの挿入処理が行なわれるようになっている。Further, the fault control unit 13, like the fault control unit 115 described above with reference to FIG. 27, forcibly outputs the main signal data when the line alarm display signal (LAIS) is generated due to a fault such as a line disconnection. All are set to "1", and in this case also, the function is realized by the OR gate 13A. Furthermore, the overhead insertion unit 14 performs SOH insertion processing on the data for which the time slots in which the SOH should be inserted by the time switch 12 are matched in this way, and the output of the selector 14A outputs the timing as described later. The main signal data and the SOH generated by the overhead processing system 2C are selectively output by being switched according to the overhead insertion timing pulse supplied from the pulse generation unit 33,
SOH insertion processing is performed.

【００４５】また、タイムスイッチ（第２時間スイッ
チ）１５は、このオーバヘッド挿入部１４からの出力に
ついて、上述のタイムスイッチ（ＴＳＷ１）１２とは逆
の処理（１ビットシフト）を施すことによって、例え
ば、タイムスイッチ１２において図５（ａ）に示すごと
く１ビットシフトされた主信号データを、図５（ｂ）に
示すように、元のタイムスロット〔図４（ｂ）に示すタ
イムスロットＴＳ１，ＴＳ２〕に戻すもので、同様に、
セレクタ（ＳＥＬ）１５Ａを用いて構成されている。Further, the time switch (second time switch) 15 performs a process (1 bit shift) opposite to that of the above-mentioned time switch (TSW1) 12 on the output from the overhead inserting section 14, for example, , The main signal data shifted by 1 bit in the time switch 12 as shown in FIG. 5A is converted into the original time slot [time slots TS1 and TS2 shown in FIG. 4B as shown in FIG. 5B]. ], Likewise,
It is configured using a selector (SEL) 15A.

【００４６】Ｐ／Ｓ変換器１６は、このタイムスイッチ
１５の出力についてＰ／Ｓ変換を施すことによって、主
信号データを元の入力データ〔６２２Ｍｂｐｓの１６パ
ラレルデータ：図４（ａ）参照〕に戻すものである。一
方、オーバヘッド処理系２Ｃにおいて、バイトスイッチ
（第１バイトスイッチ）２１は、オーバヘッド挿入部１
４からの出力に基づいて、フレーム先頭情報（＃１−
１）を含むデータ部分から順に各データ（＃１−１〜＃
４−８，・・・）がオーバヘッド生成部２３へ出力され
るように、フレーム先頭情報（＃１−１）を含むデータ
部分がタイムスロットの先頭位置にくるよう、セレクタ
２１Ａの出力が切り替えられることによって、バイト単
位（＃１−１〜＃１−８，＃２−１〜＃２−８など）の
先頭位置の並び替えを行なうものである。The P / S converter 16 performs the P / S conversion on the output of the time switch 15 to convert the main signal data into the original input data [16 parallel data of 622 Mbps: see FIG. 4 (a)]. It is something to return. On the other hand, in the overhead processing system 2C, the byte switch (first byte switch) 21 is the overhead insertion unit 1
4 based on the output from # 4, the frame head information (# 1-
Each data (# 1-1 to #
4-8, ...) Is output to the overhead generator 23, the output of the selector 21A is switched so that the data portion including the frame start information (# 1-1) is at the start position of the time slot. By doing so, the start positions are rearranged in byte units (# 1-1 to # 1-8, # 2-1 to # 2-8, etc.).

【００４７】なお、この場合も、セレクタ２１Ａの切り
替えは、後述するフレームパターン検出系３Ｃで得られ
るフレームパルスに応じて行なわれるようになってい
る。また、パリティ演算部２２は、オーバヘッド挿入部
１４からの出力に基づいて、ＳＯＨにおけるＢ１バイト
に対してパリティ演算を施すことによって、中継セクシ
ョンにおける誤り監視データを新たに生成して出力する
ものであり、オーバヘッド生成部２３は、バイトスイッ
チ２１及びパリティ演算部２２でバイト単位の先頭位置
並び替え及びパリティ演算を施されたデータと、外部か
ら供給されるＳＯＨデータ（オーバヘッド情報）とに基
づいて、主信号処理系１Ｃに挿入すべきＳＯＨを生成す
るものであり、スクランブラ２４は、このオーバヘッド
生成部２３で生成されたＳＯＨに対してスクランブル処
理を施してランダム化するものである。In this case as well, the selector 21A is switched according to the frame pulse obtained by the frame pattern detection system 3C described later. Further, the parity calculation unit 22 newly generates error monitoring data in the relay section by performing a parity calculation on the B1 byte in the SOH based on the output from the overhead insertion unit 14, and outputs it. The overhead generation unit 23 performs a main operation based on the data subjected to the byte-unit head position rearrangement and the parity calculation by the byte switch 21 and the parity calculation unit 22 and the SOH data (overhead information) supplied from the outside. The SOH to be inserted into the signal processing system 1C is generated, and the scrambler 24 scrambles the SOH generated by the overhead generator 23 to randomize it.

【００４８】さらに、バイトスイッチ（第２バイトスイ
ッチ）２５は、スクランブラ２４でスクランブル処理の
施されたオーバヘッド生成部２３からの出力について、
同期保護部３２からのフレームパルスに応じてセレクタ
２５Ａの出力が切り替えられることにより、バイトスイ
ッチ２１での並び替え処理とは逆のバイト戻し並び替え
処理を施して、これをオーバヘッド挿入部１４へ出力す
るものである。Further, the byte switch (second byte switch) 25 is provided with respect to the output from the overhead generator 23 which has been scrambled by the scrambler 24.
By switching the output of the selector 25A according to the frame pulse from the synchronization protection unit 32, a byte return rearrangement process that is the reverse of the rearrangement process by the byte switch 21 is performed, and this is output to the overhead insertion unit 14. To do.

【００４９】次に、フレームパターン検出系３Ｃにおい
て、フレームパターン検出部３１，同期保護部３２及び
タイミングパルス生成部３３は、それぞれ図２７により
前述したフレームパターン検出部１２７，同期保護部１
２８及びタイミングパルス生成部１２９と同様のもの
で、この場合も、同期保護部１２８は、同期保護回路
（ＳＹＮＣ）３２Ａとラッチ（ＬＡＴＣＨ）回路３２Ｂ
とで構成されるが、本実施形態の光中間中継装置では、
これらのフレームパターン検出部３１，同期保護部３２
で得られたフレームパルスが、上述のように、各タイム
スイッチ１２，１５，各バイトスイッチ２１，２５を構
成するセレクタ１２Ａ，１５Ａ，２１Ａ，２５Ａの出力
を切り替えるための切り替え情報として用いられるよう
になっている。Next, in the frame pattern detection system 3C, the frame pattern detection unit 31, the synchronization protection unit 32, and the timing pulse generation unit 33 respectively include the frame pattern detection unit 127 and the synchronization protection unit 1 described above with reference to FIG.
28 and the timing pulse generation unit 129. In this case also, the synchronization protection unit 128 includes a synchronization protection circuit (SYNC) 32A and a latch (LATCH) circuit 32B.
However, in the optical intermediate repeater of the present embodiment,
These frame pattern detection unit 31, synchronization protection unit 32
As described above, the frame pulse obtained in step 1 is used as switching information for switching the outputs of the selectors 12A, 15A, 21A, 25A forming the time switches 12, 15, and the byte switches 21, 25. Has become.

【００５０】つまり、この光中間中継装置は、フレーム
パターン検出系３Ｃで検出されたフレームパルスに基づ
いて、タイムスイッチ１２，１５，バイトスイッチ２
１，２５が制御され、常に、タイムスイッチ１２，１
５，バイトスイッチ２１，２５が主信号データに同期し
た状態で動作するようになっているのである。このよう
な構成により、本実施形態における光中間中継装置で
は、オーバヘッド処理系２Ｃにおいて、各バイトスイッ
チ２１，２５によって主信号データに対してバイト単位
での先頭位置の並べ替えが施されるので、主信号処理系
１Ｃでは、このような先頭位置の並べ替えを行なうこと
なく、オーバヘッド挿入処理が施される。That is, this optical intermediate repeater uses the time switches 12, 15 and the byte switch 2 based on the frame pulse detected by the frame pattern detection system 3C.
1, 25 are controlled and the time switches 12, 1 are always
5, the byte switches 21 and 25 operate in synchronization with the main signal data. With such a configuration, in the optical intermediate repeater according to the present embodiment, in the overhead processing system 2C, the leading positions of the main signal data are rearranged in byte units by the byte switches 21 and 25. In the main signal processing system 1C, the overhead insertion processing is performed without rearranging the start position in this way.

【００５１】以下、このような光中間中継装置における
オーバヘッド挿入処理方法について詳述してゆく。ま
ず、例えば、入力データとして、図２８〜図３１に示し
たようなパターン(PATTERN) １６のタイムスロット〔フ
レーム先頭情報（＃１−１）が１６番目のデータ線に位
置するタイムスロット〕を持ったデータ（１６パラレル
データ）が入力されたとすると、このデータは、Ｓ／Ｐ
変換器１１によって、図６に示すようなタイムスロット
を持った３２パラレルの主信号データにパラレル変換さ
れる。なお、この場合、入力データはスクランブル処理
が施されているものとする。The overhead insertion processing method in such an optical intermediate repeater will be described in detail below. First, for example, as input data, a time slot of a pattern (PATTERN) 16 as shown in FIG. 28 to FIG. 31 [a time slot in which the frame head information (# 1-1) is located on the 16th data line] is provided. If the input data (16 parallel data) is input, this data is S / P
The converter 11 performs parallel conversion into 32-parallel main signal data having time slots as shown in FIG. In this case, it is assumed that the input data has been scrambled.

【００５２】そして、この主信号データはタイムスイッ
チ１２，フレームパターン検出系３Ｃへ出力され、フレ
ームパターン検出系３Ｃでは、この主信号データとＦＦ
回路１７で遅延を施された主信号データ（つまり、現在
の主信号データと過去の主信号データ）とに基づいて、
フレームパターン検出部３１，同期保護部３２によっ
て、ＳＯＨ内のフレームパルス（Ａ１，Ａ２バイト）の
検出，同期保護が施され、これにより得られたフレーム
パルスが、各タイムスイッチ１２，１５，各バイトスイ
ッチ２１，２５のセレクタ１２Ａ，１５Ａ，２１Ａ，２
５Ａを切り替えるための切り替え情報として出力され
る。Then, this main signal data is output to the time switch 12 and the frame pattern detection system 3C. In the frame pattern detection system 3C, the main signal data and the FF are fed.
Based on the main signal data delayed by the circuit 17 (that is, the present main signal data and the past main signal data),
The frame pattern detection unit 31 and the synchronization protection unit 32 detect the frame pulse (A1 and A2 bytes) in the SOH and perform the synchronization protection, and the frame pulse obtained by this is the time switch 12, 15 and each byte. Selectors 12A, 15A, 21A, 2 of switches 21, 25
It is output as switching information for switching 5A.

【００５３】一方、タイムスイッチ１２では、このよう
にしてフレームパターン検出系３Ｃで得られたフレーム
パルスに応じて、セレクタ１２Ａの出力が切り替えられ
ることによって、主信号データ（３２本の並列データ
線）のうち、図６に示すタイムスロットＴＳ１〜ＴＳ３
におけるフレーム先頭情報（＃１−１）を含むデータ部
分（１６番目のデータ線）から最後のデータ部分（３２
番目のデータ線）までのデータが１ビットシフトされ、
この結果、図７に示すように、全データ（＃１−１〜＃
８−８）が同一のタイムスロットＴＳ２，ＴＳ３に収容
されて、オーバヘッドの挿入されるべきタイムスロット
が一致させられる。On the other hand, in the time switch 12, the output of the selector 12A is switched according to the frame pulse thus obtained by the frame pattern detection system 3C, so that the main signal data (32 parallel data lines) Of the time slots TS1 to TS3 shown in FIG.
In the data portion (16th data line) including the frame head information (# 1-1), the last data portion (32
Data up to the (th data line) is shifted by 1 bit,
As a result, as shown in FIG. 7, all data (# 1-1 to ##
8-8) are accommodated in the same time slot TS2, TS3, and the time slots into which the overheads are to be inserted are matched.

【００５４】なお、このタイムスイッチ１２では、Ｓ／
Ｐ変換器１１によるＳ／Ｐ変換後の主信号データのタイ
ムスロットＴＳ１〜ＴＳ３が、図８，図１０，図１２に
示すような各パターン〔フレーム先頭情報（＃１−１）
が１番目のデータ線，２番目のデータ線，１５番目のデ
ータ線に位置する各パターン）の場合も、同様の並べ替
え処理によって、それぞれ図９，図１１，図１３に示す
ように、全データ（＃１−１〜＃８−８）が同一のタイ
ムスロットＴＳ２，ＴＳ３に収容される。In this time switch 12, S /
The time slots TS1 to TS3 of the main signal data after the S / P conversion by the P converter 11 have each pattern [frame head information (# 1-1) as shown in FIGS.
Is the first data line, the second data line, and the fifteenth data line), the same rearrangement processing is performed to obtain all patterns as shown in FIGS. 9, 11, and 13, respectively. Data (# 1-1 to # 8-8) are accommodated in the same time slot TS2, TS3.

【００５５】そして、このとき、オーバヘッド処理系２
Ｃにおいては、バイトスイッチ２１を構成するセレクタ
２１Ａの出力がフレームパターン検出系３Ｃから供給さ
れる切り替え情報に応じて切り替えられることによっ
て、オーバヘッド挿入部１４からの出力に基づいて、例
えば、図７に示すごとく１ビットシフトされた主信号デ
ータのうち、フレーム先頭情報（＃１−１）を含むデー
タ部分がタイムスロットの先頭位置（１番目のデータ
線）に位置するように、バイト単位の並べ替え処理が施
される。At this time, the overhead processing system 2
In C, the output of the selector 21A forming the byte switch 21 is switched according to the switching information supplied from the frame pattern detection system 3C, so that, for example, as shown in FIG. As shown, of the main signal data shifted by 1 bit, rearrangement is performed in byte units so that the data portion including the frame start information (# 1-1) is located at the start position (first data line) of the time slot. Processing is performed.

【００５６】さらに、このように並べ替え処理の施され
た主信号データは、パリティ演算部２２によってＳＯＨ
のＢ１バイトについてパリティ演算が施されたのち、そ
の演算結果（誤り監視情報）がオーバヘッド生成部２３
へ出力される。オーバヘッド生成部２３では、このよう
にバイト単位の先頭位置並べ替え及びパリティ演算を施
されたものと、外部からのＳＯＨデータとに基づいて、
タイミングパルス生成部３３から供給されるフレームパ
ルスに同期したタイミングパルスに応じて、主信号処理
系１Ｃに挿入すべきＳＯＨが１番目のデータ線用のもの
から順に生成される。Further, the main signal data thus rearranged is subjected to SOH by the parity calculator 22.
After the parity calculation is performed on the B1 byte of the above, the calculation result (error monitoring information) is the overhead generation unit 23.
Output to In the overhead generation unit 23, based on the data obtained by rearranging the head position in byte units and the parity calculation in this way and the SOH data from the outside,
In response to the timing pulse synchronized with the frame pulse supplied from the timing pulse generator 33, SOH to be inserted into the main signal processing system 1C is sequentially generated from the first data line.

【００５７】その後、このＳＯＨは、オーバヘッド挿入
部１４へ入力される主信号データにスクランブルがかか
っていることから、スクランブラ２４でスクランブル処
理が施され、バイトスイッチ２５へ出力される。バイト
スイッチ２５では、フレームパターン検出系３Ｃからの
フレームパルスに応じてセレクタ２５Ａが切り替えられ
ることによって、このＳＯＨ（オーバヘッド生成部２３
からの出力）について、バイトスイッチ２１での並び替
え処理とは逆の並び替え処理が施され、フレーム先頭情
報を含むデータ部分（＃１−１）が元の位置（この場合
は、１６番目のデータ線）に戻されて、タイムスイッチ
１２で１ビットシフトされた主信号データのタイムスロ
ットに一致させられる。Thereafter, this SOH is scrambled by the scrambler 24 because the main signal data input to the overhead inserting section 14 is scrambled, and is output to the byte switch 25. In the byte switch 25, the selector 25A is switched according to the frame pulse from the frame pattern detection system 3C, so that the SOH (overhead generation unit 23
Output) is subjected to a rearrangement process that is the reverse of the rearrangement process in the byte switch 21, and the data portion (# 1-1) including the frame head information is at the original position (in this case, the 16th It is returned to the data line) and matched with the time slot of the main signal data shifted by 1 bit by the time switch 12.

【００５８】そして、オーバヘッド挿入部１４では、タ
イミングパルス生成部３３からのタイミングパルスに応
じてセレクタ１４Ａの出力が切り替えられることによっ
て、タイムスイッチ１２でＳＯＨが挿入されるべきタイ
ムスロットが一致せしめられた主信号データに、オーバ
ヘッド生成部２３で生成されたＳＯＨが挿入されてゆ
き、ＳＯＨの書き換えが施される。Then, in the overhead inserting section 14, the output of the selector 14A is switched according to the timing pulse from the timing pulse generating section 33, so that the time slot in which the SOH should be inserted in the time switch 12 is matched. The SOH generated by the overhead generator 23 is inserted into the main signal data, and the SOH is rewritten.

【００５９】さらに、このようにＳＯＨの挿入処理の施
された主信号データは、その後、タイムスイッチ１５で
タイムスイッチ１２とは逆の処理が施されることによっ
て、そのタイムスロットが元の状態〔図６に示す状態〕
に戻され、さらに、Ｐ／Ｓ変換部１６によって、元の１
６パラレルのデータにＰ／Ｓ変換されて、ＳＯＨの書き
換えが施された再生データとして出力される。Further, the main signal data thus subjected to the SOH insertion processing is then subjected to the processing opposite to that of the time switch 12 by the time switch 15, so that the time slot is in the original state []. State shown in FIG. 6]
To the original 1 by the P / S converter 16.
The data is P / S converted into 6 parallel data, and is output as reproduced data in which SOH is rewritten.

【００６０】このように、本実施形態における光中間中
継装置（光中間中継装置におけるオーバヘッド挿入処理
方法）によれば、オーバヘッド処理系２Ｃに、バイトス
イッチ２１，２５を設けて、オーバヘッド処理系２Ｃに
おいて、これらのバイトスイッチ２１，２５により主信
号データに対してバイト単位での先頭位置の並べ替えを
施すので、主信号処理系１Ｃにおいて、主信号データに
対してバイト単位での先頭位置の並べ替えを行なうこと
なく、オーバヘッド挿入処理を施すことができ、これに
より、主信号処理系１Ｃでの処理を大幅に簡素化・高速
化して、主信号データに対するオーバヘッドの挿入処理
を高速に行なうことができる。As described above, according to the optical intermediate relay apparatus (overhead insertion processing method in the optical intermediate relay apparatus) of this embodiment, the overhead processing system 2C is provided with the byte switches 21 and 25 so that the overhead processing system 2C can operate. Since the start positions of the main signal data are rearranged in byte units by the byte switches 21 and 25, the main signal processing system 1C rearranges the start positions of the main signal data in byte units. The overhead insertion processing can be performed without performing the above processing, whereby the processing in the main signal processing system 1C can be significantly simplified and speeded up, and the overhead insertion processing for the main signal data can be performed at high speed. .

【００６１】従って、Ｓ／Ｐ変換器１１，Ｐ／Ｓ変換器
１６，ＦＦ回路１７，１８による多少の遅延はあるもの
の、主信号データをほとんど遅延なく伝送できる利点が
ある。また、主信号処理系１Ｃでは、従来のように、主
信号データに対してデスクランブル処理やスクランブル
処理なども行なわれないことからも、主信号データを遅
延なく伝送できる。Therefore, although there is some delay due to the S / P converter 11, the P / S converter 16, and the FF circuits 17 and 18, there is an advantage that the main signal data can be transmitted with almost no delay. Further, since the main signal processing system 1C does not perform descramble processing or scramble processing on the main signal data as in the conventional case, the main signal data can be transmitted without delay.

【００６２】さらに、このとき、主信号処理系１Ｃで
は、図６，図７により前述したように、オーバヘッド挿
入処理の前に、３２本の並列データ線のうち、フレーム
先頭情報（＃１−１）を含むデータ線からこのフレーム
についての最後のデータ線（３２番目のデータ線）まで
の各データをそれぞれシフトさせておくことにより、オ
ーバヘッド挿入部１４でのオーバヘッドが挿入されるべ
きタイムスロットを一致させることができるので、極め
て容易に、主信号処理系１Ｃにおいて、データの先頭位
置の並べ替えを行なうことなく、確実にオーバヘッド挿
入処理を施すことができる。Further, at this time, in the main signal processing system 1C, as described above with reference to FIGS. 6 and 7, before the overhead insertion processing, the frame head information (# 1-1 ) To the last data line (32nd data line) of this frame by shifting each data, so that the overhead insertion unit 14 matches the time slot into which the overhead is to be inserted. Therefore, the overhead insertion processing can be reliably performed in the main signal processing system 1C very easily without rearranging the head position of the data.

【００６３】なお、本実施形態における光中間中継装置
では、タイムスイッチ１２，１５，バイトスイッチ２
１，２５が、フレームパターン検出系３Ｃで検出された
フレームパルスに基づいて制御され、常に、主信号のフ
レームパターンに同期した状態で処理が行なわれるの
で、極めて簡素な構成で、且つ、確実に、オーバヘッド
の挿入処理を施すことができる。In the optical intermediate repeater of this embodiment, the time switches 12 and 15 and the byte switch 2 are used.
1, 25 are controlled based on the frame pulse detected by the frame pattern detection system 3C, and the processing is always performed in a state of being synchronized with the frame pattern of the main signal, so that the configuration is extremely simple and reliable. , Overhead insertion processing can be performed.

【００６４】（ｂ）第２実施形態の説明 図１４は本発明の第２実施形態としての光中間中継装置
の構成を示すブロック図で、この図１４において、第１
実施形態において図３に示す符号と同一符号を付したも
のはそれぞれ図３により上述したものと同様のものであ
るが、この図１４に示す光中間中継装置は、主信号系処
理系１Ｄに、Ｓ／Ｐ変換器１１，障害制御部１３，オー
バヘッド挿入部(SOH INS) １４，Ｐ／Ｓ変換器１６及び
ＦＦ回路１７が設けられ、オーバヘッド処理系２Ｄに、
タイムスイッチ（ＴＳＷ１）１２，バイトスイッチ（Ｂ
ＳＷ１）２１，パリティ演算部２２，オーバヘッド生成
部(SOH GEN) ２３，スクランブラ２４，バイトスイッチ
（ＢＳＷ２）２５，タイムスイッチ（ＴＳＷ２）１５及
びＦＦ回路２６，２７が設けられている。(B) Description of Second Embodiment FIG. 14 is a block diagram showing the configuration of an optical intermediate repeater as a second embodiment of the present invention. In FIG.
In the embodiment, components denoted by the same reference numerals as those shown in FIG. 3 are the same as those described above with reference to FIG. 3, but the optical intermediate repeater shown in FIG. 14 has a main signal processing system 1D An S / P converter 11, a failure control unit 13, an overhead insertion unit (SOH INS) 14, a P / S converter 16 and an FF circuit 17 are provided, and an overhead processing system 2D is provided.
Time switch (TSW1) 12, byte switch (B
A SW1) 21, a parity calculator 22, an overhead generator (SOH GEN) 23, a scrambler 24, a byte switch (BSW2) 25, a time switch (TSW2) 15 and FF circuits 26 and 27 are provided.

【００６５】つまり、この図１４に示す光中間中継装置
は、図３において主信号処理系１Ｃに設けられた各タイ
ムスイッチ１２，１５を、オーバヘッド処理系２Ｄに設
けた構成となっており、この場合は、各タイムスイッチ
１２，１５がそれぞれ第３，第４時間スイッチとして設
けられ、各バイトスイッチ２１，２５がそれぞれ第３，
第４バイトスイッチとして設けられている。That is, the optical intermediate repeater shown in FIG. 14 has a structure in which the time switches 12 and 15 provided in the main signal processing system 1C in FIG. 3 are provided in the overhead processing system 2D. In this case, the time switches 12 and 15 are provided as the third and fourth time switches, respectively, and the bite switches 21 and 25 are respectively the third and fourth time switches.
It is provided as a fourth byte switch.

【００６６】このため、本実施形態におけるタイムスイ
ッチ（第３時間スイッチ）１２は、例えば、図４
（ａ），（ｂ），図５（ａ）により前述したように、Ｓ
／Ｐ変換器１１でパラレル変換されたデータのうちフレ
ーム先頭情報を含むデータ部分（＃１−１）から最後の
データ部分までの信号を１ビットシフトさせ、バイトス
イッチ（第３バイトスイッチ）２１は、このタイムスイ
ッチ１２からの出力に基づいて、バイト単位の先頭位置
並び替えを行なうようになる。Therefore, the time switch (third time switch) 12 in this embodiment is, for example, as shown in FIG.
As described above with reference to (a), (b) and FIG.
The signal from the data portion (# 1-1) including the frame head information to the last data portion of the data converted in parallel by the / P converter 11 is shifted by 1 bit, and the byte switch (third byte switch) 21 Based on the output from the time switch 12, the start position is rearranged byte by byte.

【００６７】また、バイトスイッチ（第４バイトスイッ
チ）２５は、オーバヘッド生成部２３からの出力につい
て、バイトスイッチ２１での並び替え処理とは逆のバイ
ト戻し並び替え処理を施して、これをオーバヘッド挿入
部１４へ出力し、タイムスイッチ１５は、このバイトス
イッチ２５からの出力について、タイムスイッチ１２と
は逆の処理を施すようになる。The byte switch (fourth byte switch) 25 performs a byte return rearrangement process, which is the reverse of the rearrangement process performed by the byte switch 21, on the output from the overhead generator 23, and inserts this overhead. The time switch 15 outputs the data to the unit 14, and the output from the byte switch 25 is subjected to a process reverse to that of the time switch 12.

【００６８】なお、本実施形態においても、フレームパ
ターン検出系３Ｃで検出されたフレームパルスに基づい
て、これらのタイムスイッチ１２，１５，バイトスイッ
チ２１，２５が制御されるようになっている。このよう
な構成により、図１４に示す本実施形態における光中間
中継装置でも、第１実施形態にて前述したごとく、主信
号処理系１Ｄにおいて、主信号データに対してバイト単
位での先頭位置の並べ替えを行なうことなく、オーバヘ
ッド挿入処理が施されるが、この場合は、バイトスイッ
チ２１，２５に加えて、タイムスイッチ１２，１５もオ
ーバヘッド処理系２Ｄに設けられているので、主信号処
理系１Ｄでは、バイトスイッチ２１，２５によるデータ
の先頭位置の並べ替えに加えて、タイムスイッチ１２，
１５によるデータの１ビットシフトをも行なうことな
く、オーバヘッド挿入処理を施すことができる。Also in this embodiment, the time switches 12 and 15 and the byte switches 21 and 25 are controlled based on the frame pulse detected by the frame pattern detection system 3C. With such a configuration, also in the optical intermediate repeater in the present embodiment shown in FIG. 14, as described above in the first embodiment, in the main signal processing system 1D, the start position of the main signal data in byte units is determined. Overhead insertion processing is performed without rearrangement. In this case, since the time switches 12 and 15 are provided in the overhead processing system 2D in addition to the byte switches 21 and 25, the main signal processing system is also provided. In 1D, in addition to the rearrangement of the head position of the data by the byte switches 21 and 25, the time switch 12,
Overhead insertion processing can be performed without performing 1-bit shift of data by 15.

【００６９】つまり、第１実施形態にて前述したように
主信号処理系１Ｃにおけるオーバヘッド挿入処理の前の
並列データ線ではなく、オーバヘッド処理系２Ｄにおけ
るオーバヘッド挿入処理後の並列データ線のうち、フレ
ーム先頭情報（＃１−１）を含むデータ線からこのフレ
ームについての最後のデータ線までの各データをそれぞ
れ１ビットシフトさせることにより、主信号処理系１Ｄ
において、データの先頭位置の並べ替えに加えてデータ
の１ビットシフト処理をも行なうことなく、オーバヘッ
ド挿入処理を施すことができる。That is, as described above in the first embodiment, the frame of the parallel data line after the overhead insertion processing in the overhead processing system 2D is not the parallel data line before the overhead insertion processing in the main signal processing system 1C. By shifting each data from the data line including the head information (# 1-1) to the last data line of this frame by 1 bit, the main signal processing system 1D
In the above, the overhead insertion processing can be performed without performing the 1-bit shift processing of the data in addition to the rearrangement of the head position of the data.

【００７０】従って、第１実施形態にて前述した装置に
比して、さらに、主信号処理系１Ｄでの処理を高速に行
なうことができ、より主信号データを遅延なく伝送でき
るようになる。なお、本実施形態においても、タイムス
イッチ１２，１５，バイトスイッチ２１，２５は、フレ
ームパターン検出系３Ｃで検出されたフレームパルスに
基づいて制御され、常に、主信号のフレームパターンに
同期した状態で処理が行なわれるので、極めて簡素な構
成で、且つ、確実に、オーバヘッドの挿入処理を施すこ
とができる。Therefore, as compared with the device described in the first embodiment, the processing in the main signal processing system 1D can be performed at higher speed, and the main signal data can be transmitted without delay. Also in the present embodiment, the time switches 12 and 15 and the byte switches 21 and 25 are controlled based on the frame pulse detected by the frame pattern detection system 3C, and are always kept in synchronization with the frame pattern of the main signal. Since the processing is performed, the overhead insertion processing can be reliably performed with an extremely simple configuration.

【００７１】（ｃ）第３実施形態の説明 図１５は本発明の第３実施形態としての光中間中継装置
の構成を示すブロック図であるが、この図１５に示す装
置も、主信号処理系１Ｅ，オーバヘッド処理系２Ｅをそ
なえるほか、第１フレームパターン検出系３Ｄ，第２フ
レームパターン検出系３Ｅをそなえて構成されている。(C) Description of Third Embodiment FIG. 15 is a block diagram showing a configuration of an optical intermediate repeater as a third embodiment of the present invention. The apparatus shown in FIG. 15 also has a main signal processing system. 1E, an overhead processing system 2E, and a first frame pattern detection system 3D and a second frame pattern detection system 3E.

【００７２】ここで、本実施形態においても、主信号処
理系１Ｅは、入力データをシリアル／パラレル（Ｓ／
Ｐ）変換したあとオーバヘッド挿入処理を施すものであ
り、オーバヘッド処理系２Ｅは、この主信号処理系１Ｅ
に挿入すべきオーバヘッドを生成するものであるが、こ
の場合は、主信号処理系１Ｅに、Ｓ／Ｐ変換器１１，タ
イムスイッチ（ＴＳＷ１）１２，オーバヘッド挿入部１
４，タイムスイッチ（ＴＳＷ２）１５，Ｐ／Ｓ変換器１
６及びＦＦ回路１７，１８が設けられ、オーバヘッド処
理系２Ｅに、障害制御部１３，バイトスイッチ（ＢＳＷ
１）２１，パリティ演算部２２，オーバヘッド生成部２
３，スクランブラ２４及びバイトスイッチ（ＢＳＷ２）
２５が設けられている。Here, also in this embodiment, the main signal processing system 1E processes the input data in serial / parallel (S / S).
P) After the conversion, the overhead insertion processing is performed. The overhead processing system 2E is the main signal processing system 1E.
In this case, the main signal processing system 1E includes an S / P converter 11, a time switch (TSW1) 12, and an overhead insertion unit 1.
4, time switch (TSW2) 15, P / S converter 1
6 and FF circuits 17 and 18 are provided, and the overhead processing system 2E includes a failure control unit 13 and a byte switch (BSW).
1) 21, parity calculation unit 22, overhead generation unit 2
3, scrambler 24 and byte switch (BSW2)
25 are provided.

【００７３】つまり、この図１５に示す光中間中継装置
は、図３において主信号処理系１Ｃに設けられていた障
害制御部１３をオーバヘッド処理系２Ｅに設けた構成と
なっており、本実施形態では、オーバヘッド処理系２Ｅ
において、オーバヘッドを生成する際に、この障害制御
部１３により、ＳＯＨ以外の主信号データ部分を全て回
線断を表す状態（“１”）にしておき、回線断時には、
この回線断を表す主信号データ部分をオーバヘッド処理
系２Ｅ（障害制御部１３）から主信号処理系１Ｅ（オー
バヘッド挿入部１４）へ挿入するようになっている。That is, the optical intermediate repeater shown in FIG. 15 has a configuration in which the fault control unit 13 provided in the main signal processing system 1C in FIG. 3 is provided in the overhead processing system 2E, and this embodiment Then, the overhead processing system 2E
In generating the overhead, the failure control unit 13 sets all the main signal data parts other than SOH to the state (“1”) indicating the line disconnection.
The main signal data portion representing the line disconnection is inserted from the overhead processing system 2E (fault control unit 13) into the main signal processing system 1E (overhead insertion unit 14).

【００７４】また、第１フレームパターン検出系３Ｄ
は、入力データからフレームパターンを検出するもので
あり、第２フレームパターン検出系３Ｅは、Ｓ／Ｐ変換
器１１からのデータを用いて、フレームパターンを検出
するものである。このため、第１フレームパターン検出
系３Ｄは、シリアル／パラレル（Ｓ／Ｐ）変換器３１
Ｄ，フリップフロップ（ＦＦ）回路３２Ｄ，フレームパ
ターン検出部（ＦＤＥＴ）３３Ｄ，同期保護回路（ＳＹ
ＮＣ）３４Ｄ，微分回路部３５Ｄ，シフト部（ＳＨＩＦ
Ｔ）３６Ｄ及びタイミングパルス生成部３７Ｄをそなえ
て構成され、第２フレームパターン検出系３Ｅは、フレ
ームパターン検出部３１Ｅ及び比較部３２Ｅをそなえて
構成される。The first frame pattern detection system 3D
Is for detecting a frame pattern from input data, and the second frame pattern detection system 3E is for detecting a frame pattern using the data from the S / P converter 11. Therefore, the first frame pattern detection system 3D includes the serial / parallel (S / P) converter 31.
D, flip-flop (FF) circuit 32D, frame pattern detection unit (FDET) 33D, synchronization protection circuit (SY)
NC) 34D, differentiating circuit section 35D, shift section (SHIFT
T) 36D and a timing pulse generator 37D, and the second frame pattern detection system 3E includes a frame pattern detector 31E and a comparator 32E.

【００７５】ここで、第１フレームパターン検出系３Ｄ
において、Ｓ／Ｐ変換器３１Ｄは、入力データを任意の
タイミングでＳ／Ｐ変換して速度変換するものであり、
ＦＦ回路３２Ｄは、このＳ／Ｐ変換器３１Ｄでパラレル
変換されたデータを所要時間だけ遅延させるものであ
り、フレームパターン検出部３３Ｄは、Ｓ／Ｐ変換器３
１ＤからのデータとＦＦ回路３２Ｄで遅延を施されたデ
ータとに基づいて、主信号データ（入力データ）のＳＯ
Ｈからフレームパルス（Ａ１，Ａ２バイト）を検出し
て、これに応じたフレームパルス（ＦＰ）を生成するも
のである。Here, the first frame pattern detection system 3D
In S, the S / P converter 31D performs S / P conversion of input data at arbitrary timing to convert speed.
The FF circuit 32D delays the data parallel-converted by the S / P converter 31D by a required time, and the frame pattern detection unit 33D includes the S / P converter 3D.
Based on the data from 1D and the data delayed by the FF circuit 32D, SO of the main signal data (input data)
A frame pulse (A1, A2 bytes) is detected from H and a frame pulse (FP) corresponding to this is generated.

【００７６】また、同期保護回路３４Ｄは、このフレー
ムパターン検出部３３Ｄで検出されたフレームパルスの
同期保護を取るものであり、微分回路部３５Ｄは、この
同期保護の取られたフレームパルスと、このフレームパ
ルスをＦＦ回路３５１で遅延させた過去のフレームパル
スとについて、ＡＮＤゲート３５２でＡＮＤを取って
（論理積演算を施して）微分することにより、タイムス
イッチ１２，１５によるデータのシフト幅と同一のビッ
ト幅（本実施形態では、１ビット幅）を持ったフレーム
パルスを得、これをＳ／Ｐ変換器１１，Ｐ／Ｓ変換器１
６でのＳ／Ｐ変換タイミング，Ｐ／Ｓ変換タイミングを
制御する制御信号として出力するものである。The synchronization protection circuit 34D is for synchronizing protection of the frame pulse detected by the frame pattern detecting section 33D, and the differentiating circuit section 35D is for synchronizing with the frame pulse for which the synchronization protection is taken. With respect to the past frame pulse delayed by the FF circuit 351, the AND gate 352 performs AND (differential operation) to differentiate the same, and the same as the data shift width by the time switches 12 and 15. A frame pulse having a bit width (1 bit width in the present embodiment) is obtained, and the frame pulse is obtained by the S / P converter 11 and the P / S converter 1.
It is output as a control signal for controlling the S / P conversion timing and the P / S conversion timing in 6.

【００７７】具体的に、この微分回路部３５Ｄでは、例
えば、図１６，図１７に示すようなパターン１〜１６の
タイムスロットＴＳ１〜ＴＳ３を持ったデータが入力デ
ータとして入力された場合は、フレーム先頭情報（＃１
−１）を含む最初のタイムスロットＴＳ１にフレームパ
ルスの先頭が位置するようなパルスが、図１８，図１９
に示すようなパターン１７〜３２のタイムスロットＴＳ
１〜ＴＳ３を持ったデータが入力データとして入力され
た場合は、フレーム先頭情報（＃１−１）を含む２番目
のタイムスロットＴＳ２にフレームパルスの先頭が位置
するようなパルスがそれぞれＳ／Ｐ変換器１１，Ｐ／Ｓ
変換器１６でのＳ／Ｐ変換タイミング，Ｐ／Ｓ変換タイ
ミングを制御する制御信号として得られるようになって
いる。Specifically, in the differentiating circuit section 35D, for example, when data having time slots TS1 to TS3 of patterns 1 to 16 as shown in FIGS. 16 and 17 is input as the input data, Top information (# 1
-1), a pulse in which the beginning of the frame pulse is located in the first time slot TS1 including FIG.
17 to 32 time slots TS as shown in FIG.
When data having 1 to TS3 is input as input data, pulses such that the head of the frame pulse is located in the second time slot TS2 including the frame head information (# 1-1) are S / P respectively. Converter 11, P / S
It can be obtained as a control signal for controlling the S / P conversion timing and the P / S conversion timing in the converter 16.

【００７８】そして、本実施形態の光中間中継装置で
は、このように得られた制御信号（フレームパルス）を
用いて、Ｓ／Ｐ変換器１１のＳ／Ｐ変換タイミングが制
御されることによって、例えば、図２０〜図２３に示す
ように、Ｓ／Ｐ変換後の３２本のパラレルデータ（並列
データ線）のうち、１番目から１６番目のいずれかのデ
ータ線（特定のデータ線）のみにフレーム先頭情報（フ
レーム先頭ビット：＃１−１）が含まれるようになって
いる。In the optical intermediate repeater of this embodiment, the S / P conversion timing of the S / P converter 11 is controlled by using the control signal (frame pulse) thus obtained, For example, as shown in FIGS. 20 to 23, only one of the first to sixteenth data lines (specific data line) of the 32 parallel data (parallel data lines) after S / P conversion is used. The frame head information (frame head bit: # 1-1) is included.

【００７９】さらに、シフト部３６Ｄは、同期保護部３
４Ｄで同期保護の取られたフレームパルスの先頭位置を
シフトするものであり、タイミングパルス生成部３７Ｄ
は、このシフト部３６Ｄでシフトされたフレームパルス
に応じて、オーバヘッド処理系２Ｅの障害制御部１３，
オーバヘッド生成部２３の動作タイミングを指示するタ
イミングパルスを生成して出力するものである。Further, the shift unit 36D includes the synchronization protection unit 3
The timing pulse generator 37D shifts the leading position of the frame pulse whose synchronization is protected by 4D.
Is a failure control unit 13 of the overhead processing system 2E according to the frame pulse shifted by the shift unit 36D.
The timing pulse for instructing the operation timing of the overhead generator 23 is generated and output.

【００８０】一方、第２フレームパターン検出系３Ｅに
おいて、フレームパターン検出部３１Ｅは、Ｓ／Ｐ変換
器１１からのデータと、このデータをＦＦ回路１７で所
要時間遅延させたデータとに基づいて、フレームパター
ン検出部３１Ｄと同様に、ＳＯＨからフレームパルスを
検出して、これに応じたフレームパルスを生成するもの
であり、比較部３２Ｅは、このフレームパターン検出部
３１Ｅで検出されたフレームパルスを、シフト部３６Ｄ
からのフレームパルス応じて１フレーム分ラッチしてか
ら、各タイムスイッチ１２，１５，各バイトスイッチ２
１，２５の出力を切り替えるための切り替え情報として
出力するもので、本実施形態では、ＡＮＤゲート３２
１，１入力反転型のＡＮＤゲート３２２及びＪ−Ｋフリ
ップフロップ回路３２３を用いて実現されている。On the other hand, in the second frame pattern detection system 3E, the frame pattern detection unit 31E uses the data from the S / P converter 11 and the data obtained by delaying this data by the FF circuit 17 for the required time. Similar to the frame pattern detection unit 31D, the frame pulse is detected from the SOH and a frame pulse corresponding to the frame pulse is generated, and the comparison unit 32E detects the frame pulse detected by the frame pattern detection unit 31E. Shift unit 36D
After latching one frame in response to the frame pulse from, each time switch 12, 15 and each byte switch 2
1 and 25 are output as switching information for switching the output. In the present embodiment, the AND gate 32
It is realized by using a 1,1 input inversion type AND gate 322 and a JK flip-flop circuit 323.

【００８１】つまり、本実施形態における光中間中継装
置は、第１フレームパターン検出系３Ｄで検出されたフ
レームパルスを用いて、Ｓ／Ｐ変換器１１による入力デ
ータのＳ／Ｐ変換のためのタイミングを制御することに
より、Ｓ／Ｐ変換後の３２本の並列データ線のうち、１
〜１６番目のいずれかのデータ線のみにフレーム先頭ビ
ット（＃１−１）が含まれるように構成されるととも
に、第２フレームパターン検出系３Ｅで検出されたフレ
ームパルスに基づいて、タイムスイッチ１２，１５，バ
イトスイッチ２１，２５を制御するように構成されてい
る。That is, the optical intermediate repeater in this embodiment uses the frame pulse detected by the first frame pattern detection system 3D to perform the timing for S / P conversion of the input data by the S / P converter 11. Of the 32 parallel data lines after S / P conversion by controlling
The frame start bit (# 1-1) is included in only one of the 16th to 16th data lines, and the time switch 12 is operated based on the frame pulse detected by the second frame pattern detection system 3E. , 15 and bite switches 21, 25 are configured to be controlled.

【００８２】このような構成により、上述の光中間中継
装置では、まず、第１フレームパターン検出系３Ｄにお
いて、入力データ（例えば、６２２Ｍｂｐｓの１６パラ
レルデータ）がＳ／Ｐ変換器３１Ｄによって３２パラレ
ルデータにＳ／Ｐ変換され、フレームパターン検出部３
２Ｄによって、ＦＦ回路３２Ｄで１ビット分遅延された
（リタイミングされた）データとリタイミングされない
データとに基づいて、フレームパルスが検出され、これ
に応じたフレームパルスが出力される。With such a configuration, in the above-described optical intermediate repeater, first, in the first frame pattern detection system 3D, input data (for example, 16 parallel data of 622 Mbps) is converted into 32 parallel data by the S / P converter 31D. S / P conversion to the frame pattern detection unit 3
The 2D detects a frame pulse based on the data delayed (retimed) by 1 bit in the FF circuit 32D and the data that is not retimed, and outputs a frame pulse corresponding thereto.

【００８３】そして、このフレームパルスは、同期保護
回路３４Ｄで同期保護が取られたのち、微分回路部３５
Ｄで微分処理が施されることにより、１ビット幅のフレ
ームパルスに変換され、主信号処理系１ＥにおけるＳ／
Ｐ変換器１１，Ｐ／Ｓ変換器１６でのＳ／Ｐ変換，Ｐ／
Ｓ変換タイミングを制御する制御信号として出力される
とともに、シフト部３６Ｄでその先頭位置が所要量シフ
トされて、タイミングパルス生成部３３用の制御信号，
第２フレームパターン検出系２Ｅの比較部３２Ｅ用の制
御信号としてそれぞれ出力される。Then, this frame pulse is subjected to synchronization protection by the synchronization protection circuit 34D, and then is differentiated by the differentiation circuit section 35.
The differential processing at D converts it into a frame pulse of 1-bit width, and S / in the main signal processing system 1E
S / P conversion in the P converter 11 and P / S converter 16, P /
The output signal is output as a control signal for controlling the S conversion timing, and the start position is shifted by a required amount by the shift unit 36D, and a control signal for the timing pulse generation unit 33
It is output as a control signal for the comparison unit 32E of the second frame pattern detection system 2E.

【００８４】これにより、主信号処理系１Ｅでは、この
第１フレームパターン検出系３Ｄで検出されたフレーム
パルスを用いて、Ｓ／Ｐ変換器１１での入力データのＳ
／Ｐ変換のタイミングが制御され、例えば、図２０〜図
２３に示すように、３２本の並列データ線のうち、１〜
１６番目のいずれかのデータ線のみにフレーム先頭情報
（＃１−１）が含まれるようになる。As a result, the main signal processing system 1E uses the frame pulse detected by the first frame pattern detection system 3D to convert the S of the input data in the S / P converter 11 into S.
The timing of the / P conversion is controlled, and, for example, as shown in FIGS.
The frame head information (# 1-1) is included in only one of the 16th data lines.

【００８５】この結果、図２０，図２１に示すＳ／Ｐ変
換後のパターン１〜１６のタイムスロットと、図２２，
図２３に示すＳ／Ｐ変換後のパターン１６〜３２のタイ
ムスロットとはそれぞれ同一になり、第２フレームパタ
ーン検出系３Ｅで検出すべきフレームパターン、つま
り、オーバヘッドを挿入すべきタイムスロットのパター
ン数は、全３２通りのうち半分の１６通りに大幅に削減
される。As a result, the time slots of the patterns 1 to 16 after S / P conversion shown in FIGS.
The time slots of the patterns 16 to 32 after S / P conversion shown in FIG. 23 are the same as each other, and the number of frame patterns to be detected by the second frame pattern detection system 3E, that is, the number of time slot patterns in which overhead is to be inserted. Is significantly reduced to 16 out of 32 out of 32.

【００８６】そして、第２フレームパターン検出系３Ｅ
では、このようにＳ／Ｐ変換タイミングが制御されるこ
とによってパターン数の削減されたＳ／Ｐ変換器１１か
らのデータに基づいて、フレームパターン検出部３１Ｅ
でフレームパルスが検出され、これに応じたフレームパ
ルスが生成される。さらに、このフレームパターン検出
部３１Ｅからのフレームパルスは、比較部３２Ｅで、第
１フレームパルス検出系３Ｄのシフト部３６Ｄでシフト
されたフレームパルスと一致しているかどうかが検出さ
れ、一致した時点のフレームパルスがＪ−Ｋフリップフ
ロップ回路３２３で１フレーム分ラッチされたのち、各
タイムスイッチ１２，１５，バイトスイッチ２１，２５
での１ビットシフト処理，並べ替え処理用の切り替え情
報として出力される。Then, the second frame pattern detection system 3E
Then, based on the data from the S / P converter 11 in which the number of patterns is reduced by controlling the S / P conversion timing in this way, the frame pattern detection unit 31E
At, a frame pulse is detected, and a frame pulse corresponding to this is generated. Further, the comparison section 32E detects whether the frame pulse from the frame pattern detection section 31E matches the frame pulse shifted by the shift section 36D of the first frame pulse detection system 3D. After the frame pulse is latched by the JK flip-flop circuit 323 for one frame, each time switch 12, 15 and byte switch 21, 25
Is output as switching information for 1-bit shift processing and rearrangement processing.

【００８７】これにより、主信号処理系１Ｅでは、第１
実施形態にて前述したように、タイムスイッチ１２によ
って、Ｓ／Ｐ変換器１１からの主信号データに対する１
ビットシフト処理が施されて、ＳＯＨが挿入されるべき
タイムスロットが一致させられたのち、オーバヘッド挿
入部１４によってオーバヘッド処理系２Ｅで生成された
ＳＯＨがこの主信号データに挿入される。As a result, in the main signal processing system 1E, the first
As described above in the embodiment, the time switch 12 sets the main signal data from the S / P converter 11 to 1
After the bit shift processing is performed to match the time slot into which the SOH should be inserted, the overhead inserting section 14 inserts the SOH generated by the overhead processing system 2E into this main signal data.

【００８８】その後、このＳＯＨ挿入後の主信号データ
は、タイムスイッチ１５でタイムスイッチ１２とは逆の
１ビットシフト処理が施されることによって、元のタイ
ムスロットに戻されたのち、Ｐ／Ｓ変換器１６で３２パ
ラレルデータから１６パラレルデータにＰ／Ｓ変換され
て出力される。一方、このとき、オーバヘッド処理系２
Ｅでは、パリティ演算部２２によって、オーバヘッド挿
入部１４からの出力に基づいて、ＳＯＨのＢ１バイト
（中継セクションにおける誤り監視用バイト）について
のパリティ演算が施され、この演算結果が再生した誤り
監視情報として出力される。そして、この誤り監視情報
は、１フレーム分ラッチされたのち、バイトスイッチ２
１で、第１実施形態にて前述したようにバイト単位での
先頭位置の並べ替え処理が施されて、挿入すべきＳＯＨ
のＢ１バイトに新たに格納するデータとして、オーバヘ
ッド生成部２３へ出力される。After that, the main signal data after the insertion of the SOH is subjected to a 1-bit shift process, which is the reverse of that of the time switch 12, by the time switch 15, and is returned to the original time slot. The converter 16 P / S-converts the 32 parallel data into 16 parallel data and outputs the 16 parallel data. On the other hand, at this time, the overhead processing system 2
At E, the parity calculation unit 22 performs the parity calculation on the B1 byte of SOH (the error monitoring byte in the relay section) based on the output from the overhead insertion unit 14, and the calculation result is reproduced as the error monitoring information. Is output as. Then, this error monitoring information is latched for one frame, and then the byte switch 2
In step 1, as described above in the first embodiment, the processing for rearranging the start position in bytes is performed, and the SOH to be inserted is inserted.
Is output to the overhead generation unit 23 as data to be newly stored in the B1 byte.

【００８９】これにより、オーバヘッド生成部２３で
は、上述のごとくパリティ演算と並べ替え処理を施され
たデータと、外部からのＳＯＨデータに基づいて、主信
号処理系１Ｅに挿入すべきＳＯＨが生成されるが、この
際、本光中間中継装置では、障害制御部１３によって予
めＳＯＨ以外の主信号データ部分を全て回線断を表す状
態（“１”）にしておく。As a result, in the overhead generator 23, the SOH to be inserted into the main signal processing system 1E is generated based on the data subjected to the parity calculation and the rearrangement processing as described above and the SOH data from the outside. However, at this time, in the present optical intermediate repeater, the failure control unit 13 sets all the main signal data portions other than SOH in a state (“1”) indicating a line disconnection in advance.

【００９０】そして、通常時には、このオーバヘッド生
成部２３で生成されたＳＯＨが、スクランブラ２４でス
クランブル処理を施されたのち、オーバヘッド挿入部１
４へ出力され、オーバヘッド挿入部１４では、タイミン
グパルス生成部３３からのタイミングパルス（例えば、
ＳＯＨ生成時“１”，主信号データ部分生成時“０”）
とＬＡＩＳ信号とに基づいて障害制御部１３から供給さ
れる切り替え信号を用いて、セレクタ１４が切り替えら
れることによって、ＳＯＨの挿入処理が行なわれる。Then, normally, after the SOH generated by the overhead generating section 23 is scrambled by the scrambler 24, the overhead inserting section 1
4 is output to the overhead insertion unit 14, and the timing pulse from the timing pulse generation unit 33 (for example,
(1 when SOH is generated, 0 when main signal data part is generated)
The SOH insertion processing is performed by switching the selector 14 using the switching signal supplied from the failure control unit 13 based on the LAIS signal and the LAIS signal.

【００９１】一方、回線断などの障害時には、ＬＡＩＳ
信号により障害制御部１３の出力は、全てその旨を表す
“１”となり、これがオーバヘッド処理系２Ｅから主信
号処理系１Ｅへ挿入されて、オーバヘッド挿入部１４
で、ＳＯＨ以外の主信号データ部分が全て回線断を表す
“１”に書き換えられることによってＳＯＨの挿入処理
が行なわれる。On the other hand, in the case of a failure such as line disconnection, LAIS
The output of the failure control unit 13 becomes "1", which indicates that effect, by the signal, and this is inserted from the overhead processing system 2E to the main signal processing system 1E, and the overhead insertion unit 14
Then, the SOH insertion processing is performed by rewriting all the main signal data portions other than the SOH to "1" indicating the line disconnection.

【００９２】このように、本発明の第３実施形態として
の光中間中継装置によれば、第１フレームパターン検出
系３Ｄで検出されたフレームパルスを用いて、Ｓ／Ｐ変
換器１１での入力データのＳ／Ｐ変換のためのタイミン
グを制御することにより、Ｓ／Ｐ変換後の３２本のパラ
レルデータ（並列データ線）のうち、１〜１６番目のデ
ータ（線）のみにフレーム先頭情報（ビット）が含まれ
るようにするので、オーバヘッドを挿入すべきタイムス
ロットのパターン数を３２パターンから１６パターンに
大幅に削減することができ、これにより、タイムスイッ
チ１２，１５，バイトスイッチ２１，２５での１ビット
シフト処理，並べ替え処理（挿入すべきオーバヘッドの
バイト単位での先頭位置の並べ替え処理）に必要な情報
量を大幅に削減して、主信号処理系１Ｅでの処理に加え
て、オーバヘッド処理系２Ｅでの処理も極めて高速に行
なうことができる。As described above, according to the optical intermediate repeater as the third embodiment of the present invention, the frame pulse detected by the first frame pattern detection system 3D is used to input the signal at the S / P converter 11. By controlling the timing for S / P conversion of the data, only the 1st to 16th data (lines) of the 32 parallel data (parallel data lines) after S / P conversion have the frame start information ( (Bits) are included, the number of time slot patterns in which overhead should be inserted can be significantly reduced from 32 patterns to 16 patterns, which allows the time switches 12 and 15 and the byte switches 21 and 25 to be reduced. The amount of information required for 1-bit shift processing and rearrangement processing (rearrangement processing of the start position in bytes of the overhead to be inserted) has been significantly reduced. In addition to the processing of the main signal processing system 1E, even treatment with overhead processor system 2E it may be performed at an extremely high speed.

【００９３】また、このように第２フレームパターン検
出系３Ｅが検出すべきタイムスイッチ１２，１５，バイ
トスイッチ２１，２５での１ビットシフト処理，並べ替
え処理に必要な情報量を削減することができることか
ら、その回路構成を簡素化することができるので、例え
ば、６２２Ｍｂｐｓという高速な伝送速度のデータを扱
う場合でも、極めて容易に、回路設計上のセットアップ
マージンを確保することができ、これにより、本装置の
回路構成を大幅に簡素化でき、回路設計上の柔軟性にも
大いに寄与することとなる。Further, in this way, the amount of information required for the 1-bit shift processing and rearrangement processing by the time switches 12 and 15 and the byte switches 21 and 25 to be detected by the second frame pattern detection system 3E can be reduced. Since it is possible to simplify the circuit configuration, it is possible to extremely easily secure a setup margin in circuit design even when handling data having a high transmission rate of 622 Mbps. The circuit configuration of the device can be greatly simplified, and the flexibility in circuit design will be greatly contributed.

【００９４】さらに、この場合、第２フレームパターン
検出系３Ｅでは、３２パラレルデータのうち特定の１６
パラレルデータのみからフレームパルスを検出するの
で、ＦＦ回路１７，フレームパターン検出部３１Ｅ，比
較部３２Ｅなどにおけるゲート間のデータの分岐数が削
減され、この結果、ファンアウト制限によるバッファな
どの追加を抑制することができる。また、データの分岐
数の増加に伴ってバッファなどのゲート数が増加するこ
とにより生じる熱影響なども確実に抑制されるので、装
置の消費電力を大幅に向上させることができる。Furthermore, in this case, in the second frame pattern detection system 3E, a specific 16 out of 32 parallel data are
Since the frame pulse is detected only from the parallel data, the number of data branches between the gates in the FF circuit 17, the frame pattern detection unit 31E, the comparison unit 32E, etc. is reduced, and as a result, the addition of a buffer or the like due to the fanout limitation is suppressed. can do. In addition, since the thermal effect caused by the increase in the number of gates such as the buffer with the increase in the number of data branches is surely suppressed, the power consumption of the device can be significantly improved.

【００９５】さらに、オーバヘッド処理系２Ｅでは、Ｓ
ＯＨを生成する際に、障害制御部１３によって、主信号
データ部分を回線断を表す状態（“１”）にしておき、
回線断時には、この回線断を表す状態の主信号データ部
分をオーバヘッド処理系２Ｅから主信号処理系３Ｅへ挿
入するので、回線断時でも、主信号処理系１Ｅにおい
て、この回線断を表す状態の主信号データ部分の挿入処
理を行なうことなく、ＳＯＨの挿入処理を行なうことが
でき、これにより、回線断時の主信号処理系１Ｅにおけ
るＳＯＨの挿入処理をも極めて高速に行なうことができ
る。Further, in the overhead processing system 2E, S
When the OH is generated, the failure control unit 13 sets the main signal data portion to the state (“1”) indicating the line disconnection,
At the time of line disconnection, the main signal data portion in the state indicating the line disconnection is inserted from the overhead processing system 2E to the main signal processing system 3E. Therefore, even when the line is disconnected, the main signal processing system 1E is in the state indicating the line disconnection. The SOH insertion process can be performed without performing the main signal data portion insertion process, and thus the SOH insertion process in the main signal processing system 1E at the time of line disconnection can be performed at extremely high speed.

【００９６】（ｄ）第４実施形態の説明 図２４は本発明の第４実施形態としての光中間中継装置
の構成を示すブロック図であるが、この図２４に示す光
中間中継装置も、第３実施形態にて上述した装置と同様
に、主信号処理系１Ｆ，オーバヘッド処理系２Ｆ，第１
フレームパターン検出系３Ｄ及び第２フレームパターン
検出系３Ｅをそなえて構成され、主信号処理系１Ｆに
は、Ｓ／Ｐ変換器１１，オーバヘッド挿入部(SOH INS)
１４，Ｐ／Ｓ変換器１６が設けられ、オーバヘッド処理
系２Ｆには、タイムスイッチ（ＴＳＷ１）１２，障害制
御部１３，タイムスイッチ（ＴＳＷ２）１５，バイトス
イッチ（ＢＳＷ１）２１，パリティ演算部(B1 PTY)２
２，オーバヘッド生成部(SOH GEN) ２３，スクランブラ
２４，バイトスイッチ（ＢＳＷ２）２５及びＦＦ回路２
６，２７が設けられている。(D) Description of Fourth Embodiment FIG. 24 is a block diagram showing the configuration of an optical intermediate repeater according to a fourth embodiment of the present invention. The optical intermediate repeater shown in FIG. Similar to the device described in the third embodiment, the main signal processing system 1F, the overhead processing system 2F, the first
It is configured with a frame pattern detection system 3D and a second frame pattern detection system 3E. The main signal processing system 1F includes an S / P converter 11 and an overhead insertion section (SOH INS).
14, a P / S converter 16 is provided, and the overhead processing system 2F includes a time switch (TSW1) 12, a failure control unit 13, a time switch (TSW2) 15, a byte switch (BSW1) 21, and a parity calculation unit (B1). PTY) 2
2. Overhead generator (SOH GEN) 23, scrambler 24, byte switch (BSW2) 25, and FF circuit 2
6, 27 are provided.

【００９７】つまり、本実施形態における光中間中継装
置は、第２実施形態にて前述した装置と同様に、図１５
に示す装置において主信号処理系１Ｅに設けられていた
各タイムスイッチ１２，１５がオーバヘッド処理系２Ｅ
に設けられ、各タイムスイッチ１２，１５がそれぞれ第
３，第４時間スイッチ、各バイトスイッチ２１，２５が
それぞれ第３，第４バイトスイッチとして構成されてい
る。That is, the optical intermediate repeater in this embodiment is similar to the device described in the second embodiment in FIG.
In the apparatus shown in FIG. 1, the time switches 12 and 15 provided in the main signal processing system 1E are replaced by the overhead processing system 2E.
, The time switches 12 and 15 are respectively configured as third and fourth time switches, and the respective byte switches 21 and 25 are respectively configured as third and fourth byte switches.

【００９８】なお、第１フレームパターン検出系３Ｄ及
び第２フレームパターン検出系３Ｅは、それぞれ第３実
施形態にて前述したものとそれぞれ同様のものである。
このような構成により、上述の光中間中継装置でも、第
１フレームパターン検出系３Ｄで検出されたフレームパ
ルスを用いて、Ｓ／Ｐ変換器１１での入力データのＳ／
Ｐ変換のためのタイミングを制御することにより、Ｓ／
Ｐ変換後の３２本のパラレルデータ（並列データ線）の
うち、１〜１６番目のデータ（線）のみにフレーム先頭
情報（ビット）が含まれるようにして、オーバヘッドを
挿入すべきタイムスロットのパターン数を３２パターン
から１６パターンに削減することができる。The first frame pattern detection system 3D and the second frame pattern detection system 3E are the same as those described above in the third embodiment.
With such a configuration, also in the above-mentioned optical intermediate repeater, the S / P of the input data in the S / P converter 11 is used by using the frame pulse detected by the first frame pattern detection system 3D.
By controlling the timing for P conversion, S /
Of 32 parallel data (parallel data lines) after P conversion, only the 1st to 16th data (lines) contain the frame head information (bits), and the pattern of the time slot in which the overhead should be inserted. The number can be reduced from 32 patterns to 16 patterns.

【００９９】また、本実施形態では、バイトスイッチ２
１，２５に加えて、タイムスイッチ１２，１５もオーバ
ヘッド処理系２Ｆに設けられているので、主信号処理系
１Ｆでは、バイトスイッチ２１，２５によるデータの先
頭位置の並べ替えに加えて、タイムスイッチ１２，１５
によるデータの１ビットシフトをも行なうことなく、オ
ーバヘッド挿入処理を施すことができる。Further, in the present embodiment, the byte switch 2
In addition to 1, 25, the time switches 12 and 15 are also provided in the overhead processing system 2F. Therefore, in the main signal processing system 1F, in addition to the rearrangement of the data head positions by the byte switches 21 and 25, 12, 15
The overhead insertion processing can be performed without performing the 1-bit shift of the data by.

【０１００】従って、この場合も、第３実施形態にて前
述した装置と同様の効果ないし利点が得られるほか、さ
らに、主信号処理系１Ｆでの処理を高速に行なうことが
でき、より主信号データを遅延なく伝送できるようにな
る。Therefore, also in this case, the same effects and advantages as those of the apparatus described in the third embodiment can be obtained, and further, the main signal processing system 1F can perform the processing at a high speed, and the main signal can be further processed. Data can be transmitted without delay.

【０１０１】[0101]

【発明の効果】以上詳述したように、本発明の光中間中
継装置におけるオーバヘッド挿入処理方法によれば、オ
ーバヘッド処理系において、バイト単位での先頭位置の
並べ替えを施すことにより、主信号処理系において、主
信号に対してバイト単位での先頭位置の並べ替えを行な
うことなく、オーバヘッド挿入処理を施すことができる
ので、主信号処理系での処理を大幅に簡素化・高速化で
き、これにより、主信号に対するオーバヘッドの挿入処
理を高速に行なって主信号を遅延なく伝送することがで
きる利点がある（請求項１）。As described above in detail, according to the overhead insertion processing method in the optical intermediate repeater of the present invention, in the overhead processing system, the main signal processing is performed by rearranging the head positions in byte units. In the system, overhead insertion processing can be performed on the main signal without rearranging the start position in units of bytes, so the processing in the main signal processing system can be greatly simplified and speeded up. As a result, there is an advantage that the overhead signal can be inserted into the main signal at high speed and the main signal can be transmitted without delay (claim 1).

【０１０２】次に、本発明の光中間中継装置によれば、
主信号処理系に、主信号のうちフレーム先頭情報を含む
データ部分から最後のデータ部分までの信号を１ビット
シフトさせてオーバヘッドが挿入されるべきタイムスロ
ットを一致させる第１時間スイッチと、オーバヘッドの
挿入を行なうオーバヘッド挿入部と、第１時間スイッチ
とは逆の処理を施す第２時間スイッチとを設け、オーバ
ヘッド処理系に、バイト単位の先頭位置並び替え処理を
行なう第１バイトスイッチ，第２バイトスイッチを設け
るという簡素な構成で、主信号処理系において、主信号
に対してバイト単位での先頭位置の並べ替えを行なうこ
となく、オーバヘッド挿入処理を施すことができるの
で、主信号処理系での処理を大幅に簡素化・高速化し
て、主信号を遅延なく伝送できる利点がある（請求項
２）。Next, according to the optical intermediate repeater of the present invention,
In the main signal processing system, the first time switch for shifting the signal from the data portion including the frame head information to the last data portion of the main signal by 1 bit to match the time slot into which the overhead is inserted, and the overhead switch An overhead inserting unit for inserting and a second time switch for performing a process opposite to that of the first time switch are provided, and the overhead processing system performs the first position rearrangement process in byte units, the first byte switch and the second byte. With the simple configuration of providing a switch, in the main signal processing system, overhead insertion processing can be performed on the main signal without rearranging the start position in byte units. There is an advantage that the main signal can be transmitted without delay by greatly simplifying and speeding up the processing (claim 2).

【０１０３】また、本発明の光中間中継装置によれば、
オーバヘッド処理系に、フレーム先頭情報を含むデータ
部分から最後のデータ部分までの信号を１ビットシフト
させる第３時間スイッチと、この第３時間スイッチから
の出力に基づいて、バイト単位の先頭位置並び替えを行
なう第３バイトスイッチと、第３バイトスイッチでの並
び替え処理とは逆のバイト戻し並び替え処理を施して、
これをオーバヘッド挿入部へ出力する第４バイトスイッ
チと、第４バイトスイッチからの出力について、第３時
間スイッチとは逆の処理を施す第４時間スイッチとを設
けるという簡素な構成で、主信号処理系において、デー
タの先頭位置の並べ替えに加えてデータのシフト処理を
も行なうことなく、オーバヘッド挿入処理を施すことが
できるので、主信号処理系での処理をさらに高速に行な
うことができる（請求項３）。According to the optical intermediate repeater of the present invention,
A third time switch that shifts the signal from the data part including the frame start information to the last data part by 1 bit in the overhead processing system, and the start position rearrangement in byte unit based on the output from the third time switch. And a byte return rearrangement process that is the reverse of the rearrangement process performed by the third byte switch.
With a simple configuration in which a fourth byte switch that outputs this to the overhead insertion portion and a fourth time switch that performs the reverse processing of the third time switch for the output from the fourth byte switch are provided, the main signal processing is performed. In the system, overhead insertion processing can be performed without rearranging the data start position and data shifting processing, so that the processing in the main signal processing system can be performed at higher speed. Item 3).

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.

【図２】本発明の原理ブロック図である。FIG. 2 is a principle block diagram of the present invention.

【図３】本発明の第１実施形態としての光中間中継装置
の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of an optical intermediate repeater according to the first embodiment of the present invention.

【図４】（ａ），（ｂ）はそれぞれ第１実施形態におけ
る光中間中継装置の動作の一例を説明するための図であ
る。4A and 4B are diagrams for explaining an example of the operation of the optical intermediate repeater in the first embodiment.

【図５】（ａ），（ｂ）はそれぞれ第１実施形態におけ
る光中間中継装置の動作の一例を説明するための図であ
る。5A and 5B are diagrams for explaining an example of the operation of the optical intermediate relay device according to the first embodiment.

【図６】第１実施形態における光中間中継装置の動作の
一例を説明するための図である。FIG. 6 is a diagram for explaining an example of the operation of the optical intermediate repeater in the first embodiment.

【図７】第１実施形態における光中間中継装置の動作の
一例を説明するための図である。FIG. 7 is a diagram for explaining an example of the operation of the optical intermediate repeater in the first embodiment.

【図８】第１実施形態における光中間中継装置の動作の
他の一例を説明するための図である。FIG. 8 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図９】第１実施形態における光中間中継装置の動作の
他の一例を説明するための図である。FIG. 9 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図１０】第１実施形態における光中間中継装置の動作
の他の一例を説明するための図である。FIG. 10 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図１１】第１実施形態における光中間中継装置の動作
の他の一例を説明するための図である。FIG. 11 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図１２】第１実施形態における光中間中継装置の動作
の他の一例を説明するための図である。FIG. 12 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図１３】第１実施形態における光中間中継装置の動作
の他の一例を説明するための図である。FIG. 13 is a diagram for explaining another example of the operation of the optical intermediate repeater in the first embodiment.

【図１４】本発明の第２実施形態としての光中間中継装
置の構成を示すブロック図である。FIG. 14 is a block diagram showing a configuration of an optical intermediate repeater according to a second embodiment of the present invention.

【図１５】本発明の第３実施形態としての光中間中継装
置の構成を示すブロック図である。FIG. 15 is a block diagram showing a configuration of an optical intermediate repeater according to a third embodiment of the present invention.

【図１６】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 16 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図１７】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 17 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図１８】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 18 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図１９】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 19 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図２０】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 20 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図２１】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 21 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図２２】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 22 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図２３】第３実施形態における光中間中継装置の動作
の一例を説明するための図である。FIG. 23 is a diagram for explaining an example of the operation of the optical intermediate repeater in the third embodiment.

【図２４】本発明の第４実施形態としての光中間中継装
置の構成を示すブロック図である。FIG. 24 is a block diagram showing a configuration of an optical intermediate repeater according to a fourth embodiment of the present invention.

【図２５】従来の一般的な光通信網の一例を示すブロッ
ク図である。FIG. 25 is a block diagram showing an example of a conventional general optical communication network.

【図２６】ＳＴＳ−３ｃ信号のフレーム・フォーマット
の一例を示す図である。FIG. 26 is a diagram showing an example of a frame format of an STS-3c signal.

【図２７】従来の一般的な光中間中継装置の構成を示す
ブロック図である。FIG. 27 is a block diagram showing the configuration of a conventional general optical intermediate repeater.

【図２８】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 28 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図２９】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 29 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３０】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 30 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３１】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 31 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３２】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 32 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３３】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 33 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３４】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 34 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３５】従来の一般的な光中間中継装置の動作の一例
を説明するための図である。FIG. 35 is a diagram for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３６】（ａ）〜（ｃ）はそれぞれ従来の一般的な光
中間中継装置の動作の一例を説明するための図である。36A to 36C are diagrams for explaining an example of the operation of a conventional general optical intermediate repeater.

【図３７】（ａ），（ｂ）はそれぞれ従来の一般的な光
中間中継装置の動作の一例を説明するための図である。37 (a) and (b) are diagrams for explaining an example of the operation of a conventional general optical intermediate repeater, respectively.

【符号の説明】[Explanation of symbols]

１Ａ〜１Ｆ 主信号処理系 ２Ａ〜２Ｆ オーバヘッド処理系 ３Ａ，３Ｂ，１１，３１Ｄ シリアル／パラレル（Ｓ／
Ｐ）変換器 ３Ｃ フレームパターン検出系 ３Ｄ 第１フレームパターン検出系 ３Ｅ 第２フレームパターン検出系 ４Ａ 第１時間スイッチ ４Ｂ，５Ａ オーバヘッド挿入部 ５Ｂ，７Ａ パラレル／シリアル変換器 ６Ａ 第２時間スイッチ ６Ｂ 第３時間スイッチ ７Ｂ 第３バイトスイッチ ８Ａ 第１バイトスイッチ ８Ｂ，９Ａ パリティ演算部 ９Ｂ，１０Ａ オーバヘッド生成部 １０Ｂ 第４バイトスイッチ １１Ａ 第２バイトスイッチ １１Ｂ 第４時間スイッチ １２，１５ タイムスイッチ（ＴＳＷ１，ＴＳＷ２） １２Ａ，１４Ａ，１５Ａ，２１Ａ，２５Ａ セレクタ
（ＳＥＬ） １３ 障害制御部 １３Ａ ＯＲゲート １４ オーバヘッド挿入部(SOH INS) １６ パラレル／シリアル（Ｐ／Ｓ）変換器 １７，１８，２６，２７，３２Ｄ，３５１ フリップフ
ロップ（ＦＦ）回路 ２１，２５ バイトスイッチ（ＢＳＷ１，ＢＳＷ２） ２２ パリティ演算部(B1 PTY) ２３ オーバヘッド生成部(SOH GEN) ２４ スクランブラ（ＳＣＲ） ３１，３１Ｅ，３３Ｄ フレームパターン検出部 ３２ 同期保護部 ３２Ｅ 比較部 ３２Ａ，３４Ｄ 同期保護回路（ＳＹＮＣ） ３２Ｂ ラッチ（ＬＡＴＣＨ）回路 ３３，３７Ｄ タイミングパルス生成部（ＰＧ） ３５Ｄ 微分回路部 ３６Ｄ シフト（ＳＨＩＦＴ）部 ３２１，３５２ ＡＮＤゲート ３２２ １入力反転型のＡＮＤゲート ３２３ Ｊ−Ｋフリップフロップ回路1A to 1F Main signal processing system 2A to 2F Overhead processing system 3A, 3B, 11, 31D Serial / parallel (S /
P) Converter 3C Frame pattern detection system 3D First frame pattern detection system 3E Second frame pattern detection system 4A First time switch 4B, 5A Overhead insertion section 5B, 7A Parallel / serial converter 6A Second time switch 6B Third Time switch 7B Third byte switch 8A First byte switch 8B, 9A Parity calculation unit 9B, 10A Overhead generation unit 10B Fourth byte switch 11A Second byte switch 11B Fourth time switch 12,15 Time switch (TSW1, TSW2) 12A , 14A, 15A, 21A, 25A Selector (SEL) 13 Fault control unit 13A OR gate 14 Overhead insertion unit (SOH INS) 16 Parallel / serial (P / S) converter 17, 18, 26, 27, 32D, 351 Flip-flop (FF) circuit 21, 25 byte switch (BSW1, BSW2) 22 Parity calculator (B1 PTY) 23 Overhead generator (SOH GEN) 24 Scrambler (SCR) 31, 31E, 33D Frame pattern detector 32 Sync protector 32E Comparison unit 32A, 34D Synchronization protection circuit (SYNC) 32B Latch (LATCH) circuit 33, 37D Timing pulse generation unit (PG) 35D Differentiation circuit unit 36D Shift (SHIFT) unit 321,352 AND gate 322 1-input inverting AND gate 323 JK flip-flop circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力信号をシリアル／パラレル変換した
あとオーバヘッド挿入処理を施す主信号処理系と、該主
信号処理系に挿入すべきオーバヘッドを生成するオーバ
ヘッド処理系とをそなえた光中間中継装置において、 該オーバヘッド処理系において、バイト単位での先頭位
置の並べ替えを施すことにより、該主信号処理系におい
て、主信号に対してバイト単位での先頭位置の並べ替え
を行なうことなく、オーバヘッド挿入処理を施すことを
特徴とする、光中間中継装置におけるオーバヘッド挿入
処理方法。1. An optical intermediate repeater comprising a main signal processing system for performing overhead insertion processing after serial / parallel conversion of an input signal, and an overhead processing system for generating overhead to be inserted into the main signal processing system. By performing rearrangement of the head position in byte units in the overhead processing system, the main signal processing system can perform overhead insertion processing without rearranging the head position in byte units in the main signal processing system. An overhead insertion processing method in an optical intermediate repeater, comprising: 【請求項２】 入力信号をシリアル／パラレル変換した
あとオーバヘッド挿入処理を施す主信号処理系と、該主
信号処理系に挿入すべきオーバヘッドを生成するオーバ
ヘッド処理系とをそなえた光中間中継装置において、 該主信号処理系に、 入力信号をシリアル／パラレル変換するシリアル／パラ
レル変換器と、 該シリアル／パラレル変換器でパラレル変換された主信
号のうちフレーム先頭情報を含むデータ部分から最後の
データ部分までの信号を１ビットシフトさせて、該オー
バヘッドが挿入されるべきタイムスロットを一致させる
第１時間スイッチと、 該第１時間スイッチで該オーバヘッドが挿入されるべき
タイムスロットを一致せしめられた信号について、該オ
ーバヘッドの挿入処理を施すオーバヘッド挿入部と、 該オーバヘッド挿入部からの出力について、該第１時間
スイッチとは逆の処理を施す第２時間スイッチと、 該第２時間スイッチの出力についてパラレル／シリアル
変換するパラレル／シリアル変換器とが設けられるとと
もに、 該オーバヘッド処理系に、 該オーバヘッド挿入部からの出力に基づいて、バイト単
位の先頭位置並び替えを行なう第１バイトスイッチと、 該オーバヘッド挿入部からの出力に基づいて、パリティ
演算を施すパリティ演算部と、 バイト単位の先頭位置並び替え及びパリティ演算を施さ
れたものと、外部のオーバヘッド情報とに基づいて、該
主信号処理系に挿入すべきオーバヘッドを生成するオー
バヘッド生成部と、 該オーバヘッド生成部からの出力について、該第１バイ
トスイッチでの並び替え処理とは逆のバイト戻し並び替
え処理を施して、これを該オーバヘッド挿入部へ出力す
る第２バイトスイッチとが設けられたことを特徴とす
る、光中間中継装置。2. An optical intermediate repeater having a main signal processing system for performing overhead insertion processing after serial / parallel conversion of an input signal and an overhead processing system for generating overhead to be inserted into the main signal processing system. A serial / parallel converter for serial / parallel conversion of an input signal in the main signal processing system, and a data part from a data part including frame head information to a last data part in the main signal converted in parallel by the serial / parallel converter. The first time switch that shifts the signals up to 1 bit by 1 bit to match the time slot into which the overhead is inserted, and the signal that the first time switch matches the time slot into which the overhead is to be inserted. , An overhead insertion section for performing the processing for inserting the overhead, and the overhead insertion section. A second time switch for performing a process reverse to that of the first time switch for the output from the unit, and a parallel / serial converter for performing parallel / serial conversion on the output of the second time switch are provided, and the overhead is provided. A first byte switch for rearranging the start position in byte units on the basis of the output from the overhead inserting section; and a parity calculating section for performing a parity operation based on the output from the overhead inserting section. An overhead generating unit that generates an overhead to be inserted into the main signal processing system based on the one in which the start position rearrangement in bytes is performed and the parity calculation is performed, and the external overhead information, and an overhead generating unit from the overhead generating unit. Regarding output, byte return rearrangement processing opposite to the rearrangement processing by the first byte switch Subjected to, characterized in that this second byte switch for outputting to said overhead insertion portion is provided, an optical intermediate repeater. 【請求項３】 入力信号をシリアル／パラレル変換した
あとオーバヘッド挿入処理を施す主信号処理系と、該主
信号処理系に挿入すべきオーバヘッドを生成するオーバ
ヘッド処理系とをそなえた光中間中継装置において、 該主信号処理系に、 入力信号をシリアル／パラレル変換するシリアル／パラ
レル変換器と、 該シリアル／パラレル変換器でパラレル変換された信号
について、該オーバヘッドの挿入処理を施すオーバヘッ
ド挿入部と、 該オーバヘッド挿入部の出力についてパラレル／シリア
ル変換するパラレル／シリアル変換器とが設けられると
ともに、 該オーバヘッド処理系に、 該シリアル／パラレル変換器でパラレル変換された信号
のうちフレーム先頭情報を含むデータ部分から最後のデ
ータ部分までの信号を１ビットシフトさせる第３時間ス
イッチと、 該第３時間スイッチからの出力に基づいて、バイト単位
の先頭位置並び替えを行なう第３バイトスイッチと、 該第３時間スイッチからの出力に基づいて、パリティ演
算を施すパリティ演算部と、 バイト単位の先頭位置並び替え及びパリティ演算を施さ
れたものと、外部のオーバヘッド情報とに基づいて、該
主信号処理系に挿入すべきオーバヘッドを生成するオー
バヘッド生成部と、 該オーバヘッド生成部からの出力について、該第３バイ
トスイッチでの並び替え処理とは逆のバイト戻し並び替
え処理を施して、これを該オーバヘッド挿入部へ出力す
る第４バイトスイッチと、 該第４バイトスイッチからの出力について、該第３時間
スイッチとは逆の処理を施す第４時間スイッチとが設け
られたことを特徴とする、光中間中継装置。3. An optical intermediate repeater comprising a main signal processing system for performing overhead insertion processing after serial / parallel conversion of an input signal, and an overhead processing system for generating overhead to be inserted into the main signal processing system. A serial / parallel converter for serial / parallel conversion of an input signal in the main signal processing system; and an overhead insertion unit for inserting the overhead into a signal converted in parallel by the serial / parallel converter, A parallel / serial converter for performing parallel / serial conversion on the output of the overhead inserting section is provided, and the overhead processing system is provided with a data part including frame head information in a signal converted in parallel by the serial / parallel converter. Shift the signal up to the last data part by 1 bit A third time switch, a third byte switch for rearranging the start position in byte units based on the output from the third time switch, and a parity for performing a parity operation based on the output from the third time switch. An operation unit, an overhead generation unit for generating an overhead to be inserted into the main signal processing system on the basis of an overhead position rearrangement in byte units and a parity operation, and external overhead information; The output from the generation unit is subjected to a byte return rearrangement process that is the reverse of the rearrangement process performed by the third byte switch, and is output to the overhead insertion unit as a fourth byte switch, and the fourth byte switch. A fourth time switch for performing a process reverse to that of the third time switch for the output from During the relay device.