JPS63237671A - Still picture coding device - Google Patents
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- JPS63237671A JPS63237671A JP62070447A JP7044787A JPS63237671A JP S63237671 A JPS63237671 A JP S63237671A JP 62070447 A JP62070447 A JP 62070447A JP 7044787 A JP7044787 A JP 7044787A JP S63237671 A JPS63237671 A JP S63237671A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は静止画像符号化装ＷＫ係り、特に静止画像信号
を高能率符号化することができる静止画像符号化装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a still image encoding device WK, and particularly to a still image encoding device that can encode still image signals with high efficiency.
従来、静止Ｗｉ像符号化装置における静止画像の高能率
符号化においては、単一の符号器、例えば、前置予測符
号化や直交変換符号化などによって符号化されていた。Conventionally, in high-efficiency encoding of still images in a still Wi image encoding device, encoding has been performed using a single encoder, for example, pre-predictive encoding or orthogonal transform encoding.
上述した従来の静止画像符号化装置では、単一の符号化
器で構成され、その符号化方式も入力信号の特性から前
置予測等の７レーム内予測あるいは離散コサイン変換な
どの変換符号化が固定的に使用され１おり、一般的にこ
れらの能率は、それほど高くなく、伝送路レートが低ビ
ツトレートの場合非常に長い時間がかかるという問題点
があった。The conventional still image encoding device described above is configured with a single encoder, and its encoding method is based on the characteristics of the input signal and uses 7-frame intra-prediction such as pre-prediction or transform encoding such as discrete cosine transformation. These methods are used in a fixed manner, and generally their efficiency is not very high, and there is a problem that it takes a very long time when the transmission line rate is low bit rate.
本発明の静止画像符号化装置は、画像信号を外部からの
制御信号により１画像フレーム記憶するフレームメモリ
と、この７１ノ−ムメモリの出力を符号化する複数の異
なった符号化方式の符号化器と、この複数の符号化器の
出力を選択するセレクタと、このセレクタで選択された
上記符号化器の出力を可変長符号化する可変長符号化器
と、１画像フレーム時間に発生する上記可変長符号化器
で符号化された可変長符号の総符号長を計数するカウン
タと、上記複数の符号化器の出力の上記総符号長をそれ
ぞれ記憶する複数のレジスタと、この複数のレジスタの
内容を比較し最小の上記総符号長を検出する比較器と１
．この比較器の出力から上記符号化器を選択する選択信
号を発生する選択信号発生回路と、上記複数のセレクタ
の出力を上記。The still image encoding device of the present invention includes a frame memory that stores one image frame of an image signal according to an external control signal, and encoders using a plurality of different encoding methods that encode the output of this 71-nome memory. a selector for selecting the outputs of the plurality of encoders; a variable length encoder for variable length encoding the outputs of the encoders selected by the selector; A counter for counting the total code length of variable length codes encoded by the long encoder, a plurality of registers each storing the total code length of the outputs of the plurality of encoders, and contents of the plurality of registers. a comparator that compares and detects the minimum total code length, and 1
．． a selection signal generation circuit that generates a selection signal for selecting the encoder from the output of the comparator; and the outputs of the plurality of selectors.
選択信号で選択した選択符号化信号を上記可変長符号化
器で可変長符号化した選択可変長符号化信号と上記比較
器の出力とを多重化する多重化回路と、この多重化回路
の出力を伝送路ビットレートに平滑化するバッファメモ
リとを備えてなるようにしたものである。a multiplexing circuit for multiplexing the selected variable-length encoded signal obtained by variable-length encoding the selected encoded signal selected by the selection signal with the variable-length encoder and the output of the comparator; and the output of the multiplexer circuit. and a buffer memory for smoothing the data to the transmission line bit rate.
本発明においては、複数個の符号化器によシ発生する１
画像フレームの総符号長を比較し、最小の総符号長で符
号化した符号器で符号化を行う。In the present invention, 1
The total code lengths of the image frames are compared, and the encoder that encodes with the minimum total code length performs encoding.
以下、図面に基づき本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below based on the drawings.
第１図は本発明の一実施例を示すブロック図である。な
お、この第１図に示す実施例においては、簡単化のため
に符号化器およびレジスタの数をそれぞれ２個とした場
合を示すものである。FIG. 1 is a block diagram showing one embodiment of the present invention. In the embodiment shown in FIG. 1, the number of encoders and registers is set to two each for the sake of simplicity.
図において、１は画像信号が印加される画像信号入力端
子、２はフレームメモリ書き込み信号が印加されるフレ
ームメモリ書き込み信号入力端子、３は画像信号を外部
からの制御信号により１画像フレーム記憶するフレーム
メモリ４−１．４−２ Ｈこのフレームメモリ３の出力
を符号化する複数の異なった符号化方式の符号化器、５
はこの複数の符号化器４−１．４−２の出力を選択する
セレクタ。In the figure, 1 is an image signal input terminal to which an image signal is applied, 2 is a frame memory write signal input terminal to which a frame memory write signal is applied, and 3 is a frame for storing one image frame of an image signal according to an external control signal. Memory 4-1.4-2 H Encoder with a plurality of different encoding methods for encoding the output of this frame memory 3, 5
is a selector that selects the outputs of the plurality of encoders 4-1 and 4-2.
５ａおよび５ｂはセレクタ入力端子である。5a and 5b are selector input terminals.
６はセレクタ５で選択された上記符号化器の出力を可変
長符号化する可変長符号化器、γは１画像フレーム時間
に発生する上記可変長符号化器６で符号化された可変長
符号の総符号長を計数するカウンタ、８−１．８−２は
上記複数の符号化器４１．４−２の出力の総符号長をそ
れぞれ記憶するレジスタ、９はこのレジスタ８−１．８
−２の内容を比較し最小の総符号長を検出する比較器、
１０はこの比較器９の出力力・ら上記符号化器を選択す
る選択信号を発生する選択信号発生回路、１１はセ１／
クタ５の出力を上記選択信号で選択した選択符号化信号
を可変長符号化器６で可変長符号化［７た可変長符号化
信号と比較器９の出力とを多重化する多重化回路、１２
はこの多重化回路１１の出力を伝送路ビットレートに平
滑化するバッファメモリ、１３は伝送路出力端子である
。6 is a variable length encoder that variable length encodes the output of the encoder selected by the selector 5, and γ is a variable length code encoded by the variable length encoder 6 generated in one image frame time. 8-1.8-2 is a register that stores the total code length of the outputs of the plurality of encoders 41.4-2, and 9 is this register 8-1.8.
- a comparator that compares the contents of 2 and detects the minimum total code length;
10 is a selection signal generation circuit that generates a selection signal for selecting the encoder from the output of the comparator 9; 11 is a selection signal generation circuit;
A variable length encoder 6 encodes the selected encoded signal selected from the output of the vector 5 using the selection signal. 12
1 is a buffer memory for smoothing the output of the multiplexing circuit 11 to the transmission line bit rate, and 13 is a transmission line output terminal.
つぎにこの第１図に示す実施例の動作を説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained.
まず、画像信号入力端子１から入力された入力画像信号
轟け１画像フレームを記憶するフレームメモリ３に入力
される。一方、フレームメモリ書き込み信号入力端子２
から入力されたフレームメモリ書き込み信号すはフレー
ムメモリ３に入力される。このフレームメモリ３は、フ
レームメモリ書き込み信号すが「ＬＯｗｌＪレベルの間
書き込みが行なわれる。そして、フレームメモリ３から
出力されるフレームメモリ出力Ｃは、符号化器４−１と
符号化器４−２に入力され、この符号化器４−１からは
符号化され念符帰化器４−１の出力ｄがセレクタ入力端
子５ａＫ、符号化器４−２からは符号化された符号化器
４−２の出力６がセレクタ入力端子５ｂにそれぞれ出力
される。セレクタ５は選択信号ｆが「Ｈ１πｈ」レベル
の時には、セレクタ入力端子５龜からの入力を選択し、
選択符号化信号０として出力し、選択信号ｆがｒＬｏｗ
Ｊレベルの時には、セレクタ入力端子５ｂからの入力を
選択し、選択符号化信号Ｏとして出力する。First, an input image signal input from an image signal input terminal 1 is input to a frame memory 3 that stores one image frame. On the other hand, frame memory write signal input terminal 2
The frame memory write signal input from the frame memory 3 is input to the frame memory 3. Writing to this frame memory 3 is performed while the frame memory write signal S is at the "LOwlJ" level. The encoder 4-1 inputs the encoded output d of the encoder 4-1 to the selector input terminal 5aK, and the encoder 4-2 outputs the encoded output d to the encoder 4-2. The outputs 6 of are respectively output to the selector input terminals 5b.When the selection signal f is at the "H1πh" level, the selector 5 selects the input from the selector input terminals 5,
Output as selection encoded signal 0, and selection signal f is rLow
When the signal is at J level, the input from the selector input terminal 5b is selected and outputted as a selection encoded signal O.
つぎに、セレクタ５から出力された選択符号化信号Ｏは
可変長符号化器６に入力され、可変長符号化が行なわれ
る。そして、この可変長符号化器６からは可変長符号化
信号ｇが、多重化回路１１とカウンタＴに出力される。Next, the selected encoded signal O outputted from the selector 5 is input to the variable length encoder 6, where it is subjected to variable length encoding. The variable length encoder 6 outputs the variable length encoded signal g to the multiplexing circuit 11 and the counter T.
仁のカウンタＴは、入力された可変長符号化信号ｇの符
号長を１画像フレーム時間計数し総符号長りとして出力
する。The counter T counts the code length of the input variable-length encoded signal g as one image frame time and outputs the result as a total code length.
カウンタ７から出力した総符号長りは、レジスタ８−１
とレジスタ８−２に入力され、レジスタ８−１はセレク
タ５が符号化器４−１の出力ｄを選択した時の総符号長
りを記憶し、レジスタ８−２はセレクタ５が符号化器４
−２の出力・を選択した時の総符号長りを記憶する。そ
して、このレジスタ８−１は記憶した総符号長りをレジ
スタ８−１の出力１として出力し、レジスタ８−２は記
憶した総符号長りをレジスタ８−２の出力ｊとして出力
し、これらレジスタ８−１の出力ｌとレジスタ８−２の
出力ｊは比較器９に入力される。この比較器９では、レ
ジメタ８−１の出力１とレジスタ８−２の出力ｊとを大
小比較し、レジスタ８−１の出力ｌがレジスタ８−２の
出力」より小さいかあるいは等しい時にはｒＨ１ｇｈＪ
レベルを出力し、レジスタ８−２の出力ｊがレジスタ８
−１の出力ｉよシ／Ｊ１さい時には［−ＬＯＷＪ レ
ベルを出力する。The total code length output from counter 7 is in register 8-1.
is input to the register 8-2, the register 8-1 stores the total code length when the selector 5 selects the output d of the encoder 4-1, and the register 8-2 stores the total code length when the selector 5 selects the output d of the encoder 4-1. 4
Stores the total code length when -2 output is selected. Then, this register 8-1 outputs the stored total code length as output 1 of register 8-1, and register 8-2 outputs the stored total code length as output j of register 8-2. The output l of register 8-1 and the output j of register 8-2 are input to comparator 9. This comparator 9 compares the output 1 of the register 8-1 with the output j of the register 8-2, and when the output 1 of the register 8-1 is smaller than or equal to the output 1 of the register 8-2, rH1ghJ
The level is output, and the output j of register 8-2 is output to register 8.
When the output of -1 is i/J1, it outputs the [-LOWJ level.
そして、この比較器９からの出力は比較器出力にとして
、選択信号発生回路１０と多重化回路１１に入力され、
選択信号発生回路１０は選択信号ｆを出力する。この選
択信号ｆは、まず、最初に符号化器４−１の出力ｄを選
択する「Ｈ１ｇｂＪレベルを１画像フレーム時間出力し
、次に符号化器４−２の出力・を選択する「ＬＯｗＩレ
ベルを１画像フレーム時間出力する。Then, the output from the comparator 9 is inputted as a comparator output to the selection signal generation circuit 10 and the multiplexing circuit 11,
The selection signal generation circuit 10 outputs a selection signal f. This selection signal f first selects the output d of the encoder 4-1, outputs the "H1gbJ level for one image frame time, and then outputs the "LOwI level", which selects the output d of the encoder 4-2. is output for one image frame time.
その結果、レジスタ８−１には符号化器４−１で符号化
したときの総符号長が記憶され、レジスタ８〜２には符
号化器４−２で符号化し九ときの総符号長が記憶される
。そして、比較器９は、符号化器４−１で符号化したと
きの総符号長と符号化器４−２で符号化したときの総符
号長とを大小比較し、符号化器４−１で符号化したとき
の総符号長が、符号化器４−２で符号化したときの総符
号長よシ小さいか等しいときには、比較器出力には、ｒ
Ｈ１ｒｈＪレベルとなシ、選択信号発生回路１０は、選
択信号ｆとして１画像フレームの間ｒＨ１ｇｈＪレベル
を出力し、セレクタ５は符号化器４−１の出力ｄを選択
し可変長符号化器６で可変長符号化を行ない、多重化回
路１１で比較器出力にと多重化される。As a result, the total code length when encoded by encoder 4-1 is stored in register 8-1, and the total code length when encoded by encoder 4-2 is stored in registers 8-2. be remembered. Then, the comparator 9 compares the total code length when encoding with the encoder 4-1 and the total code length when encoding with the encoder 4-2, and compares the total code length when encoding with the encoder 4-1. When the total code length when encoded with is smaller or equal to the total code length when encoded with encoder 4-2, the comparator output contains r
H1rhJ level, the selection signal generation circuit 10 outputs the rH1ghJ level for one image frame as the selection signal f, the selector 5 selects the output d of the encoder 4-1, and the variable length encoder 6 selects the output d of the encoder 4-1. Variable-length encoding is performed, and the multiplexing circuit 11 multiplexes the signal with the comparator output.
また、・一方、符号化器４−２で符号化したときの総符
号長が符号化器４−１で符号化したときの総符号長より
小さいときには、比較器出力にはｒＬｏｗＪレベルとな
シ、選択信号発生回路１０は選択信号ｆとして１画像フ
レームの間［ＬＯｗＩレベルヲ出力し、セレクタ５は符
号化器４−２の出力ｅを選択し、可変長符号化器６で可
変長符号化を行ない、多重化回路１１で比較器出力にと
多重化される。そして、この多重化回路１１は、比較器
出力にと可変長符号化信号ｇを多重化し、多重化信号ｍ
を出力する７この多重化信号ｍはバッファメモリ１）に
入力され伝送路ビットレートに平滑化され、バッファメ
モリ出力ｎとして出力されて伝送路出力端子１３よシ出
力される。On the other hand, when the total code length encoded by the encoder 4-2 is smaller than the total code length encoded by the encoder 4-1, the output of the comparator has no signal at rLowJ level. , the selection signal generation circuit 10 outputs [LOWI level] for one image frame as the selection signal f, the selector 5 selects the output e of the encoder 4-2, and the variable length encoder 6 performs variable length encoding. and is multiplexed with the comparator output by the multiplexing circuit 11. Then, this multiplexing circuit 11 multiplexes the variable length encoded signal g with the comparator output, and multiplexes the multiplexed signal m.
7 This multiplexed signal m is input to the buffer memory 1), smoothed to the transmission line bit rate, output as a buffer memory output n, and then outputted from the transmission line output terminal 13.
第２図は第１図に示す実施例の動作説明に供するタイム
チャートである。この第２図において、（−）は入力画
像信号１を示したものであυ、（ｂ）はフレームメモリ
書き込み信号す、（Ｃ）はフレームメモリ３の出力Ｃ％
（ｄ）は符号化器４−１の出力ｄ％、（ｅ）は符号化器
４−２の出力” ％ （ｆ）は選択信号’ｓ（ｇ）は可
変長符号化信号ｇ、（ｈ）は総符号長ｈｓ（ｏはレジス
タ８−１の出力１１（」〉はレジスタ８−２の出力ｊ１
伽）は比較器９の出力に％（’）は可変長符号化信号ｔ
１←）は多重化信号ｍ、（ｎ）はバッファメモリ１２の
出力ｎを示したものである。また、Ａ、Ｂ、Ｃ・・・Ｋ
はそれぞれ画像信号を示す。FIG. 2 is a time chart for explaining the operation of the embodiment shown in FIG. In this Figure 2, (-) indicates the input image signal 1, (b) indicates the frame memory write signal, and (C) indicates the output C% of the frame memory 3.
(d) is the output d% of the encoder 4-1, (e) is the output ``%'' of the encoder 4-2, (f) is the selection signal's (g) is the variable length encoded signal g, (h ) is the total code length hs (o is the output 11 of register 8-1 ('') is the output j1 of register 8-2
伽) is the output of the comparator 9 and %(') is the variable length coded signal t.
1←) shows the multiplexed signal m, and (n) shows the output n of the buffer memory 12. Also, A, B, C...K
represent image signals, respectively.
そして、この第２図に示すタイムチャートにおいて、前
半（左半分）は符号化器４−２が選択された場合を示し
、後半（右手分）は符号化器４−１が選択された場合を
示す。In the time chart shown in FIG. 2, the first half (left half) shows the case when encoder 4-2 is selected, and the second half (right half) shows the case when encoder 4-1 is selected. show.
まず、第２図（ｂ）に示すフレームメモＩＪ？ｉ込み信
号すで画像信号Ｂをフレームメモリ３に書き込む。そし
て、このフレームメモリ３から読み出された画像信号Ｂ
を符号化器４−１で符号化し、第２図（ｄ）に示す符号
化器４−１の出力ｄである符号化された画像信号ＢＣＩ
を出力する。一方、符号化器４−２で符号化し、第２図
（−）に示す符号化器４−２の出力働である符号化され
た画像信号ＢＣ２を出力する。First, frame memo IJ? shown in FIG. 2(b)? The i write signal has already written the image signal B to the frame memory 3. Then, the image signal B read out from this frame memory 3
is encoded by the encoder 4-1, and the encoded image signal BCI is the output d of the encoder 4-1 shown in FIG. 2(d).
Output. On the other hand, the image signal is encoded by the encoder 4-2, and the encoded image signal BC2, which is the output function of the encoder 4-2 shown in FIG. 2 (-), is output.
つぎに、第２図Ｃｆ）に示す選択信４ｔで符号化器４−
１の出力である符号化された画像信号ＢＣ１が選択され
可変長符号化されて可変長符号化器８から第２図−）に
示す可変長符号化信号ＶＢＣＩが出力され、カウンタＴ
で第２図（ｈ）に示す総符号長ｍｖＢｃ１が計数される
。そして、との総符号長ｍＶＢｃ １はレジスタ８−１
に記憶される。次にもう一度、フレームメモリ３から画
像信号Ｂを読み出し符号化された画像信号Ｂ（ｊ、ＢＯ
２を符号化器４−１．符号化器４−２より出力し、選択
信号ｆ（第２図（ｆ）参照）で符号化器４−２の出力で
ある符号化された画像信号ＢＣ２が選択され可変長符号
化されて可変長符号化器６から可変長符号化信号ＶＢＣ
２が出力され、カウンタＴで総符号長ｍＶＢｃ２が計数
され、この総符号長ｍＶＢＣ２はレジスタ８−２に記憶
される。そして、比較器９でレジスタ８−１′に記憶さ
れている総符号長ｍＶＢｃ１とレジスタ８−２に記憶さ
れている総符号長ｍＶＢｃ２とが大小比較される。Next, the encoder 4-
The encoded image signal BC1, which is the output of 1, is selected and variable-length coded, and the variable-length coded signal VBCI shown in FIG.
Then, the total code length mvBc1 shown in FIG. 2(h) is counted. And the total code length mVBc 1 is register 8-1
is memorized. Next, the image signal B is read out from the frame memory 3 once again and the encoded image signal B(j, BO
2 to the encoder 4-1. The encoded image signal BC2 outputted from the encoder 4-2 is selected by the selection signal f (see FIG. 2(f)), and is variable-length coded to be variable. Variable length encoded signal VBC from long encoder 6
2 is output, the total code length mVBC2 is counted by the counter T, and this total code length mVBC2 is stored in the register 8-2. Then, the comparator 9 compares the total code length mVBc1 stored in the register 8-1' with the total code length mVBc2 stored in the register 8-2.
その結果がｍＶ’Ｂｃ１）ｍＶＢｃ２であったため、比
較器出力ｋ（第２図（ｋ）参照）は［ｔ、ｏｗＪレベル
となる。そして、比較器９の出力ｋが入力された選択信
号発生回路１０は選択信号ｆを「ＬＯＷ」レベルにして
セレクタ５の出力として符号化されて画像信号ＢＣ２を
選択する。また、この符号化され次画像信号ＢＣ２を可
変長符号化器６で可変長符号化し可変長符号化信号ＶＢ
Ｃ２を出力する。そして、この可変長符号化信号ＶＢＣ
２は、比較器出力「ＬＯｗＪレベルと共に多重化回路１
１で多重化される。多重化されたｒＬＯＷＪレベルと可
変長符号化信号ＶＢＣ２はバッファメモリ１２で伝送路
ビットレートにに平滑化され出力される。同様に、フレ
ームメモリ書き込み信号すでフレームメモリ３に書き込
まれ次画像信号Ｇは、２っ０符号化器４−１．４−２で
符号化され、さらに、可変長符号化器６で可変長符号化
され、総符号長がカウンタＴで計数される。Since the result is mV'Bc1)mVBc2, the comparator output k (see FIG. 2(k)) becomes the [t, owJ level. Then, the selection signal generation circuit 10 to which the output k of the comparator 9 is input sets the selection signal f to the "LOW" level and selects the encoded image signal BC2 as the output of the selector 5. Further, the encoded next image signal BC2 is variable-length encoded by a variable-length encoder 6 to produce a variable-length encoded signal VB.
Output C2. Then, this variable length coded signal VBC
2 is the comparator output “LOwJ level as well as the multiplexing circuit 1
1 multiplexed. The multiplexed rLOWJ level and variable length coded signal VBC2 are smoothed to the transmission line bit rate in the buffer memory 12 and output. Similarly, the frame memory write signal has already been written to the frame memory 3, and the next image signal G is encoded by the 20 encoder 4-1. The code is encoded, and the total code length is counted by a counter T.
そして、符号化器４−１で符号化された総符号長ｍＶＧ
ｃ１と符号化器４−２で符号化された総符号長ｍＶＧｃ
２との大小比較を行ない、その結果が、ｍＶＧｃｌ ＜
ｍＶＧｃ２であったため第２図（ｋ）に示す比較器出力
にはｒＨ１ｇｈｊレベルとなる。また、選択信号ｆは、
ｒＨｉ ｇ ｈＪレベルとなシセレクタ５の出力として
符号化された画像信号ＧＣ１を選択し、この符号化され
た画像信号ＧＣ１を可変長符号化器６で可変長符号化し
可変長符号化信号ＶＧＣ１を出力する。この可変長符号
化信号ＶＧＣＩは比較器出力にの［ａｉ［ｒｈ、Ｊレベ
ルと共に多重化回路１１で多重化され、バッファメモリ
１２で伝送路ビットレートに平滑化され出力される（第
２図（ｔ）、←）、（、）参照）。Then, the total code length mVG encoded by the encoder 4-1
total code length mVGc encoded by c1 and encoder 4-2
2 and the result is mVGcl <
Since it was mVGc2, the comparator output shown in FIG. 2(k) has the rH1ghj level. Moreover, the selection signal f is
The encoded image signal GC1 is selected as the output of the selector 5 at the rHi g hJ level, and the encoded image signal GC1 is variable-length encoded by the variable-length encoder 6, and the variable-length encoded signal VGC1 is output. do. This variable-length coded signal VGCI is multiplexed with the comparator output [ai[rh, t), ←), (,)).
なお、以上の説明では、この実施例においては符号化器
を４・−１と４−２の２個およびレジスタを８−１と８
−２の２個をそれぞれもつ場合を例にとって説明１．た
が、これは説明を筒型化するためで、本発明はこれに限
定されるものではなく、２個以外でも本発明が適用する
ことは明らかである。In the above explanation, in this embodiment, there are two encoders, 4-1 and 4-2, and two registers, 8-1 and 8-2.
Explanation 1. Taking as an example the case where each has two pieces of -2. However, this is for the sake of cylindrical explanation, and the present invention is not limited to this, and it is clear that the present invention can be applied to cases other than two.
以上説明したように、本発明は、複数個の符号化器を有
し、それぞれの符号化器によシ発生する１画像フレーム
の総符号長を比較し、最小の総符号長で符号化した符号
器で符号化を行なうことによυ、入力画像に応じて能率
の良い符号化を行なうことができ、また、１画像フレー
ムの総符号長を比較し、最小の総符号長で符号化するた
めにかかる時間は、伝送路のビットレートが低い場合に
は無視できるほどの時間となシ得るので、１画像フレー
ムの静止画像を伝送する時間を短縮できる効果がある。As explained above, the present invention has a plurality of encoders, compares the total code length of one image frame generated by each encoder, and encodes with the minimum total code length. By performing encoding with an encoder, efficient encoding can be performed according to the input image, and the total code length of one image frame can be compared and encoded with the minimum total code length. Since the time required for transmitting a still image can be ignored if the bit rate of the transmission path is low, it is possible to reduce the time required to transmit a still image of one image frame.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作説明に供するタイムチャートである。
３・暑−−フレームメモリ、４−１．４−２・拳・符号
化器、５・・・・セレクタ、６・・−・可変長符号化器
、Ｔ・・−φカウンタ、８−１．８−２・ｅ・−レジス
タ、９＠・・・比較器、１０・・・・選択信号発生回路
、１１−・・・多重イヒ回路、１２−＠・Φノ（ラフア
メモリ。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation of FIG. 3. Hot frame memory, 4-1.4-2. Fist encoder, 5...Selector, 6...Variable length encoder, T...-φ counter, 8-1 .8-2・e・-Register, [email protected], 10...Selection signal generation circuit, 11-...Multiple IHI circuit, 12-@・Φノ (Rough memory.
Claims (1)
憶するフレームメモリと、このフレームメモリの出力を
符号化する複数の異なった符号化方式の符号化器と、こ
の複数の符号化器の出力を選択するセレクタと、このセ
レクタで選択された前記符号化器の出力を可変長符号化
する可変長符号化器と、１画像フレーム時間に発生する
前記可変長符号化器で符号化された可変長符号の総符号
長を計数するカウンタと、前記複数の符号化器の出力の
前記総符号長をそれぞれ記憶する複数のレジスタと、こ
の複数のレジスタの内容を比較し最小の前記総符号長を
検出する比較器と、この比較器の出力から前記符号化器
を選択する選択信号を発生する選択信号発生回路と、前
記複数のセレクタ出力を前記選択信号で選択した選択符
号化信号を前記可変長符号化器で可変長符号化した選択
可変長符号化信号と前記比較器の出力とを多重化する多
重化回路と、この多重化回路の出力を伝送路ビットレー
トに平滑化するバッファメモリとを備えてなることを特
徴とする静止画像符号化装置。A frame memory that stores one image frame of an image signal according to an external control signal, an encoder using a plurality of different encoding methods that encodes the output of this frame memory, and the output of the plurality of encoders is selected. a variable-length encoder for variable-length encoding the output of the encoder selected by the selector; and a variable-length code encoded by the variable-length encoder generated in one image frame time. a counter that counts the total code length of the outputs of the plurality of encoders, a plurality of registers that respectively store the total code lengths of the outputs of the plurality of encoders, and the contents of the plurality of registers are compared to detect the minimum total code length. a comparator; a selection signal generation circuit that generates a selection signal for selecting the encoder from the output of the comparator; a multiplexing circuit for multiplexing the selected variable-length encoded signal variable-length encoded by the comparator with the output of the comparator, and a buffer memory for smoothing the output of the multiplexing circuit to a transmission line bit rate. A still image encoding device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070447A JPH0822018B2 (en) | 1987-03-26 | 1987-03-26 | Still image coding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070447A JPH0822018B2 (en) | 1987-03-26 | 1987-03-26 | Still image coding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237671A true JPS63237671A (en) | 1988-10-04 |
| JPH0822018B2 JPH0822018B2 (en) | 1996-03-04 |
Family
ID=13431761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070447A Expired - Lifetime JPH0822018B2 (en) | 1987-03-26 | 1987-03-26 | Still image coding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822018B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0448311A2 (en) * | 1990-03-16 | 1991-09-25 | Canon Kabushiki Kaisha | Image encoding and recording apparatus |
-
1987
- 1987-03-26 JP JP62070447A patent/JPH0822018B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0448311A2 (en) * | 1990-03-16 | 1991-09-25 | Canon Kabushiki Kaisha | Image encoding and recording apparatus |
| US5903677A (en) * | 1990-03-16 | 1999-05-11 | Canon Kabushiki Kaisha | Image encoding and recording apparatus |
| US7130074B2 (en) | 1990-03-16 | 2006-10-31 | Canon Kabushiki Kaisha | Image encoding and recording apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0822018B2 (en) | 1996-03-04 |
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