JPS63229594A - 物品識別システム - Google Patents
物品識別システムInfo
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- JPS63229594A JPS63229594A JP62065387A JP6538787A JPS63229594A JP S63229594 A JPS63229594 A JP S63229594A JP 62065387 A JP62065387 A JP 62065387A JP 6538787 A JP6538787 A JP 6538787A JP S63229594 A JPS63229594 A JP S63229594A
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Links
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Landscapes
- Near-Field Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は工作機の工具や工場における部品、製品の管理
又は物流システム等に用いられる物品の識別システムに
関し、特にそのデータ伝送時の信号形態に特徴を有する
識別システムに関するものである。
又は物流システム等に用いられる物品の識別システムに
関し、特にそのデータ伝送時の信号形態に特徴を有する
識別システムに関するものである。
(従来技術)
従来工作機の工具の管理や工場における組立搬送ライン
での部品、製品の識別等を機械化するためには、工具1
部品、製品等の種々の物品を識別して管理するシステム
が必要となる。従来のこのような管理システムとしては
、検知対象物にバーコード等から成るラベルを張り付け
て管理する方法や、データを二値で表すマグネット群を
識別対象に取付は所定のマグネットの極性を外部より反
転させることによってデータを保持するようにした管理
システムが知られている。しかしこのような管理システ
ムではデータの書き換えに手間ががかり、又データの信
頼性が低く保持できる情報量が少ないという問題点があ
った。そこで識別対象物にメモリを設は接触式やベース
バンド方式のデータ伝送によってこのようなメモリに必
要な情報を書込んでおき、必要に応じてその情報を読出
すようにした物品識別システムも提案されている。
での部品、製品の識別等を機械化するためには、工具1
部品、製品等の種々の物品を識別して管理するシステム
が必要となる。従来のこのような管理システムとしては
、検知対象物にバーコード等から成るラベルを張り付け
て管理する方法や、データを二値で表すマグネット群を
識別対象に取付は所定のマグネットの極性を外部より反
転させることによってデータを保持するようにした管理
システムが知られている。しかしこのような管理システ
ムではデータの書き換えに手間ががかり、又データの信
頼性が低く保持できる情報量が少ないという問題点があ
った。そこで識別対象物にメモリを設は接触式やベース
バンド方式のデータ伝送によってこのようなメモリに必
要な情報を書込んでおき、必要に応じてその情報を読出
すようにした物品識別システムも提案されている。
(発明が解決しようとする問題点)
しかしながらこのような従来の識別システムに ′よれ
ば、メモリの内容を保持しておくためにバックアップ用
の電池を必要とし、管理に手間がかがると共に耐衝撃性
、耐振動性に劣るという欠点があった。
ば、メモリの内容を保持しておくためにバックアップ用
の電池を必要とし、管理に手間がかがると共に耐衝撃性
、耐振動性に劣るという欠点があった。
又データ伝送方式として接触式、非接触式のシステムが
考えられるが、接触式の場合には位置合わせを正確に行
う必要があり、又接点部分で接触不良の問題が生じ易く
、データを確実に書込むことができないという問題点が
あった。又非接触式の場合には従来ベースバンド方式に
よってデジタル信号を直接電磁波等を断続して信号とし
て物品に取付けられるメモリユニットに与えるようにし
ているが、信頼性が低いという問題点があった。
考えられるが、接触式の場合には位置合わせを正確に行
う必要があり、又接点部分で接触不良の問題が生じ易く
、データを確実に書込むことができないという問題点が
あった。又非接触式の場合には従来ベースバンド方式に
よってデジタル信号を直接電磁波等を断続して信号とし
て物品に取付けられるメモリユニットに与えるようにし
ているが、信頼性が低いという問題点があった。
又ベースバンド方式での伝送ではデータによって信号が
断続するためキャリアによって電力を伝送することが困
難であり、伝送装置本体とメモリユニットとの距離が短
い場合には電力伝送が困難になるという問題点があった
。
断続するためキャリアによって電力を伝送することが困
難であり、伝送装置本体とメモリユニットとの距離が短
い場合には電力伝送が困難になるという問題点があった
。
そこでこのような問題を解決するためキャリアを連続さ
せその周波数をデータに対応して変化させる、いわゆる
周波数シフトキーイング(FSK)方式によってデータ
伝送をすることも考えられる。しかしFSK方式によれ
ばメモリユニットに設けられる同調回路の共振回路をこ
れらの異なる周波数の中央付近に選択する必要があり、
いずれの周波数の信号を出力する場合にも電力効率がピ
ーク値より低くなる。従って電力伝送効率が悪(、制御
装置本体とメモリユニット間との距離が大きい場合には
データ伝送が確実でなくなるという欠点がある。
せその周波数をデータに対応して変化させる、いわゆる
周波数シフトキーイング(FSK)方式によってデータ
伝送をすることも考えられる。しかしFSK方式によれ
ばメモリユニットに設けられる同調回路の共振回路をこ
れらの異なる周波数の中央付近に選択する必要があり、
いずれの周波数の信号を出力する場合にも電力効率がピ
ーク値より低くなる。従って電力伝送効率が悪(、制御
装置本体とメモリユニット間との距離が大きい場合には
データ伝送が確実でなくなるという欠点がある。
本発明はこのような従来の物品識別システムの問題点に
鑑みてなされたものであって、電力及びデータを高い効
率で伝送することができ、本体とIDユニット間との距
離を太き(した場合にも確実にデータ伝送できるように
することを技術的課題とする。
鑑みてなされたものであって、電力及びデータを高い効
率で伝送することができ、本体とIDユニット間との距
離を太き(した場合にも確実にデータ伝送できるように
することを技術的課題とする。
(問題点を解決するための手段)
本発明は識別対象である物品に取付けられるIDユニッ
トと、該IDユニットにデータを書込み及びデータを読
出す書込/読出制御ユニットと、を具備する物品識別シ
ステムであって、第1図。
トと、該IDユニットにデータを書込み及びデータを読
出す書込/読出制御ユニットと、を具備する物品識別シ
ステムであって、第1図。
第2図及び第4図に示すように、IDユニットは、コイ
ルを含む共振回路と、共振回路より得られる一定振幅の
信号に重畳された正のパルスを検出する電圧検知器と、
電圧検知器より所定周期毎に得られるタイミングパルス
及びその間に得られるパルス信号に基づいて送出された
データ信号を復調する復調器と、IDユニットが取付け
られる物品の識別データを記憶する不揮発性メモリと、
復調された信号に基づいてメモリへのデータの書込み、
データの読出しを制御するメモリ制御手段と、共振回路
より得られる出力を整流し平滑することによってIDユ
ニットの各部に直流電源を供給する整流・平滑回路と、
を有するものであり、書込/読出制御ユニットは、一定
の周波数の信号を発振する発振器と、発振器の出力を夫
々分周しの同−所定周期毎に夫々交互に発振信号の正の
位相でゲート信号を与える第1.第2のカウンタと、送
出すべきシリアルデータを発生するデータ処理手段と、
データ処理手段より与えられる送出すべきデータに基づ
いて第2のカウンタより得られるゲート信号を断続する
ことによって送出データを符号化する符号化回路と、発
振器の出力及びその反転出力を夫々一定の増幅率で増幅
すると共に、発振器の出力を第1のカウンタ及び符号化
回路の出力に基づいて一方の増幅率を上昇させて増幅す
る一対の増幅器と、両端に増幅器の夫々の出力が与えら
れるコイルと、を具備することを特徴とするものである
。
ルを含む共振回路と、共振回路より得られる一定振幅の
信号に重畳された正のパルスを検出する電圧検知器と、
電圧検知器より所定周期毎に得られるタイミングパルス
及びその間に得られるパルス信号に基づいて送出された
データ信号を復調する復調器と、IDユニットが取付け
られる物品の識別データを記憶する不揮発性メモリと、
復調された信号に基づいてメモリへのデータの書込み、
データの読出しを制御するメモリ制御手段と、共振回路
より得られる出力を整流し平滑することによってIDユ
ニットの各部に直流電源を供給する整流・平滑回路と、
を有するものであり、書込/読出制御ユニットは、一定
の周波数の信号を発振する発振器と、発振器の出力を夫
々分周しの同−所定周期毎に夫々交互に発振信号の正の
位相でゲート信号を与える第1.第2のカウンタと、送
出すべきシリアルデータを発生するデータ処理手段と、
データ処理手段より与えられる送出すべきデータに基づ
いて第2のカウンタより得られるゲート信号を断続する
ことによって送出データを符号化する符号化回路と、発
振器の出力及びその反転出力を夫々一定の増幅率で増幅
すると共に、発振器の出力を第1のカウンタ及び符号化
回路の出力に基づいて一方の増幅率を上昇させて増幅す
る一対の増幅器と、両端に増幅器の夫々の出力が与えら
れるコイルと、を具備することを特徴とするものである
。
(作用)
このような特徴を有する本発明によれば、書込/読出制
御ユニットの発振回路は常に同一の周波数で発振を継続
しており、信号はこの発振振幅を所定期間毎に正方向に
大きくしたジャイアン;・パルスを用いてクロックを伝
送し、その間の所定のタイミングで送出すべきデジタル
データによって更にジャイアントパルスを重畳してデー
タ伝送を行っている。又IDユニットはコイルに得られ
る信号を整流して平滑し各部に電力を供給すると共に、
ジャイアントパルスが印加されたときにはそのパルスを
検出するようにしている。そしてその出力に基づいてク
ロックと元のデータ信号を復調し必要なデータをメモリ
に書込むようにしている。
御ユニットの発振回路は常に同一の周波数で発振を継続
しており、信号はこの発振振幅を所定期間毎に正方向に
大きくしたジャイアン;・パルスを用いてクロックを伝
送し、その間の所定のタイミングで送出すべきデジタル
データによって更にジャイアントパルスを重畳してデー
タ伝送を行っている。又IDユニットはコイルに得られ
る信号を整流して平滑し各部に電力を供給すると共に、
ジャイアントパルスが印加されたときにはそのパルスを
検出するようにしている。そしてその出力に基づいてク
ロックと元のデータ信号を復調し必要なデータをメモリ
に書込むようにしている。
(発明の効果)
このように本発明によれば、ベースバンド方式やFSK
方式と異なり常に同一の周波数で発振を連続させており
、電磁結合を利用してIDユニットに電力を供給してい
る。従ってIDユニットにその周波数に同調する共振回
路を設けることによって高い能率で安定的にIDユニッ
トに電源を供給することができる。従って電力効率が向
上し書込/読出制御ユニットとIDユニットの距離が離
れている場合にもデータ伝送を行うことが可能となる。
方式と異なり常に同一の周波数で発振を連続させており
、電磁結合を利用してIDユニットに電力を供給してい
る。従ってIDユニットにその周波数に同調する共振回
路を設けることによって高い能率で安定的にIDユニッ
トに電源を供給することができる。従って電力効率が向
上し書込/読出制御ユニットとIDユニットの距離が離
れている場合にもデータ伝送を行うことが可能となる。
又書込/読出制御ユニット側から信号をジャイアントパ
ルス方式によって伝達しているため、IDユニット側で
容易にその信号を復元することができ伝送誤り率が少な
く、データ伝送の信頼性を向上させることができる。
ルス方式によって伝達しているため、IDユニット側で
容易にその信号を復元することができ伝送誤り率が少な
く、データ伝送の信頼性を向上させることができる。
第1図は本発明の一実施例による物品識別システムの構
造を示すブロック図である0本図において物品識別シス
テムは識別の対象となる工具や部品、製品等の物品1に
直接取付けられるIDユニット2とIDユニット2にデ
ータを書込み及び読出す書込/読出制御ユニット3を有
している。書込/読出制御ユニット3は書込/読出制御
装置本体4及びIDユニット2と近接する位置に設けら
れ、IDユニット2にデータを書込み及び読出すヘッド
部5から成り立っている。そしてIDユニット2と書込
/読出制御ユニット3によって物品識別システムが構成
される。書込/読出制御ユニット3は例えば更に上位の
制御機器6に接続され、上位の制御機器6より書込/読
出制御ユニット3を介してIDユニット2にデータを書
込み及び読出すように構成している。
造を示すブロック図である0本図において物品識別シス
テムは識別の対象となる工具や部品、製品等の物品1に
直接取付けられるIDユニット2とIDユニット2にデ
ータを書込み及び読出す書込/読出制御ユニット3を有
している。書込/読出制御ユニット3は書込/読出制御
装置本体4及びIDユニット2と近接する位置に設けら
れ、IDユニット2にデータを書込み及び読出すヘッド
部5から成り立っている。そしてIDユニット2と書込
/読出制御ユニット3によって物品識別システムが構成
される。書込/読出制御ユニット3は例えば更に上位の
制御機器6に接続され、上位の制御機器6より書込/読
出制御ユニット3を介してIDユニット2にデータを書
込み及び読出すように構成している。
(書込/読出制御ユニットの構成)
さて書込/読出制御ユニット3は第2図に詳細なブロッ
ク図を示すように、IDユニット2へのデータの書込み
及び読取りを制御するマイクロプロセッサ(MPU)1
1とそのシステムプログラムを記憶するリードオンリメ
モリ (ROM)12゜データを一時保持するランダム
アクセスメモリ(RAM)13が設けられ、更にIDユ
ニット2とのシリアルデータ伝送を行うシリアルインタ
ーフェース14.上位制御機器6とのインターフェース
を行う外部インターフェース15及び表示部l6を有し
ている。MPUIIは所定の処理プログラムに従ってシ
リアルインターフェース14を介してIDユニット2に
データやコマンドを送出するものであって、そのデジタ
ルデータはNRZのシリアル信号として符号化回路17
に与えられる。さてヘッド部5には図示のように一定周
波数の高周波を発振する発振器18を有しており、その
発振出力は書込/読出制御装置本体4のカウンタ19.
20に与えられる。カウンタ19.20は高周波信号を
整形し計数することにより所定周期、例えばIO周期毎
に発振器の正の半周期間に相当するパルスを出力するも
のであり、夫々交互にその出力を発生するようにしてい
る。カウンタ19の出力はオア回路21に与えられる。
ク図を示すように、IDユニット2へのデータの書込み
及び読取りを制御するマイクロプロセッサ(MPU)1
1とそのシステムプログラムを記憶するリードオンリメ
モリ (ROM)12゜データを一時保持するランダム
アクセスメモリ(RAM)13が設けられ、更にIDユ
ニット2とのシリアルデータ伝送を行うシリアルインタ
ーフェース14.上位制御機器6とのインターフェース
を行う外部インターフェース15及び表示部l6を有し
ている。MPUIIは所定の処理プログラムに従ってシ
リアルインターフェース14を介してIDユニット2に
データやコマンドを送出するものであって、そのデジタ
ルデータはNRZのシリアル信号として符号化回路17
に与えられる。さてヘッド部5には図示のように一定周
波数の高周波を発振する発振器18を有しており、その
発振出力は書込/読出制御装置本体4のカウンタ19.
20に与えられる。カウンタ19.20は高周波信号を
整形し計数することにより所定周期、例えばIO周期毎
に発振器の正の半周期間に相当するパルスを出力するも
のであり、夫々交互にその出力を発生するようにしてい
る。カウンタ19の出力はオア回路21に与えられる。
又カウンタ20の出力は符号化回路17とシリアルイン
ターフェース14に与えられる。符号化回路17はこの
信号に基づいてNRZ信号を断続的なパルス信号に変換
するものであって、その出力はオア回路21に与えられ
る。発振器18の出力は増幅器22及び反転回路23を
介して増幅器24に与えられている。オア回路21は符
号化回路17及びカウンタ20の出力の論理和によって
増幅器22の増幅率を変化させるものである。増幅器2
2゜24の出力は夫々コイルL1の両端及びコンデンサ
C1,C2を介してコイルL2の両端に与えられている
。
ターフェース14に与えられる。符号化回路17はこの
信号に基づいてNRZ信号を断続的なパルス信号に変換
するものであって、その出力はオア回路21に与えられ
る。発振器18の出力は増幅器22及び反転回路23を
介して増幅器24に与えられている。オア回路21は符
号化回路17及びカウンタ20の出力の論理和によって
増幅器22の増幅率を変化させるものである。増幅器2
2゜24の出力は夫々コイルL1の両端及びコンデンサ
C1,C2を介してコイルL2の両端に与えられている
。
さてコイルL2の中点は加算器25の一方の入力端に接
続される。そして発振器18の出力は位相シフト回路2
6に与えられる。位相シフト回路26はIDユニット2
が接近していない場合に加算器25の一方の入力端と同
一の位相を有する信号となるように発振器18の出力の
位相をl調整するものであり、その出力はレベル調整器
27を介してコイルL2から得られる振幅と同一の振幅
なるように調整され加算器25に与えられる。加算器2
5はこれらの信号を加算するものでありその出力は位相
検出器28に与えられる。又発振器18の出力は位相ゲ
ート29にも与えられる。位相ゲート29は発振器18
の出力の各周期の所定位相、例えば0又は90″の位相
時に微小時間ゲート信号を発生するものであって、その
出力は位相検出器28に与えられる。位相検出器28は
加算器25の出力をこのゲート信号のタイミングで判別
することによってその出力の有無を検出するものであり
、その出力を増幅器30を介して符号変換器31に伝え
る。符号変換器31はカウンタ19からの出力に基づい
てIDユニット2から送られてくるデータをNRZ信号
に変換してシリアルインターフェース14に与えるもの
である。ここでMPUII、ROM12.RAM13及
びシリアルインターフェース14はIDユニット2に伝
送すべきシリアルデータを送出し、[Dユニットから得
られたシリアルデータを受は取って処理するデータ処理
手段32を構成している。
続される。そして発振器18の出力は位相シフト回路2
6に与えられる。位相シフト回路26はIDユニット2
が接近していない場合に加算器25の一方の入力端と同
一の位相を有する信号となるように発振器18の出力の
位相をl調整するものであり、その出力はレベル調整器
27を介してコイルL2から得られる振幅と同一の振幅
なるように調整され加算器25に与えられる。加算器2
5はこれらの信号を加算するものでありその出力は位相
検出器28に与えられる。又発振器18の出力は位相ゲ
ート29にも与えられる。位相ゲート29は発振器18
の出力の各周期の所定位相、例えば0又は90″の位相
時に微小時間ゲート信号を発生するものであって、その
出力は位相検出器28に与えられる。位相検出器28は
加算器25の出力をこのゲート信号のタイミングで判別
することによってその出力の有無を検出するものであり
、その出力を増幅器30を介して符号変換器31に伝え
る。符号変換器31はカウンタ19からの出力に基づい
てIDユニット2から送られてくるデータをNRZ信号
に変換してシリアルインターフェース14に与えるもの
である。ここでMPUII、ROM12.RAM13及
びシリアルインターフェース14はIDユニット2に伝
送すべきシリアルデータを送出し、[Dユニットから得
られたシリアルデータを受は取って処理するデータ処理
手段32を構成している。
次にヘッド部5の詳細な構成を第3図を参照しつつ説明
する。前述のように増幅器22.24にはコイルL1及
びコンデンサCI、C2を介してコイルL2の両端が接
続される。コイルL2はIDユニット2に対向して設け
られIDユニット2に電力を供給すると共に、データ伝
送を行う伝送用コイルL2a及びそれと同一のインダク
タンスを有し、ヘッド部5に内蔵された比較コイルL2
bから成り立っている。そしてコイルL1には図示のよ
うにコンデンサC3が並列に接続されている。
する。前述のように増幅器22.24にはコイルL1及
びコンデンサCI、C2を介してコイルL2の両端が接
続される。コイルL2はIDユニット2に対向して設け
られIDユニット2に電力を供給すると共に、データ伝
送を行う伝送用コイルL2a及びそれと同一のインダク
タンスを有し、ヘッド部5に内蔵された比較コイルL2
bから成り立っている。そしてコイルL1には図示のよ
うにコンデンサC3が並列に接続されている。
コンデンサC1,C2は直流成分を遮断するものであり
、コンデンサC3に比べて十分大きく発振周波数に対し
て低いインピーダンスを持つコンデンサであり、これら
のコイルLl、L2とコンデンサC3とによって共振回
路が構成される。前述した発振器18はこの共振回路の
共振周波数に実質的に等しい周波数の信号を発生するも
のである。
、コンデンサC3に比べて十分大きく発振周波数に対し
て低いインピーダンスを持つコンデンサであり、これら
のコイルLl、L2とコンデンサC3とによって共振回
路が構成される。前述した発振器18はこの共振回路の
共振周波数に実質的に等しい周波数の信号を発生するも
のである。
そして発振器18からの出力はコンデンサC4を介して
増幅器22に与えられ、更に反転回路23゜コンデンサ
C5を介して増幅器24に与えられる。
増幅器22に与えられ、更に反転回路23゜コンデンサ
C5を介して増幅器24に与えられる。
増幅器22には発振器18から与えられる信号を増幅す
るトランジスタTriとオア回路21よりゲイン変換信
号が加えられたときに導通して共振回路の励磁電流を増
加させるトランジスタTr2を有しており、それによっ
て増幅率を不連続に変化させて発振器18の出力を増幅
するものである。又増幅器24もトランジスタTr3を
有しており、反転回路23を介して与えられる信号を増
幅するものである。
るトランジスタTriとオア回路21よりゲイン変換信
号が加えられたときに導通して共振回路の励磁電流を増
加させるトランジスタTr2を有しており、それによっ
て増幅率を不連続に変化させて発振器18の出力を増幅
するものである。又増幅器24もトランジスタTr3を
有しており、反転回路23を介して与えられる信号を増
幅するものである。
(IDユニットの構成)
IDユニット2は第4図に示すようにコイルを含む共振
回路、例えばコイルL3とコンデンサC6から成るLC
共振回路41を有している。LC共振回路41はコイル
L3.コンデンサC6によって書込/読出制御ユニット
3の発振器18と同一の共振周波数を有し、その共振回
路に並列に接続されるコンデンサC7を断続することに
よって共振周波数を異ならせることができるように構成
されており、その両端は整流・平滑回路42に接続され
ている。整流・平滑回路42は検出コイルL3に得られ
る高周波信号を全波整流しIDユニット2の各ブロック
に一定の直流電圧を供給するものである。又コイルL3
には電圧検知器43とキャリア抽出回路44が接続され
る。電圧検知器43はキャリアに重畳される正方向の大
きな振幅のパルス(ジャイアントパルス)を検出するも
のであって、その検出出力は復調器45に与えられる。
回路、例えばコイルL3とコンデンサC6から成るLC
共振回路41を有している。LC共振回路41はコイル
L3.コンデンサC6によって書込/読出制御ユニット
3の発振器18と同一の共振周波数を有し、その共振回
路に並列に接続されるコンデンサC7を断続することに
よって共振周波数を異ならせることができるように構成
されており、その両端は整流・平滑回路42に接続され
ている。整流・平滑回路42は検出コイルL3に得られ
る高周波信号を全波整流しIDユニット2の各ブロック
に一定の直流電圧を供給するものである。又コイルL3
には電圧検知器43とキャリア抽出回路44が接続され
る。電圧検知器43はキャリアに重畳される正方向の大
きな振幅のパルス(ジャイアントパルス)を検出するも
のであって、その検出出力は復調器45に与えられる。
又キャリア抽出回路44はシュミットトリガ回路と分周
器等により構成され、クロック信号をメモリ制御部46
と復調器45に与える。復311器45はキャリア抽出
部の信号を計数するカウンタを有し、所定周期毎に与え
られるタイミングパルスを抽出するタイミングパルス抽
出回路45a及びその出力を一定時間遅延させるパルス
遅延回路45bを有している。そして電圧検知器43の
出力をDフリップフロップ45cのD入力端に、パルス
遅延回路45bの出力をそのクロック入力端に与えるこ
とによって与えられたNRZの信号を復調するものであ
る。復調器45の出力はメモリ制御部46に与えられる
。メモリ制御部46は復調器45より得られる直列デジ
タル信号を並列信号に変換し、そのデータに含まれるコ
マンドを判別して不揮発性のメモリ47、例えば電気的
書込消去可能なプログラマブルROM (EEPROM
)へのデータの書込み、メモリ47からのデータ読出し
を制御するものである。又メモリ制御部46より読出さ
れたデータ及びクロック信号はLC共振回路41の共振
周波数を変化させる制御信号としてLC共振回路41に
与えられる。
器等により構成され、クロック信号をメモリ制御部46
と復調器45に与える。復311器45はキャリア抽出
部の信号を計数するカウンタを有し、所定周期毎に与え
られるタイミングパルスを抽出するタイミングパルス抽
出回路45a及びその出力を一定時間遅延させるパルス
遅延回路45bを有している。そして電圧検知器43の
出力をDフリップフロップ45cのD入力端に、パルス
遅延回路45bの出力をそのクロック入力端に与えるこ
とによって与えられたNRZの信号を復調するものであ
る。復調器45の出力はメモリ制御部46に与えられる
。メモリ制御部46は復調器45より得られる直列デジ
タル信号を並列信号に変換し、そのデータに含まれるコ
マンドを判別して不揮発性のメモリ47、例えば電気的
書込消去可能なプログラマブルROM (EEPROM
)へのデータの書込み、メモリ47からのデータ読出し
を制御するものである。又メモリ制御部46より読出さ
れたデータ及びクロック信号はLC共振回路41の共振
周波数を変化させる制御信号としてLC共振回路41に
与えられる。
第5図はIDユニット2内のLC共振回路41及び整流
・平滑回路42の詳細な構成を示す回路図である。本図
に示すようにLC共振回路41はコイルL3.コンデン
サC6の並列回路に、更に並列にコンデンサC7がアナ
ログスイッチ48と共に接続されている。そしてLC共
振回路41の両端には抵抗R1,R2を介してダイオー
ドD1〜D4から成る全波整流回路とコンデンサCB。
・平滑回路42の詳細な構成を示す回路図である。本図
に示すようにLC共振回路41はコイルL3.コンデン
サC6の並列回路に、更に並列にコンデンサC7がアナ
ログスイッチ48と共に接続されている。そしてLC共
振回路41の両端には抵抗R1,R2を介してダイオー
ドD1〜D4から成る全波整流回路とコンデンサCB。
C9から成る整流回路が接続される。そしてその両端の
電圧が更に抵抗R3,R4を介して共通に接続されID
ユニット2内の各ブロックに直流電圧が供給されている
。そして平滑コンデンサC8の一端は電圧検知器43の
トランジスタTr4のベースに接続され、検出コイルL
3の一端がトランジスタTr4のエミンタ端に接続され
る。トランジスタTr4はPNP型トランジスタであっ
て、そのコレクタよりキャリアに重畳される正方向のジ
ャイアントパルスを検出するようにしている。
電圧が更に抵抗R3,R4を介して共通に接続されID
ユニット2内の各ブロックに直流電圧が供給されている
。そして平滑コンデンサC8の一端は電圧検知器43の
トランジスタTr4のベースに接続され、検出コイルL
3の一端がトランジスタTr4のエミンタ端に接続され
る。トランジスタTr4はPNP型トランジスタであっ
て、そのコレクタよりキャリアに重畳される正方向のジ
ャイアントパルスを検出するようにしている。
(メモリ制御部の構成)
第6図はメモリ制御部46の詳細な構成を示すブロック
図である。本図においてメモリ制御部46は復調器45
より得られる直列デジタル信号を並列信号に変換するS
/P変換器51と、その出力である並列信号のコマンド
をデコードするコマンドデコーダ52を有している。S
/P変換器51にはシリアル入力制御部53が接続され
る。シリアル入力制御部53は所定のタイミングでクロ
ック信号をS/P変換器51に与えることによって必要
な時点で与えられた直列信号をパラレルデータに変換さ
せるものである。コマンドデコーダ52内には書込/読
出制御ユニット3から与えられるコマンドを一時保持す
るコマンドレジスタ52a、アドレスを一時保持するア
ドレスレジスタ52b、データを一時保持するデータレ
ジスタ52c及び続出データのバイト数を保持するバイ
ト数カウンタ52dが設けられている。コマンドデコー
ダ52にはコマンドの実行を制御するステータス制御部
54.メモリ制御回路55が接続され、更にアドレスバ
ス56を介してアドレス発生回路57が接続されている
。ステータス制御部54はキャリア抽出回路44から与
えられるクロック信号に基づいて与えられたコマンドを
実行すべく各ブロックを制御するものである。又メモリ
制御回路55はステータス制御部54の書込み及び読出
し信号に基づいてメモリ47、即ちEEPROMのデー
タの書込/読出の制御を行うものである。
図である。本図においてメモリ制御部46は復調器45
より得られる直列デジタル信号を並列信号に変換するS
/P変換器51と、その出力である並列信号のコマンド
をデコードするコマンドデコーダ52を有している。S
/P変換器51にはシリアル入力制御部53が接続され
る。シリアル入力制御部53は所定のタイミングでクロ
ック信号をS/P変換器51に与えることによって必要
な時点で与えられた直列信号をパラレルデータに変換さ
せるものである。コマンドデコーダ52内には書込/読
出制御ユニット3から与えられるコマンドを一時保持す
るコマンドレジスタ52a、アドレスを一時保持するア
ドレスレジスタ52b、データを一時保持するデータレ
ジスタ52c及び続出データのバイト数を保持するバイ
ト数カウンタ52dが設けられている。コマンドデコー
ダ52にはコマンドの実行を制御するステータス制御部
54.メモリ制御回路55が接続され、更にアドレスバ
ス56を介してアドレス発生回路57が接続されている
。ステータス制御部54はキャリア抽出回路44から与
えられるクロック信号に基づいて与えられたコマンドを
実行すべく各ブロックを制御するものである。又メモリ
制御回路55はステータス制御部54の書込み及び読出
し信号に基づいてメモリ47、即ちEEPROMのデー
タの書込/読出の制御を行うものである。
又コマンドデコーダ52のデータレジスタ52cの出力
はデータバス58を介してメモリ47に与えられている
。データバス58にはメモリ47から読出されたデータ
を一時保持するデータバッファ59が接続されている。
はデータバス58を介してメモリ47に与えられている
。データバス58にはメモリ47から読出されたデータ
を一時保持するデータバッファ59が接続されている。
アドレス発生回路57はコマンドデコーダ52のアドレ
スレジスタ52bからのアドレス値に基づいてステータ
ス制御部54より与えられる歩進信号に基づいて順次ア
ドレスを発生するものであって、アドレス信号はメモリ
47とステータスレジスタ60に与えられる。
スレジスタ52bからのアドレス値に基づいてステータ
ス制御部54より与えられる歩進信号に基づいて順次ア
ドレスを発生するものであって、アドレス信号はメモリ
47とステータスレジスタ60に与えられる。
ステータスレジスタ60は送受信のコマンドや実行完了
及びエラー情報を保持するレジスタであって、メモリ4
7と同一のアドレス空間の一部に配置されるものとする
。又データバッファ59のパラレル出力はP/S変換器
61に接続されている。
及びエラー情報を保持するレジスタであって、メモリ4
7と同一のアドレス空間の一部に配置されるものとする
。又データバッファ59のパラレル出力はP/S変換器
61に接続されている。
又ステータス制御部54は所定の条件が成立したときに
各部の制御を歩進する順序回路であって、データの出力
時にはシリアル出力制御部62に出力の開始信号を与え
る。シリアル出力制御部62はP/S変換器61に送出
のタイミングに対応したクロック信号を与えると共に、
スタート、ストップビットを付加するものである。P/
S変換器61はデータの読出し時にデータバッファに保
持されるデータを直列信号に変換して前述したLC共振
回路41に与えるものである。
各部の制御を歩進する順序回路であって、データの出力
時にはシリアル出力制御部62に出力の開始信号を与え
る。シリアル出力制御部62はP/S変換器61に送出
のタイミングに対応したクロック信号を与えると共に、
スタート、ストップビットを付加するものである。P/
S変換器61はデータの読出し時にデータバッファに保
持されるデータを直列信号に変換して前述したLC共振
回路41に与えるものである。
(実施例の動作)
次に本実施例の動作について波形図を参照しつつ説明す
る。第7図、第8図は本実施例の各部の波形を示す波形
図である。さて書込/読出制御ユニット3の発振器18
は第7図(a)に示すように一定の周波数で発振を継続
している。この発振波形は図中では簡略化して示してい
るが、実際には単一周波数成分を有するものとし、その
信号は増幅器22及び反転回路23を介して増幅器24
に伝えられ、共振回路の伝送用コイルL2aよりIDユ
ニット2に伝わる。従って物品1に取付けられたIDユ
ニット2が書込/読出制御ユニット3のヘッド部5に近
接すると、書込/読出制御ユニット3の伝送用コイルL
2aよりLC共振回路41に高周波信号が伝わる。発振
器18は断続することなく発振を継続しているので、L
C共振回路41に得られた高周波信号は整流・平滑回路
42によって直流電圧に変換され、IDユニット2の各
ブロックに電源が供給される。そのためIDユニット2
は動作を開始し、書込/読出制御ユニット3との間でデ
ータ伝送が可能な状態となる。ここで発振器18の出力
はカウンタ19,20に与えられ、夫々10周期毎に第
7図(b)、 (C)に示すように交互にカウンタ19
.20が立上るパルス波形を出力している。カウンタ1
9の出力はそのままオア回路21に伝えられ、カウンタ
20の出力はシリアルインターフェース14及び符号化
回路17に加えられるため、第7図(dlに示すように
シリアルインターフェース14から与えられるNRZ信
号、例えば図示のようにrl 010Jによってこの信
号が符号化回路17により符号化され、第7図(e)に
示すような出力が得られる。従ってこの出力及びカウン
タ19の出力の論理和がゲイン変換信号としてオア回路
21より増幅器22に与えられる。
る。第7図、第8図は本実施例の各部の波形を示す波形
図である。さて書込/読出制御ユニット3の発振器18
は第7図(a)に示すように一定の周波数で発振を継続
している。この発振波形は図中では簡略化して示してい
るが、実際には単一周波数成分を有するものとし、その
信号は増幅器22及び反転回路23を介して増幅器24
に伝えられ、共振回路の伝送用コイルL2aよりIDユ
ニット2に伝わる。従って物品1に取付けられたIDユ
ニット2が書込/読出制御ユニット3のヘッド部5に近
接すると、書込/読出制御ユニット3の伝送用コイルL
2aよりLC共振回路41に高周波信号が伝わる。発振
器18は断続することなく発振を継続しているので、L
C共振回路41に得られた高周波信号は整流・平滑回路
42によって直流電圧に変換され、IDユニット2の各
ブロックに電源が供給される。そのためIDユニット2
は動作を開始し、書込/読出制御ユニット3との間でデ
ータ伝送が可能な状態となる。ここで発振器18の出力
はカウンタ19,20に与えられ、夫々10周期毎に第
7図(b)、 (C)に示すように交互にカウンタ19
.20が立上るパルス波形を出力している。カウンタ1
9の出力はそのままオア回路21に伝えられ、カウンタ
20の出力はシリアルインターフェース14及び符号化
回路17に加えられるため、第7図(dlに示すように
シリアルインターフェース14から与えられるNRZ信
号、例えば図示のようにrl 010Jによってこの信
号が符号化回路17により符号化され、第7図(e)に
示すような出力が得られる。従ってこの出力及びカウン
タ19の出力の論理和がゲイン変換信号としてオア回路
21より増幅器22に与えられる。
従ってこの信号によって第7図(a)に示した発振出力
が断続的に高い増幅率で増幅され、第7図(f)に示す
ようなジャイアントパルスを含む波形がIDユニット2
に伝わることとなる。IDユニット2は電圧検知器43
によって通常のキャリアに重畳されているパルス波形を
検出して復調器45に与える。復調器45のタイミング
パルス抽出回路45aはキャリア抽出回路44からの信
号に基づいてこの信号を分周するため、第7図(h)に
示すようにタイミングパルスのみが抽出される。そして
遅延回路45bでその信号を所定周期遅延することによ
って信号が含まれる時点でのクロック信号を得ることが
できる。そしてこの信号をDフリップ7oッ7”45c
のクロック入力端に与えることによって第7図(j)に
示すように復調器45より第7図(d)と同様のNRZ
信号を出力することができる。
が断続的に高い増幅率で増幅され、第7図(f)に示す
ようなジャイアントパルスを含む波形がIDユニット2
に伝わることとなる。IDユニット2は電圧検知器43
によって通常のキャリアに重畳されているパルス波形を
検出して復調器45に与える。復調器45のタイミング
パルス抽出回路45aはキャリア抽出回路44からの信
号に基づいてこの信号を分周するため、第7図(h)に
示すようにタイミングパルスのみが抽出される。そして
遅延回路45bでその信号を所定周期遅延することによ
って信号が含まれる時点でのクロック信号を得ることが
できる。そしてこの信号をDフリップ7oッ7”45c
のクロック入力端に与えることによって第7図(j)に
示すように復調器45より第7図(d)と同様のNRZ
信号を出力することができる。
この信号はメモリ制御部46に直列信号として与えられ
る。
る。
一部IDユニット2から書込/読出制御ユニット3に信
号を伝送する場合には、カウンタ19より出力のみを増
幅器22にゲイン変換信号として与え、第8図(a)に
示すような信号をIDユニット2に与える。IDユニッ
ト2ではクロックの所定周期毎に第8図(b)に示すよ
うにメモリ制御部46より読出された信号が共振回路4
1に与えられ、その間にアナログスイッチ48が導通す
る。そうすればIDユニット2からの続出信号によって
LC共振回路41の共振周波数が異なり、ヘッド部5の
伝送用コイルL2aに生ずる電圧と比較コイルL2bに
生ずる電圧が異なってくる。第8図(C)は時刻t、〜
t2の時間軸を拡大して示すものであって、IDユニッ
ト2がヘッド部5に近接する場合の加算器25の出力を
示している。IDユニット2がヘッド部5に近接すると
、伝送用コイルL2aに生ずる電圧は比較コイルL2b
に生ずる電圧とは異なるため、第8図(d)に示すよう
に加算器25の入力は完全には一致せず一定の振幅の信
号が出力される。しかしコイルL2aのインダクタンス
が変化しなければ第8図(f)に示す位相ゲート29の
出力であるゲート信号が加えられる時点では、加算器2
5の出力は零レベルとなっている。しかし第8図(dl
〜(flに示すようにアナログスイッチ48が導通する
時点(Ll〜11)では伝送用コイルL2aのイン (
ダクタンスが異なるため、位相ゲート29のゲート信号
の印加時に加算器25より得られる出力は零レベルでは
なくなる。従ってこの信号が増幅器30に加えられて第
8図(g)に示すように増幅される。、この信号は符号
変換器31に加えられNRZ信号に変換されてシリアル
インターフェース14に伝えられ、更にパラレル信号に
変換されてMPU1lに与えられる。このようにして書
込/読出制御ユニット3とIDユニット2間で半二重の
データ伝送を行うことができる。
号を伝送する場合には、カウンタ19より出力のみを増
幅器22にゲイン変換信号として与え、第8図(a)に
示すような信号をIDユニット2に与える。IDユニッ
ト2ではクロックの所定周期毎に第8図(b)に示すよ
うにメモリ制御部46より読出された信号が共振回路4
1に与えられ、その間にアナログスイッチ48が導通す
る。そうすればIDユニット2からの続出信号によって
LC共振回路41の共振周波数が異なり、ヘッド部5の
伝送用コイルL2aに生ずる電圧と比較コイルL2bに
生ずる電圧が異なってくる。第8図(C)は時刻t、〜
t2の時間軸を拡大して示すものであって、IDユニッ
ト2がヘッド部5に近接する場合の加算器25の出力を
示している。IDユニット2がヘッド部5に近接すると
、伝送用コイルL2aに生ずる電圧は比較コイルL2b
に生ずる電圧とは異なるため、第8図(d)に示すよう
に加算器25の入力は完全には一致せず一定の振幅の信
号が出力される。しかしコイルL2aのインダクタンス
が変化しなければ第8図(f)に示す位相ゲート29の
出力であるゲート信号が加えられる時点では、加算器2
5の出力は零レベルとなっている。しかし第8図(dl
〜(flに示すようにアナログスイッチ48が導通する
時点(Ll〜11)では伝送用コイルL2aのイン (
ダクタンスが異なるため、位相ゲート29のゲート信号
の印加時に加算器25より得られる出力は零レベルでは
なくなる。従ってこの信号が増幅器30に加えられて第
8図(g)に示すように増幅される。、この信号は符号
変換器31に加えられNRZ信号に変換されてシリアル
インターフェース14に伝えられ、更にパラレル信号に
変換されてMPU1lに与えられる。このようにして書
込/読出制御ユニット3とIDユニット2間で半二重の
データ伝送を行うことができる。
尚本実施例ではメモリとして電気的書込消去可能なEE
PROMを用いているが、電気的に書込消去可能な種々
の不揮発性メモリを用いることができる。
PROMを用いているが、電気的に書込消去可能な種々
の不揮発性メモリを用いることができる。
第1図は本発明の一実施例による物品識別システムの全
体構成を示すブロック図、第2図は本実施例の書込/読
出制御ユニットの構成を示すブロック図、第3図は書込
/読出制御ユニットのヘッド部5の詳細な構成を示す回
路図、″第4図はIDユニットの構成を示すブロック図
、第5図は■Dユニット内のLC共振回路、整流・平滑
回路及び電圧検知器の構成を示す回路図、第6図はメモ
リ制御部の詳細な構成を示すブロック図、第7図は本実
施例の物品識別システムにおいて書込/読出制御ユニッ
トよりIDユニットにデータを伝送する場合の各部の波
形を示す波形図、第8図はIDユニットより書込/読出
制御ユニットにデータを伝送する場合の各部の波形を示
す波形図である。 1−・−・−物品 2−−−−−・−IDユニット
3−・−・・−書込/読出制御ユニット 4−・・
−・書込/読出制御装置本体 5−・・−・−ヘッド
部 11・−・−M P U14・−・−・−シリア
ルインターフェース 17・・−・−符号化回路
18・−・・・発振器 19.20−・−・・−カウ
ンタ 21・−・・・−オア回路 22.24−・
−・・−・増幅器 23・・・−反転回路 26・
・・−・・・位相シフト回路 27−−−−−−−レ
ベル調整器 29−・−・−位相ゲート 32−・
−・・・データ処理手段41・−・−・−共振回路
42−・−・・・整流・平滑回路43−・−・−電圧検
知器 45・−・・・−・復調器 46−・−・−
・メモリ制御部 47−・−−−−・メモリ特許出願
人 立石電機株式会社 代理人 弁理士 開本宜喜(他1名) i 1 図 3−−−−−・を込/“罠13智に−、ト第 3 図
体構成を示すブロック図、第2図は本実施例の書込/読
出制御ユニットの構成を示すブロック図、第3図は書込
/読出制御ユニットのヘッド部5の詳細な構成を示す回
路図、″第4図はIDユニットの構成を示すブロック図
、第5図は■Dユニット内のLC共振回路、整流・平滑
回路及び電圧検知器の構成を示す回路図、第6図はメモ
リ制御部の詳細な構成を示すブロック図、第7図は本実
施例の物品識別システムにおいて書込/読出制御ユニッ
トよりIDユニットにデータを伝送する場合の各部の波
形を示す波形図、第8図はIDユニットより書込/読出
制御ユニットにデータを伝送する場合の各部の波形を示
す波形図である。 1−・−・−物品 2−−−−−・−IDユニット
3−・−・・−書込/読出制御ユニット 4−・・
−・書込/読出制御装置本体 5−・・−・−ヘッド
部 11・−・−M P U14・−・−・−シリア
ルインターフェース 17・・−・−符号化回路
18・−・・・発振器 19.20−・−・・−カウ
ンタ 21・−・・・−オア回路 22.24−・
−・・−・増幅器 23・・・−反転回路 26・
・・−・・・位相シフト回路 27−−−−−−−レ
ベル調整器 29−・−・−位相ゲート 32−・
−・・・データ処理手段41・−・−・−共振回路
42−・−・・・整流・平滑回路43−・−・−電圧検
知器 45・−・・・−・復調器 46−・−・−
・メモリ制御部 47−・−−−−・メモリ特許出願
人 立石電機株式会社 代理人 弁理士 開本宜喜(他1名) i 1 図 3−−−−−・を込/“罠13智に−、ト第 3 図
Claims (1)
- (1)識別対象である物品に取付けられるIDユニット
と、該IDユニットにデータを書込み及びデータを読出
す書込/読出制御ユニットと、を具備する物品識別シス
テムであって、 前記IDユニットは、 コイルを含む共振回路と、 前記共振回路より得られる一定振幅の信号に重畳された
正のパルスを検出する電圧検知器と、前記電圧検知器よ
り所定周期毎に得られるタイミングパルス及びその間に
得られるパルス信号に基づいて送出されたデータ信号を
復調する復調器と、 IDユニットが取付けられる物品の識別データを記憶す
る不揮発性メモリと、 前記復調された信号に基づいて前記メモリへのデータの
書込み、データの読出しを制御するメモリ制御手段と、 前記共振回路より得られる出力を整流し平滑することに
よってIDユニットの各部に直流電源を供給する整流・
平滑回路と、を有するものであり、 前記書込/読出制御ユニットは、 一定の周波数の信号を発振する発振器と、 前記発振器の出力を夫々分周しの同一所定周期毎に夫々
交互に発振信号の正の位相でゲート信号を与える第1、
第2のカウンタと、 送出すべきシリアルデータを発生するデータ処理手段と
、 前記データ処理手段より与えられる送出すべきデータに
基づいて前記第2のカウンタより得られるゲート信号を
断続することによって送出データを符号化する符号化回
路と、 前記発振器の出力及びその反転出力を夫々一定の増幅率
で増幅すると共に、前記発振器の出力を前記第1のカウ
ンタ及び前記符号化回路の出力に基づいて一方の増幅率
を上昇させて増幅する一対の増幅器と、 両端に前記増幅器の夫々の出力が与えられるコイルと、
を具備することを特徴とする物品識別システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62065387A JPS63229594A (ja) | 1987-03-18 | 1987-03-18 | 物品識別システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62065387A JPS63229594A (ja) | 1987-03-18 | 1987-03-18 | 物品識別システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63229594A true JPS63229594A (ja) | 1988-09-26 |
Family
ID=13285524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62065387A Pending JPS63229594A (ja) | 1987-03-18 | 1987-03-18 | 物品識別システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63229594A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08103028A (ja) * | 1994-09-30 | 1996-04-16 | Matsushita Electric Ind Co Ltd | 非接触充電器 |
JP2018504250A (ja) * | 2014-11-03 | 2018-02-15 | エルジー イノテック カンパニー リミテッド | 電子価格表示器 |
-
1987
- 1987-03-18 JP JP62065387A patent/JPS63229594A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08103028A (ja) * | 1994-09-30 | 1996-04-16 | Matsushita Electric Ind Co Ltd | 非接触充電器 |
JP2018504250A (ja) * | 2014-11-03 | 2018-02-15 | エルジー イノテック カンパニー リミテッド | 電子価格表示器 |
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