JPS5860355A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5860355A JPS5860355A JP56160415A JP16041581A JPS5860355A JP S5860355 A JPS5860355 A JP S5860355A JP 56160415 A JP56160415 A JP 56160415A JP 16041581 A JP16041581 A JP 16041581A JP S5860355 A JPS5860355 A JP S5860355A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- comparison
- cycle
- condition code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は情報処理装置に関し、特にオペ2ンドのアド
レス計算が不要な比較命令におけるコンディション・コ
ード確定タイミングを高速化しようとするものである。
レス計算が不要な比較命令におけるコンディション・コ
ード確定タイミングを高速化しようとするものである。
一般に比較命令の後続には条件分岐命令が存在する可能
性が極めて高く、その比較命令の結果どして得られるコ
ンディション・コードは後続の条件分岐命令の分岐成否
の判定に用いられるため、このコンディション・コード
の確定タイミングは早ければ早い程良い。
性が極めて高く、その比較命令の結果どして得られるコ
ンディション・コードは後続の条件分岐命令の分岐成否
の判定に用いられるため、このコンディション・コード
の確定タイミングは早ければ早い程良い。
ところが竺来、アドレス計算の必要な命令については命
令のデコードと同一サイクルで並行してアドレス計算を
行なっているのに対し、アドレス計算の不要な命令につ
いては命令のデコードと並行して演算を行なうようなこ
とは行われてない、このため前者と後者との間のコンデ
ィション#コードの確定タイミングにあまり差が力かっ
た。
令のデコードと同一サイクルで並行してアドレス計算を
行なっているのに対し、アドレス計算の不要な命令につ
いては命令のデコードと並行して演算を行なうようなこ
とは行われてない、このため前者と後者との間のコンデ
ィション#コードの確定タイミングにあまり差が力かっ
た。
この発明の目的は命令のデコードと並行して必要なレジ
スタを読み出し・読み出したレジスタの内容と他の読み
出したレジスタの内容あるいは命令語の一部とを直接比
較し、その比較結果をコンディション・;−ドの値とし
て使用することにょpアドレス計算の不要な比較命令の
コンディション・コードを予知した装置を提供すること
にある〇この発明による情報処理装置はオペランドのア
ドレス計算が不要な比較命令において、命令のデコード
と平行して命令で指定す−るレジスタの読み出しを行な
う手段と、その読み出したレジスタの内容間の大小比較
あるいは読み出したレジスタの内容と命令語の一部との
大小比較を行なう比較器と・この比較器の出力をコンデ
ィション・コードの値として使用する手段とから構成さ
れる。
スタを読み出し・読み出したレジスタの内容と他の読み
出したレジスタの内容あるいは命令語の一部とを直接比
較し、その比較結果をコンディション・;−ドの値とし
て使用することにょpアドレス計算の不要な比較命令の
コンディション・コードを予知した装置を提供すること
にある〇この発明による情報処理装置はオペランドのア
ドレス計算が不要な比較命令において、命令のデコード
と平行して命令で指定す−るレジスタの読み出しを行な
う手段と、その読み出したレジスタの内容間の大小比較
あるいは読み出したレジスタの内容と命令語の一部との
大小比較を行なう比較器と・この比較器の出力をコンデ
ィション・コードの値として使用する手段とから構成さ
れる。
次にこの発明の一実施例を図を参照しながら詳細に説明
する。
する。
レジスタ1は命令語を保持するレジスタでめりその保持
され次命令語中の命令コードFは命令デコーダ2に入力
され、デコーダ2から出力D1.DIを得る。また同じ
く命令語中のレジスタ指定コードR1およびR2はレジ
スターメモリ3に入力され、コードR1,&の各々に対
応し元データG1およびGが読み出される。命令デコー
ダ2の出力Dsは、レジスタ1に保持された命令がレジ
スタ・メモリ3内すこ含まれる汎用レジスタ(以下単に
汎用レジスタと記す)と命令語の一部との演算命令のと
1!”l’となり、それ以外の命令のとき10″となる
ように動作し、またデコーダ2の出力)は当該命令がア
ドレス計算の不要な比較命令、つtp汎用レジスタと汎
用レジスタまなは汎用レジスタと命令語の一部との比較
命令であるとき”12、それ以外の命令であるとき10
1となるように動作する。
され次命令語中の命令コードFは命令デコーダ2に入力
され、デコーダ2から出力D1.DIを得る。また同じ
く命令語中のレジスタ指定コードR1およびR2はレジ
スターメモリ3に入力され、コードR1,&の各々に対
応し元データG1およびGが読み出される。命令デコー
ダ2の出力Dsは、レジスタ1に保持された命令がレジ
スタ・メモリ3内すこ含まれる汎用レジスタ(以下単に
汎用レジスタと記す)と命令語の一部との演算命令のと
1!”l’となり、それ以外の命令のとき10″となる
ように動作し、またデコーダ2の出力)は当該命令がア
ドレス計算の不要な比較命令、つtp汎用レジスタと汎
用レジスタまなは汎用レジスタと命令語の一部との比較
命令であるとき”12、それ以外の命令であるとき10
1となるように動作する。
選択回w!4は出力D!が@0′のときレジスタメモリ
30!み出しデータ伝を、@1”のときレジスタ1に保
持゛されているイイディエイト・オペ2ンドエを出力す
る。なおイ建ディエイト・オペランドとは命令語の一部
をそのままオペランドとして扱うもの一麿キう。比較器
5はレジスタメモリ3からのデータGlと選択回路4の
出力とを大小比較し、その結果はレジスタ11に保持さ
れる。レジスタ6はデータG1を、tたレジスタ7は選
択回wr40出力を各々保持し、これら出力は演算回路
(ALU)8の二つの入力にそれぞれ供給される。レジ
スタ9はALU8で得られた演算結果を保持しiたレジ
スタ10はその演算結果のコンディション・;−ドを保
持する。
30!み出しデータ伝を、@1”のときレジスタ1に保
持゛されているイイディエイト・オペ2ンドエを出力す
る。なおイ建ディエイト・オペランドとは命令語の一部
をそのままオペランドとして扱うもの一麿キう。比較器
5はレジスタメモリ3からのデータGlと選択回路4の
出力とを大小比較し、その結果はレジスタ11に保持さ
れる。レジスタ6はデータG1を、tたレジスタ7は選
択回wr40出力を各々保持し、これら出力は演算回路
(ALU)8の二つの入力にそれぞれ供給される。レジ
スタ9はALU8で得られた演算結果を保持しiたレジ
スタ10はその演算結果のコンディション・;−ドを保
持する。
選択回路1.3は、命令デコーダ2の出力Dge7リツ
プ・7四ツブ12で1サイクル遅らせた信号飾により、
そのべが@0”のときレジスタ1oを”1″のときレジ
スタlit出力して条件分岐命令の分岐成否判定回路1
4へ入力する。分岐成否判定回路14は選択回路13よ
り入力され°たコンディション・コードの値とレジスタ
1に保持された分岐命令の命令語中の分岐条件マスクと
から分岐の成否を判定するものでおる。
プ・7四ツブ12で1サイクル遅らせた信号飾により、
そのべが@0”のときレジスタ1oを”1″のときレジ
スタlit出力して条件分岐命令の分岐成否判定回路1
4へ入力する。分岐成否判定回路14は選択回路13よ
り入力され°たコンディション・コードの値とレジスタ
1に保持された分岐命令の命令語中の分岐条件マスクと
から分岐の成否を判定するものでおる。
例として1汎用レジスタと汎用レジスタの比較命令−条
件分岐命令”という命令シー′ダンスについて実施例の
動作を説哄する。この発明の効果を明確にするため、ま
ず従来のように比較回路5を使用しないで上記命令を実
行する場合を述べる。
件分岐命令”という命令シー′ダンスについて実施例の
動作を説哄する。この発明の効果を明確にするため、ま
ず従来のように比較回路5を使用しないで上記命令を実
行する場合を述べる。
第1サイクルでレジスタ1に上記比較命令がセットされ
、第2すAクルではデご−ダ出力D1が10”となって
レジスタ6および7にそれぞれレジスタ指定コードR1
および烏に対応した汎用レジスタの内容が読み出されて
格納され、レジスタ1に次の条件分岐命令がセットされ
る。次いで第一3サイクルでレジスタ10(こコンディ
ション・コードがセットされ1分岐成否判定回%14へ
は第4サイクルでコンディション・コードが供給される
。
、第2すAクルではデご−ダ出力D1が10”となって
レジスタ6および7にそれぞれレジスタ指定コードR1
および烏に対応した汎用レジスタの内容が読み出されて
格納され、レジスタ1に次の条件分岐命令がセットされ
る。次いで第一3サイクルでレジスタ10(こコンディ
ション・コードがセットされ1分岐成否判定回%14へ
は第4サイクルでコンディション・コードが供給される
。
ところがこの発明によると、第2サイクルでレジスタ6
.7への汎用レジスタの読み出L2と同時に比較器5に
よって予知されたコンディション・コードがレジスタ1
1にセットされ、またクリップ・フロップ12が@l”
にセットてれるので、次の第3サイクルで、選択回路1
3の出力番こロードされたレジスタ11の値とレジスタ
1に保持されている上記分岐命令の分岐条件マスクとか
ら。
.7への汎用レジスタの読み出L2と同時に比較器5に
よって予知されたコンディション・コードがレジスタ1
1にセットされ、またクリップ・フロップ12が@l”
にセットてれるので、次の第3サイクルで、選択回路1
3の出力番こロードされたレジスタ11の値とレジスタ
1に保持されている上記分岐命令の分岐条件マスクとか
ら。
分岐e否の判定が可能となる。実際のコンディション・
コードは従来と同じ方法でこの第3サイクルにおいてレ
ジスタ10にセットされる。
コードは従来と同じ方法でこの第3サイクルにおいてレ
ジスタ10にセットされる。
汎用レジスタを命令語の、一部との比較命令の動作は選
択回路4の出力が命令語中のイはデイエイトオベランド
エになることを除いて上記例と全く同様に説明できる。
択回路4の出力が命令語中のイはデイエイトオベランド
エになることを除いて上記例と全く同様に説明できる。
な訃、当該比較命令はオペランドのアドレス計算が不要
であるため、その命令の命令デコードサイクルにおいて
はアドレス計算用の加算器(ズ使用されない。従ってこ
のメイばングでのアドレス計算用加算器を減算器と“し
て使用−する手段を付加すれば・この実施例に云う比較
器50機能が満足できることにな9、この発明の実現に
際して必ずしも前記命令専用の比較6を新設する必要は
ない。
であるため、その命令の命令デコードサイクルにおいて
はアドレス計算用の加算器(ズ使用されない。従ってこ
のメイばングでのアドレス計算用加算器を減算器と“し
て使用−する手段を付加すれば・この実施例に云う比較
器50機能が満足できることにな9、この発明の実現に
際して必ずしも前記命令専用の比較6を新設する必要は
ない。
以上説明したようにこの発BAlこよれば、オペ2ンド
のアドレス計算が不要な比較命令のコンディション・コ
ードがより早く得られ、後続の条件分岐命令の分岐条件
の利足がより早く行なえるため命令実行シーケンスの高
速化が可能どなる。
のアドレス計算が不要な比較命令のコンディション・コ
ードがより早く得られ、後続の条件分岐命令の分岐条件
の利足がより早く行なえるため命令実行シーケンスの高
速化が可能どなる。
図はこの発明の一実施@を示すプqツク図である。
1:命令mlが格納されるレジスタ、2:デコーダ、3
:レジスタメモリ、4.13:選択回路、5:比較器、
6.7.9.10.11:レジスタ8:演算回路、12
:lサイクル遅延用7リツグ70ツブ、工4:ゲート回
路。 特許出願人 日本電気株式会社 代理人草野 卓
:レジスタメモリ、4.13:選択回路、5:比較器、
6.7.9.10.11:レジスタ8:演算回路、12
:lサイクル遅延用7リツグ70ツブ、工4:ゲート回
路。 特許出願人 日本電気株式会社 代理人草野 卓
Claims (1)
- (1) オペランドのアドレス計算が不要な比較命令
の実行に際して、その比較命令のデコードと並行してそ
の命令で指定されるレジスタの読み出しを行なう手段と
、その読み出されたレジスタの内容間の大小あるいはレ
ジスタの内容と前記比較命令の一部との大小を比較し、
その比較結果をコンディション・;−ドの値として出力
する比較手段とをもつ情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56160415A JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56160415A JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5860355A true JPS5860355A (ja) | 1983-04-09 |
Family
ID=15714429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56160415A Pending JPS5860355A (ja) | 1981-10-07 | 1981-10-07 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5860355A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6014341A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 基本命令セツト計算機システムにおけるトラツプ割込み方式 |
JPS62103736A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | ブランチ制御方式 |
EP0301708A2 (en) * | 1987-07-02 | 1989-02-01 | General Datacomm, Inc. | Parallel arithmetic logic unit |
JPH01199233A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | パイプライン処理における条件分岐制御方式 |
JPH02166520A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | データ処理装置 |
JPH03286332A (ja) * | 1990-04-03 | 1991-12-17 | Fuji Xerox Co Ltd | デジタルデータ処理装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
JPS5622140A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Branch control system |
-
1981
- 1981-10-07 JP JP56160415A patent/JPS5860355A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
JPS5622140A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Branch control system |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6014341A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 基本命令セツト計算機システムにおけるトラツプ割込み方式 |
JPH0228173B2 (ja) * | 1983-06-30 | 1990-06-21 | Intaanashonaru Bijinesu Mashiinzu Corp | |
JPS62103736A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | ブランチ制御方式 |
EP0301708A2 (en) * | 1987-07-02 | 1989-02-01 | General Datacomm, Inc. | Parallel arithmetic logic unit |
JPH01199233A (ja) * | 1988-02-03 | 1989-08-10 | Fujitsu Ltd | パイプライン処理における条件分岐制御方式 |
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JPH03286332A (ja) * | 1990-04-03 | 1991-12-17 | Fuji Xerox Co Ltd | デジタルデータ処理装置 |
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