JPS63227045A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPS63227045A JPS63227045A JP62061509A JP6150987A JPS63227045A JP S63227045 A JPS63227045 A JP S63227045A JP 62061509 A JP62061509 A JP 62061509A JP 6150987 A JP6150987 A JP 6150987A JP S63227045 A JPS63227045 A JP S63227045A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ型半導体装置およびその製造方法に関す
るものである。特に、選択的に形成したシリサイド膜を
ソース又はドレインとゲート電極との相互接続に用いて
ＭＯＳ型半導体装置の高密度化を実現する。
るものである。特に、選択的に形成したシリサイド膜を
ソース又はドレインとゲート電極との相互接続に用いて
ＭＯＳ型半導体装置の高密度化を実現する。
従来の技術
第３図に従来のＭＯＳ型半導体装置のソース又はドレイ
ンとゲート電極の相互接続を示す。第３図（、）は平面
図を、同図（ｂ）はＩ、−Ｉ’での断面図を示す。３１
．３２は夫々、第１と第２のＭＯＳ型電界効果トランジ
スタ（ＦＥＴ）のゲート電極、３３．３４は夫々、第１
ＭＯＳ型ＦＥＴのソースとドレイン。３５．３６は夫々
、第２ＭＯＳ型ＦＥＴのソースとドレイン。３７はＳｔ
基板で、３Ｂは素子分離用ＳｉＯ膜で、３９はゲート電
極のＳｉ０２保護膜である。このＳ ｉＯ２保護膜はＬ
ＤＤ構造ｎ −ＭＯＳ Ｆ Ｅ Ｔのスペーサとして利
用される。４０はソース、ドレイン又はゲート電極とア
ルミニウム配線４１との層間絶縁膜である。尚４２はＭ
ＯＳ型ＦＥＴのゲート絶縁膜である。
ンとゲート電極の相互接続を示す。第３図（、）は平面
図を、同図（ｂ）はＩ、−Ｉ’での断面図を示す。３１
．３２は夫々、第１と第２のＭＯＳ型電界効果トランジ
スタ（ＦＥＴ）のゲート電極、３３．３４は夫々、第１
ＭＯＳ型ＦＥＴのソースとドレイン。３５．３６は夫々
、第２ＭＯＳ型ＦＥＴのソースとドレイン。３７はＳｔ
基板で、３Ｂは素子分離用ＳｉＯ膜で、３９はゲート電
極のＳｉ０２保護膜である。このＳ ｉＯ２保護膜はＬ
ＤＤ構造ｎ −ＭＯＳ Ｆ Ｅ Ｔのスペーサとして利
用される。４０はソース、ドレイン又はゲート電極とア
ルミニウム配線４１との層間絶縁膜である。尚４２はＭ
ＯＳ型ＦＥＴのゲート絶縁膜である。
発明が解決しようとする問題点
コノ従来の例テｉｄ、第１ＭＯｓ型ＦＥＴ１００のドレ
イン３４と第２Ｍ０Ｓ型ＦＥＴ２００のゲート電極３２
とを相互接続するために、夫々の領域の層間絶縁膜４ｏ
に選択的に開口部４１と４３を形成し、アルミニウム膜
４４で配線する。このため、開口部４３はゲート電極３
１と接触しないようにするため間隔ｅを広くとる必要が
ある。又、開口部４３は、開口部形成時のドライエッチ
工程でのオーバエッチによる接合不良を防止するために
素子分離用Ｓｉｏ２膜３８の端から間隔ｍを広くとる必
要があり高密度化が困難である。
イン３４と第２Ｍ０Ｓ型ＦＥＴ２００のゲート電極３２
とを相互接続するために、夫々の領域の層間絶縁膜４ｏ
に選択的に開口部４１と４３を形成し、アルミニウム膜
４４で配線する。このため、開口部４３はゲート電極３
１と接触しないようにするため間隔ｅを広くとる必要が
ある。又、開口部４３は、開口部形成時のドライエッチ
工程でのオーバエッチによる接合不良を防止するために
素子分離用Ｓｉｏ２膜３８の端から間隔ｍを広くとる必
要があり高密度化が困難である。
このように従来ではソース又はドレインに開口部をあけ
てアルミニウム膜を用いて配線形成していたため高密度
化が困難であった。
てアルミニウム膜を用いて配線形成していたため高密度
化が困難であった。
問題点を解決するだめの手段
本発明のＭＯＳ型半導体装置は、ＭＯＳ）ランジスタの
ソース又はドレインと、ゲート電極とをシリサイド膜に
より接続するもので、その製造方法は、ＭＯＳ型トラン
ジスタのソース又はドレイン、及びゲート電極を形成す
る工程と、上記ソース又はドレインの一部又は全部を開
口する工程と、上記ゲート電極に選択的に開口部を形成
する工程と、全面にＴｉ、Ｗ、Ｐｔ又はＭｏ等の高融点
金属膜と多結晶又は非晶質Ｓｉ膜の２層膜を形成する工
程と、上記Ｓｉ膜を選択的に島状に形成する工程と、熱
処理により上記高融点金属とＳｉ膜をシリサイド膜化す
る工程と、上記高融点金属膜のシリサイド膜化されてい
ない領域を選択的に除去する工程を有し、上記シリサイ
ド膜で上記ＭＯＳ型トランジスタのソース又はドレイン
とゲート電極とを接続するものである。
ソース又はドレインと、ゲート電極とをシリサイド膜に
より接続するもので、その製造方法は、ＭＯＳ型トラン
ジスタのソース又はドレイン、及びゲート電極を形成す
る工程と、上記ソース又はドレインの一部又は全部を開
口する工程と、上記ゲート電極に選択的に開口部を形成
する工程と、全面にＴｉ、Ｗ、Ｐｔ又はＭｏ等の高融点
金属膜と多結晶又は非晶質Ｓｉ膜の２層膜を形成する工
程と、上記Ｓｉ膜を選択的に島状に形成する工程と、熱
処理により上記高融点金属とＳｉ膜をシリサイド膜化す
る工程と、上記高融点金属膜のシリサイド膜化されてい
ない領域を選択的に除去する工程を有し、上記シリサイ
ド膜で上記ＭＯＳ型トランジスタのソース又はドレイン
とゲート電極とを接続するものである。
作 用
本発明によれば従来のアルミ配線の代わりに選択的に形
成されたシリサイド膜を用いて配線し、ソース又はドレ
インへのコンタクト開口部４３をなくして、第３図（、
）に示す間隔ｌ、ｒｎを短縮化して高密度化するととが
可能となる。
成されたシリサイド膜を用いて配線し、ソース又はドレ
インへのコンタクト開口部４３をなくして、第３図（、
）に示す間隔ｌ、ｒｎを短縮化して高密度化するととが
可能となる。
実施例
第１図は本発明の一実施例のＭＯＳＦＥＴの構造を示し
、第３図と同一部分には同一番号を付す。
、第３図と同一部分には同一番号を付す。
第３図のＦＥＴの特徴は、高融点金属とＳｉ膜とで選択
的にシリサイド膜１０を形成してドレイン３４とゲート
電極３２を相互配線することにある。
的にシリサイド膜１０を形成してドレイン３４とゲート
電極３２を相互配線することにある。
尚、１１はＳｉ基板と高融点金属膜との間に形成された
シリサイド膜、１２はＳｉ基板と高融点金属膜とＳｉ膜
との間に形成されたシリサイド膜を示す。
シリサイド膜、１２はＳｉ基板と高融点金属膜とＳｉ膜
との間に形成されたシリサイド膜を示す。
第２図を用いて、本発明によるＭＯＳ型ＦＥＴの製造方
法の１例を示す。ｐ型Ｓｉ基板３アに素子分離用Ｓ １
０２膜３８を選択的に形成し、ゲート絶縁膜４２とＭＯ
ＳＦＥＴのゲート電極３１と他のＭＯＳＦＥＴのゲート
電極３２を形成する。この場合、ゲート電極はゲート電
極膜と絶縁膜２０の２層膜を同時エツチングして形成す
る（ａ）。ゲート電極３１．３２をマスクとしてＬＤＤ
構造ｎ−ＭＯＳ Ｆ Ｅ Ｔを形成するためにｐ＋イオ
ン注入して低濃度ｎ層２１を形成する。次に、全面を絶
縁膜で覆いった後、異方性エツチングによシその絶縁膜
をエツチングしてゲート電極の側壁に選択的に絶縁膜２
２を形成してゲート電極の上部及び側面を絶縁膜２０．
２２で覆い膜３９を形成する。
法の１例を示す。ｐ型Ｓｉ基板３アに素子分離用Ｓ １
０２膜３８を選択的に形成し、ゲート絶縁膜４２とＭＯ
ＳＦＥＴのゲート電極３１と他のＭＯＳＦＥＴのゲート
電極３２を形成する。この場合、ゲート電極はゲート電
極膜と絶縁膜２０の２層膜を同時エツチングして形成す
る（ａ）。ゲート電極３１．３２をマスクとしてＬＤＤ
構造ｎ−ＭＯＳ Ｆ Ｅ Ｔを形成するためにｐ＋イオ
ン注入して低濃度ｎ層２１を形成する。次に、全面を絶
縁膜で覆いった後、異方性エツチングによシその絶縁膜
をエツチングしてゲート電極の側壁に選択的に絶縁膜２
２を形成してゲート電極の上部及び側面を絶縁膜２０．
２２で覆い膜３９を形成する。
この時、ＭＯＳ型ＦＥＴのソース、ドレインばＳｉ基板
表面が露出する（ｂ）、ゲート電極を覆う絶縁膜３９に
選択的に開口部２３を形成した後、全面にＴｉ 、Ｗ、
Ｐｔ又はＭｏ等の高融点金属膜２４と多結晶又は非晶質
Ｓｉ膜２６の２層膜を形成する（Ｃ）。
表面が露出する（ｂ）、ゲート電極を覆う絶縁膜３９に
選択的に開口部２３を形成した後、全面にＴｉ 、Ｗ、
Ｐｔ又はＭｏ等の高融点金属膜２４と多結晶又は非晶質
Ｓｉ膜２６の２層膜を形成する（Ｃ）。
次に、上記Ｓｉ膜２６を配線領域２６を残して選択的に
エッチするＣｄ）。ＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌＡｎｎｅａｌｉｎｇ）法や電気炉等を用いて熱処
理を行ないＳｉ基板３７と高融点金属膜２４のシリサイ
ド膜１１．Ｓｉ基板３７と高融点金属膜２４とＳｉ膜２
５とのシリサイド膜１２及び高融点金属膜２４とＳｉ膜
２５とのシリサイド膜１０を形成する。
エッチするＣｄ）。ＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌＡｎｎｅａｌｉｎｇ）法や電気炉等を用いて熱処
理を行ないＳｉ基板３７と高融点金属膜２４のシリサイ
ド膜１１．Ｓｉ基板３７と高融点金属膜２４とＳｉ膜２
５とのシリサイド膜１２及び高融点金属膜２４とＳｉ膜
２５とのシリサイド膜１０を形成する。
シリサイド膜化されていない高融点金属膜２４を＋
選択的にエツチング除去する。全面にＡｓをイオン注入
しソース、ドレイン形成用のｎ十拡散領域３３．３４を
形成する。この工程で、ＭＯＳ型ＦＥＴのドレイン３４
とゲート電極３２の相互配線が完了する（ｅ）。層間絶
縁膜４ｏを形成し、選択的にコンタクト開口部をあけて
アルミニウム配線４１を形成する。アルミニウム配＃ｉ
’４１はシリサイド配線１０，１１．１２の上面に形成
できる（ｆ）。
しソース、ドレイン形成用のｎ十拡散領域３３．３４を
形成する。この工程で、ＭＯＳ型ＦＥＴのドレイン３４
とゲート電極３２の相互配線が完了する（ｅ）。層間絶
縁膜４ｏを形成し、選択的にコンタクト開口部をあけて
アルミニウム配線４１を形成する。アルミニウム配＃ｉ
’４１はシリサイド配線１０，１１．１２の上面に形成
できる（ｆ）。
尚、上記実施例ではｎ −ＭＯＳ Ｆ Ｅ Ｔを例にと
って説明したが、ｐ−ＭＯＳＦＥＴや、ｎ−及びｐ −
ＭＯＳ Ｆ Ｅ Ｔの混在する０ＭＯＳ構造ＩＣに於い
ても同様である。又、シリサイド化する膜として多結晶
又は非晶質Ｓｉ膜を用いたが、これは他の半導体膜、例
えばＧｅ等でも可能である。
って説明したが、ｐ−ＭＯＳＦＥＴや、ｎ−及びｐ −
ＭＯＳ Ｆ Ｅ Ｔの混在する０ＭＯＳ構造ＩＣに於い
ても同様である。又、シリサイド化する膜として多結晶
又は非晶質Ｓｉ膜を用いたが、これは他の半導体膜、例
えばＧｅ等でも可能である。
発明の効果
本発明によれば、従来例の如くドレインに対するコツタ
クト開口部の間隔ｌはゼロにすることもできる。又、間
隔ｍもゼロになる。本発明ではたとえば第２図のＳｉ膜
２６がドレイン領域の一部とオーバラップしておれば相
互接続ができるので極めて狭い接続面積で形成可能であ
り、高密度化に有用である。
クト開口部の間隔ｌはゼロにすることもできる。又、間
隔ｍもゼロになる。本発明ではたとえば第２図のＳｉ膜
２６がドレイン領域の一部とオーバラップしておれば相
互接続ができるので極めて狭い接続面積で形成可能であ
り、高密度化に有用である。
又、たとえば実施例の第２図（ｆ）に示すようにシリサ
イド配線１ｏ、１１，１２の上面にアルミニウム配線４
１が形成できるため、多層配線が可能となり−ラの高密
度化が実現できる。
イド配線１ｏ、１１，１２の上面にアルミニウム配線４
１が形成できるため、多層配線が可能となり−ラの高密
度化が実現できる。
第１図（ａ）は本発明の一実施例のＭＯＳＩＣの要部平
面図、第１図（ｂ）は第１図（、）のＩ、−Ｉ、’線断
面図、第２図（ａ）〜（ｆ）は本実施例のＭＯＳＩＣの
製造方法を示す工程断面図、第３図（ａ）は従来のＭＯ
５ＩＣの要部平面図、第３図（ｂ）は第３図（ａ）のｌ
２−Ｉ、線断面図である。 １０．１１．１２・・・・・・シリサイド配線領域、３
１．３２・・・・・・ゲート電極、３４・・・・・・ド
レイン、３７・・・・・・Ｓｔ基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 １ｏｏ−ｆ（ｐｔ４θＪ’１ＦＥｒ ｐＯＤ−−−ｉｉ２４ ｎ
面図、第１図（ｂ）は第１図（、）のＩ、−Ｉ、’線断
面図、第２図（ａ）〜（ｆ）は本実施例のＭＯＳＩＣの
製造方法を示す工程断面図、第３図（ａ）は従来のＭＯ
５ＩＣの要部平面図、第３図（ｂ）は第３図（ａ）のｌ
２−Ｉ、線断面図である。 １０．１１．１２・・・・・・シリサイド配線領域、３
１．３２・・・・・・ゲート電極、３４・・・・・・ド
レイン、３７・・・・・・Ｓｔ基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 １ｏｏ−ｆ（ｐｔ４θＪ’１ＦＥｒ ｐＯＤ−−−ｉｉ２４ ｎ
Claims (2)
- （１）ＭＯＳ型トランジスタのソース又はドレインとゲ
ート電極とをシリサイド膜により接続してなるＭＯＳ型
半導体装置。 - （２）ＭＯＳ型トランジスタのソース又はドレイン，及
びゲート電極を形成する工程と、上記ソース又はドレイ
ンの一部又は全部を開口する工程と、上記ゲート電極に
選択的に開口部を形成する工程と、全面に高融点金属膜
と多結晶又は非晶質Ｓｉ膜の２層膜を形成する工程と、
上記Ｓｉ膜を選択的に島状に形成する工程と、熱処理に
より上記高融点金属とＳｉ膜をシリサイド膜化する工程
と、上記高融点金属膜のシリサイド膜化されていない領
域を選択的に除去する工程を有し、上記シリサイド膜で
上記ＭＯＳ型トランジスタのソース又はドレインとゲー
ト電極とを接続するようにしたＭＯＳ型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061509A JPS63227045A (ja) | 1987-03-17 | 1987-03-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061509A JPS63227045A (ja) | 1987-03-17 | 1987-03-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227045A true JPS63227045A (ja) | 1988-09-21 |
Family
ID=13173129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061509A Pending JPS63227045A (ja) | 1987-03-17 | 1987-03-17 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
| JPS6436053A (en) * | 1987-07-31 | 1989-02-07 | Seiko Epson Corp | Semiconductor device |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
-
1987
- 1987-03-17 JP JP62061509A patent/JPS63227045A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419722A (en) * | 1987-06-26 | 1989-01-23 | Hewlett Packard Yokogawa | Integrated circuit and manufacture thereof |
| JPS6436053A (en) * | 1987-07-31 | 1989-02-07 | Seiko Epson Corp | Semiconductor device |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
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