JPS63225841A - 半導体メモリ装置 - Google Patents
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- JPS63225841A JPS63225841A JP62059000A JP5900087A JPS63225841A JP S63225841 A JPS63225841 A JP S63225841A JP 62059000 A JP62059000 A JP 62059000A JP 5900087 A JP5900087 A JP 5900087A JP S63225841 A JPS63225841 A JP S63225841A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 230000015654 memory Effects 0.000 claims abstract description 38
- 230000006378 damage Effects 0.000 abstract description 4
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータの補助記憶装置として使用され
る半導体メモリ装置に係わり、特に、データの書き込み
、読み出しをプロテクトする手段を改良した半導体メモ
リ装置に関する。
る半導体メモリ装置に係わり、特に、データの書き込み
、読み出しをプロテクトする手段を改良した半導体メモ
リ装置に関する。
コンピュータ(パーソナルコンピュータ、ワードプロセ
サ、機器組込形制御用コンピュータなども含む)の補助
記憶装置として、RAMあるいはROMなどの半導体メ
モリを1個あるいは複数個をケースに収納してなる半導
体メモリ装置が使用されている。半導体メモリとしてR
AMを使用する場合には、メモリバックアップ用電池も
収納されている。この半導体メモリ装置は、コネクタな
どにより、そこでのデータ書き込み、読み出しを行なう
ための制御装置から着脱可能であり、制御装置から抜去
した状態では書き込まれたデータの保存が可能である。
サ、機器組込形制御用コンピュータなども含む)の補助
記憶装置として、RAMあるいはROMなどの半導体メ
モリを1個あるいは複数個をケースに収納してなる半導
体メモリ装置が使用されている。半導体メモリとしてR
AMを使用する場合には、メモリバックアップ用電池も
収納されている。この半導体メモリ装置は、コネクタな
どにより、そこでのデータ書き込み、読み出しを行なう
ための制御装置から着脱可能であり、制御装置から抜去
した状態では書き込まれたデータの保存が可能である。
ところで、このような半導体メモリ装置においては、一
旦書き込まれたデータが誤って消去されたり、誤って再
書き込みが行なわれたりしないようにするために、書き
込みを禁止したい場合があり、また、機密保護のために
、書き込まれたデータを第三者が読み出すことができな
いようにするために、読み出しを禁止したい場合がある
。
旦書き込まれたデータが誤って消去されたり、誤って再
書き込みが行なわれたりしないようにするために、書き
込みを禁止したい場合があり、また、機密保護のために
、書き込まれたデータを第三者が読み出すことができな
いようにするために、読み出しを禁止したい場合がある
。
このために、従来、半導体メモリ装置のケースの一部分
に外部からの操作によって第1.第2の状B(もしくは
第1.第2の位置)をとる作動片を設け、この半導体メ
モリ装置を制御装置に装着したときに、制御装置がこの
作動片の状態を検出して、作動片が第1の状態にあると
きには半導体メモリ装置へのデータ書き込みを許可し、
作動片が第2の状態にあるときには逆にデータの書き込
みを禁止するようにした技術が知られている。
に外部からの操作によって第1.第2の状B(もしくは
第1.第2の位置)をとる作動片を設け、この半導体メ
モリ装置を制御装置に装着したときに、制御装置がこの
作動片の状態を検出して、作動片が第1の状態にあると
きには半導体メモリ装置へのデータ書き込みを許可し、
作動片が第2の状態にあるときには逆にデータの書き込
みを禁止するようにした技術が知られている。
かかる従来技術によると、作動片は外部からの操作によ
って第1.第2の状態のいずれにも設定されるものであ
るから、作動片の誤った操作により、半導体メモリ装置
に書き込まれているデータが誤って消去されたり、再書
き込みが行なわれたりするし、書き込むべきデータが書
き込まれない場合もある。
って第1.第2の状態のいずれにも設定されるものであ
るから、作動片の誤った操作により、半導体メモリ装置
に書き込まれているデータが誤って消去されたり、再書
き込みが行なわれたりするし、書き込むべきデータが書
き込まれない場合もある。
また、上記のような作動片を設け、必要に応じてデータ
の読み出しができないようにすることは可能であるが、
これでもって第三者のデータ読み出しを禁止するという
機密保護を達成することはできない。この作動片を操作
すれば、誰でもデータを読み出すのが可能となるからで
ある。
の読み出しができないようにすることは可能であるが、
これでもって第三者のデータ読み出しを禁止するという
機密保護を達成することはできない。この作動片を操作
すれば、誰でもデータを読み出すのが可能となるからで
ある。
一方、データの書き込みや読み出しを禁止した記憶装置
としてICカードが知られている。これはカード本体に
マイクロプロセサや半導体メモリを内蔵したものであり
、予めパスワードないしは暗唱番号と称するデータを記
憶しておき、外部から入力されるパスワードないしは暗
唱番号が記憶されているパスワードないしは暗唱番号と
一致したときのみ、ICカードでのデータ書き込みある
いは読み出しを可能とする。
としてICカードが知られている。これはカード本体に
マイクロプロセサや半導体メモリを内蔵したものであり
、予めパスワードないしは暗唱番号と称するデータを記
憶しておき、外部から入力されるパスワードないしは暗
唱番号が記憶されているパスワードないしは暗唱番号と
一致したときのみ、ICカードでのデータ書き込みある
いは読み出しを可能とする。
そこで、ICカードの手法をもとにして半導体メモリ装
置にマイクロプロセサを設け、パスワードないし暗唱番
号によってデータの書き込み、読み出しの許可、禁止を
行なうようにすることが考えられる。
置にマイクロプロセサを設け、パスワードないし暗唱番
号によってデータの書き込み、読み出しの許可、禁止を
行なうようにすることが考えられる。
しかしながら、ICカードは、たとえば、預金通帳1名
簿などのリストとして使用できるようにしたものであり
、予め決められた配置の規則に従ってデータを記憶する
機能をもたせるために、すなわち、単にデータの記憶ば
かりでなく、データの分類、整理なども行なうことがで
きるようにするために、マイクロプロセサが設けられて
いるものである。
簿などのリストとして使用できるようにしたものであり
、予め決められた配置の規則に従ってデータを記憶する
機能をもたせるために、すなわち、単にデータの記憶ば
かりでなく、データの分類、整理なども行なうことがで
きるようにするために、マイクロプロセサが設けられて
いるものである。
これに対し、半導体メモリ装置は携帯に便利で大きな記
憶容量のコンピュータ補助記憶装置であり、データの記
憶という機能さえあればよく、ICカードのようにデー
タを分類、整理して記憶するようにしたのでは、半導体
メモリ装置の記憶容量を有効に利用することができない
。そこで、かかる半導体メモリ装置にマイクロプロセサ
を設け、パスワードもしくは暗唱番号によってデータの
書き込み、読み出しの許可、禁止を行なうようにした場
合、マイクロプロセサはただそれだけの機能を発揮する
だけであり、マイクロプロセサを有効に利用しているこ
とにはならない。しかも、半導体メモリ装置はコンパク
トでかつ記憶容量が大である必要があり、このことから
すると、半導体メモリ装置におけるマイクロプロセサが
占めるスペースの割合は大きくなり、半導体メモリ装置
のコンパクト化、大記憶容量化の少なくともいずれか一
方が阻害されることになる。さらに、マイクロプロセサ
を内蔵すると、これを動作させるためのプログラムやそ
れを記憶するメモリが必要となり、半導体メモリ装置の
回路規模が増大するとともに、コスト上昇も免れない。
憶容量のコンピュータ補助記憶装置であり、データの記
憶という機能さえあればよく、ICカードのようにデー
タを分類、整理して記憶するようにしたのでは、半導体
メモリ装置の記憶容量を有効に利用することができない
。そこで、かかる半導体メモリ装置にマイクロプロセサ
を設け、パスワードもしくは暗唱番号によってデータの
書き込み、読み出しの許可、禁止を行なうようにした場
合、マイクロプロセサはただそれだけの機能を発揮する
だけであり、マイクロプロセサを有効に利用しているこ
とにはならない。しかも、半導体メモリ装置はコンパク
トでかつ記憶容量が大である必要があり、このことから
すると、半導体メモリ装置におけるマイクロプロセサが
占めるスペースの割合は大きくなり、半導体メモリ装置
のコンパクト化、大記憶容量化の少なくともいずれか一
方が阻害されることになる。さらに、マイクロプロセサ
を内蔵すると、これを動作させるためのプログラムやそ
れを記憶するメモリが必要となり、半導体メモリ装置の
回路規模が増大するとともに、コスト上昇も免れない。
以上のように、半導体メモリ装置にマイクロプロセサを
内蔵することは好ましいことではない。
内蔵することは好ましいことではない。
本発明の目的は、かかる問題点を解消し、簡単な回路を
付加するだけで機密保護をも実現可能とした半導体メモ
リ装置を提供することにある。
付加するだけで機密保護をも実現可能とした半導体メモ
リ装置を提供することにある。
上記目的を達成するために、本発明は、予めパスワード
を記憶したメモリと、外部から入力されたパスワードを
一時記憶するラッチと、該メモリの該パスワードと該ラ
ッチのパスワードとを比較して半導体メモリを所定モー
ドに設定または禁止する比較回路を設けたものであり、
マイクロプロセサによらず、筒車な回路構成でもって該
半導体メモリでのデータの不当な破壊や機密漏洩を防止
できるようにする。
を記憶したメモリと、外部から入力されたパスワードを
一時記憶するラッチと、該メモリの該パスワードと該ラ
ッチのパスワードとを比較して半導体メモリを所定モー
ドに設定または禁止する比較回路を設けたものであり、
マイクロプロセサによらず、筒車な回路構成でもって該
半導体メモリでのデータの不当な破壊や機密漏洩を防止
できるようにする。
以下、本発明の実施例を図面によって説明する。
第1図は本発明による半導体メモリ装置の一実施例を示
すブロック図であって、1は制御装置、2は半導体メモ
リ装置、3は制御回路、4は半導体メモリ、5a、5b
はコネクタ、6はパスワードラッチ、7はパスワードメ
モリ、8は比較回路、9はメモリバックアップ電池、1
0はデータバス、11はアドレスバス、12は制御線、
1),14゜15は出力線、16は制御線である。
すブロック図であって、1は制御装置、2は半導体メモ
リ装置、3は制御回路、4は半導体メモリ、5a、5b
はコネクタ、6はパスワードラッチ、7はパスワードメ
モリ、8は比較回路、9はメモリバックアップ電池、1
0はデータバス、11はアドレスバス、12は制御線、
1),14゜15は出力線、16は制御線である。
同図において、半導体メモリ装置2は制御装置1に着脱
可能であり、半導体メモリ装置2を制御装置1に装着す
ると、コネクタ5a、5bを介して両者が電気的に接続
される。半導体メモリ4は、後述するように、制御回路
3からアドレスバス11゜制御線12を介して供給され
るアドレス信号、制御信号によってアクセスされ、双方
向のデータバス10を介してデータの書き込み、読み出
しが行なわれる。
可能であり、半導体メモリ装置2を制御装置1に装着す
ると、コネクタ5a、5bを介して両者が電気的に接続
される。半導体メモリ4は、後述するように、制御回路
3からアドレスバス11゜制御線12を介して供給され
るアドレス信号、制御信号によってアクセスされ、双方
向のデータバス10を介してデータの書き込み、読み出
しが行なわれる。
ここで、半導体メモリ4にはRAMが使用されており、
半導体メモリ装置2が制御装置1から抜去された場合に
は、この半導体メモリ4はメモリバックアップ電池9に
よってバックアップされ、半導体メモリ4に書き込まれ
たデータはそのまま保持される。ただし、半導体メモリ
4はRAMに限らず、書き込み、読み出し可能なEPR
OM。
半導体メモリ装置2が制御装置1から抜去された場合に
は、この半導体メモリ4はメモリバックアップ電池9に
よってバックアップされ、半導体メモリ4に書き込まれ
たデータはそのまま保持される。ただし、半導体メモリ
4はRAMに限らず、書き込み、読み出し可能なEPR
OM。
EEPROMや読み出し専用のマスクROMなどであっ
てもよい。
てもよい。
一方、半導体メモリからなるパスワードメモリ7には、
パスワードとフラグとが予め記憶されている。一般には
、パスワードの語長は10進数で4〜10桁程度のもの
であり、フラグは2ビツトのデータである。したがって
、パスワードメモリ7の記憶容量は2〜5バイト程度と
することができる。ここで、パスワードを用いて禁止し
たいモードはデータの書き込みと読み出しであり、フラ
グの一方のビットが書き込みに対応し、他方のビットが
読み出しに対応している。いま、このフラグを(Fw、
Fw)とし、ビットF1が読み出し、ピッ)F。が書き
込みに対応するものとしてこれらビットが“1”のとき
禁止、“0”のとき許可を夫々与えるものとすると、禁
止したいモードに応じてフラグは次の表1のようになる
。
パスワードとフラグとが予め記憶されている。一般には
、パスワードの語長は10進数で4〜10桁程度のもの
であり、フラグは2ビツトのデータである。したがって
、パスワードメモリ7の記憶容量は2〜5バイト程度と
することができる。ここで、パスワードを用いて禁止し
たいモードはデータの書き込みと読み出しであり、フラ
グの一方のビットが書き込みに対応し、他方のビットが
読み出しに対応している。いま、このフラグを(Fw、
Fw)とし、ビットF1が読み出し、ピッ)F。が書き
込みに対応するものとしてこれらビットが“1”のとき
禁止、“0”のとき許可を夫々与えるものとすると、禁
止したいモードに応じてフラグは次の表1のようになる
。
〈表 1〉
したがって、たとえば、パスワードで許可、禁止される
モードを「読み出しのみ」とする場合には、上記表1に
より、パスワードメモリ7に記憶されるフラグは(1,
0)となる。この場合、データの書き込みは自由に行な
うことができる。
モードを「読み出しのみ」とする場合には、上記表1に
より、パスワードメモリ7に記憶されるフラグは(1,
0)となる。この場合、データの書き込みは自由に行な
うことができる。
さて、そこで、半導体メモリ装置2が制御装置1に装着
されると、パスワードメモリ7がら常時パスワード(以
下、これを設定パスワードという)とフラグとが並列ビ
ットデータとして出力線14に出力される。
されると、パスワードメモリ7がら常時パスワード(以
下、これを設定パスワードという)とフラグとが並列ビ
ットデータとして出力線14に出力される。
い、ま、パスワードメモリ7に「読み出しのみ禁止」の
フラグが記憶されているものとする。ここで、半導体メ
モリ4からデータの読み出しを行なう場合、まず、制御
回路3はデータバス1oを介してパスワード(以下、こ
れを入力パスワードという)を、制御線12を介して読
み出し制御信号とラッチ信号を夫々送る。この入力パス
ワードは、制御&’i16を介して送られるラッチ信号
により、パスワードラッチ6にラッチされる。パスワー
ドラッチ6はラッチした入力パスワードを出力線1)に
出力し、この入力パスワードと出力線14の設定パスワ
ードとが比較回路8で比較される。
フラグが記憶されているものとする。ここで、半導体メ
モリ4からデータの読み出しを行なう場合、まず、制御
回路3はデータバス1oを介してパスワード(以下、こ
れを入力パスワードという)を、制御線12を介して読
み出し制御信号とラッチ信号を夫々送る。この入力パス
ワードは、制御&’i16を介して送られるラッチ信号
により、パスワードラッチ6にラッチされる。パスワー
ドラッチ6はラッチした入力パスワードを出力線1)に
出力し、この入力パスワードと出力線14の設定パスワ
ードとが比較回路8で比較される。
比較回路8には制御線12が接続され、これを介して読
み出し制御信号が供給されている。入力パスワードが設
定パスワードと一致したとき、読み出し制御信号が比較
回路8から出力線15に出力され、半導体メモリ4は読
み出し可能状態となる。この読み出し制御信号は制御回
路3にも供給され、これによりデータ読み出しが許可さ
れたと判定する。そこで、制御回路3はアドレスバス1
1を介してアドレス信号を半導体メモリ4に送り、半導
体メモリ4からデータバス10を介して所望データを読
み取る。
み出し制御信号が供給されている。入力パスワードが設
定パスワードと一致したとき、読み出し制御信号が比較
回路8から出力線15に出力され、半導体メモリ4は読
み出し可能状態となる。この読み出し制御信号は制御回
路3にも供給され、これによりデータ読み出しが許可さ
れたと判定する。そこで、制御回路3はアドレスバス1
1を介してアドレス信号を半導体メモリ4に送り、半導
体メモリ4からデータバス10を介して所望データを読
み取る。
入力パスワードが設定パスワードと一致しない場合には
、パスワードメモリ7に「読み出しのみ禁止」のフラグ
が記憶されているために、比較回路8は読み出し制御信
号を出力しない、これにより半導体メモリ4はデータ読
み出しモードとはならず、制御回路3も半導体メモリ4
からのデータ読み出しが禁止されたと判定する。
、パスワードメモリ7に「読み出しのみ禁止」のフラグ
が記憶されているために、比較回路8は読み出し制御信
号を出力しない、これにより半導体メモリ4はデータ読
み出しモードとはならず、制御回路3も半導体メモリ4
からのデータ読み出しが禁止されたと判定する。
また、半導体メモリ4にデータの書き込みを行なう場合
には、同様にして、まず、パスワードラッチ6に入力パ
スワードがラッチされるが、この入力パスワードが設定
パスワードに一致するか否かにかかわらず、制御&i1
2を介して送られる書き込み制御信号は比較回路8から
出力線15に出力される。したがって、常に、半導体メ
モリ4へのデータの書き込みは許可される。
には、同様にして、まず、パスワードラッチ6に入力パ
スワードがラッチされるが、この入力パスワードが設定
パスワードに一致するか否かにかかわらず、制御&i1
2を介して送られる書き込み制御信号は比較回路8から
出力線15に出力される。したがって、常に、半導体メ
モリ4へのデータの書き込みは許可される。
以上のように、「読み出しのみ禁止」のフラグがパスワ
ードメモリ7に記憶されているときには、半導体メモリ
7へのデータ書き込みは常に可能であるが、半導体メモ
リ7からのデータ読み出しは、入力パスワードが設定パ
スワードと一致したときのみ可能となる。
ードメモリ7に記憶されているときには、半導体メモリ
7へのデータ書き込みは常に可能であるが、半導体メモ
リ7からのデータ読み出しは、入力パスワードが設定パ
スワードと一致したときのみ可能となる。
同様にして、パスワードメモリ7に「書き込みのみ禁止
」のフラグが記憶されているときには、入力パスワード
が設定パスワードと一致したとき半導体メモリ4へのデ
ータ書き込みが許可されるが、半導体メモリ4からのデ
ータ読み出しは、入力パスワードが設定パスワードと一
致しているか否かにかかわらず、常に許可される。
」のフラグが記憶されているときには、入力パスワード
が設定パスワードと一致したとき半導体メモリ4へのデ
ータ書き込みが許可されるが、半導体メモリ4からのデ
ータ読み出しは、入力パスワードが設定パスワードと一
致しているか否かにかかわらず、常に許可される。
また、パスワードメモリ7に「書き込み、読み出しの双
方禁止」のフラグが記憶されている場合には、入力パス
ワードが設定パスワードに一致しない限り、半導体メモ
リ4へのデータ書き込みも半導体メモリ4からのデータ
読み出しも許可されない。
方禁止」のフラグが記憶されている場合には、入力パス
ワードが設定パスワードに一致しない限り、半導体メモ
リ4へのデータ書き込みも半導体メモリ4からのデータ
読み出しも許可されない。
このようにして、パスワードとフラグとにより、半導体
メモリ4で誤ったデータの消去や不要な再書き込みを禁
止することができるし、また、半導体メモリ4のデータ
の機密保護も可能となる。また、パスワードメモリ7と
しては非常に小容量のメモリを用いることができるし、
パスワードラッチ6も周知の並列データラッチを用いる
ことができるものである。比較回路8も簡単な論理回路
で構成できるものであるが、以下、その−具体例を第2
図によって説明する。なお、同図において、12R,1
2Wは制御線、14P、14R,14W。
メモリ4で誤ったデータの消去や不要な再書き込みを禁
止することができるし、また、半導体メモリ4のデータ
の機密保護も可能となる。また、パスワードメモリ7と
しては非常に小容量のメモリを用いることができるし、
パスワードラッチ6も周知の並列データラッチを用いる
ことができるものである。比較回路8も簡単な論理回路
で構成できるものであるが、以下、その−具体例を第2
図によって説明する。なお、同図において、12R,1
2Wは制御線、14P、14R,14W。
15R,15Wは出力線、17は一致回路、18゜19
はANDゲート、20.21はORゲートであり、第1
図に対応する部分には同一符号をつけて重複する説明を
省略する。
はANDゲート、20.21はORゲートであり、第1
図に対応する部分には同一符号をつけて重複する説明を
省略する。
第2図において、パスワードメモリ7の設定パスワード
は出力線14Pを介して比較回路8の一致回路17に供
給され、パスワードラッチ6でラッチされた入力パスワ
ードも一致回路17に供給される。ここで、−数回路1
7は入力パスワードと設定パスワードとが一致したとき
、“0”、一致しないとき“l”となる信号を出力する
。この出力信号はANDゲー)18.19双方の一人力
となる。
は出力線14Pを介して比較回路8の一致回路17に供
給され、パスワードラッチ6でラッチされた入力パスワ
ードも一致回路17に供給される。ここで、−数回路1
7は入力パスワードと設定パスワードとが一致したとき
、“0”、一致しないとき“l”となる信号を出力する
。この出力信号はANDゲー)18.19双方の一人力
となる。
また、読み出しの禁止を表わすF、ビットと書き込みの
禁止を表わすF、4ビツトとからなる2ビツト(F++
、Fw)のフラグがパスワードメモリ7に記憶されてい
るが、FRビットは出力線14Rを介してANDゲート
18に供給され、F8ビットは出力線14Wを介してA
NDゲート19に供給される。ANDゲート18の出力
信号は制御線12Rを介して供給される読み出し制御信
号とともにORゲート20の入力となり、ANDゲート
19の出力信号は制御線12Wを介して供給される書き
込み制御信号とともにORゲート21の入力となる。
禁止を表わすF、4ビツトとからなる2ビツト(F++
、Fw)のフラグがパスワードメモリ7に記憶されてい
るが、FRビットは出力線14Rを介してANDゲート
18に供給され、F8ビットは出力線14Wを介してA
NDゲート19に供給される。ANDゲート18の出力
信号は制御線12Rを介して供給される読み出し制御信
号とともにORゲート20の入力となり、ANDゲート
19の出力信号は制御線12Wを介して供給される書き
込み制御信号とともにORゲート21の入力となる。
ここで、半導体メモリ4(第1図)のモードを読み出し
モードに設定するときには、制御線12Rを介して“O
”の読み出し制御信号が送られ、書き込みモードを設定
するときには、制御線12Wを介して“0”の書き込み
制御信号が送られるものとする。また、出力’h’A
15 Rに出力される読み出し制御信号が“0”のとき
、半導体メモリ4はデータ読み出しモードが設定され、
制御回路3(第1図)は半導体メモリ4からのデータ読
み出しが許容されたと判定し、出力線15Wに出力され
る書き込み制御信号が“0”のとき、半導体メモリ4は
データ書き込みモードに設定され、制御回路3は半導体
メモリ4へのデータ書き込みが許可されたと判定する。
モードに設定するときには、制御線12Rを介して“O
”の読み出し制御信号が送られ、書き込みモードを設定
するときには、制御線12Wを介して“0”の書き込み
制御信号が送られるものとする。また、出力’h’A
15 Rに出力される読み出し制御信号が“0”のとき
、半導体メモリ4はデータ読み出しモードが設定され、
制御回路3(第1図)は半導体メモリ4からのデータ読
み出しが許容されたと判定し、出力線15Wに出力され
る書き込み制御信号が“0”のとき、半導体メモリ4は
データ書き込みモードに設定され、制御回路3は半導体
メモリ4へのデータ書き込みが許可されたと判定する。
そこで、上記表1に示したように、Fl=“1′″F、
4=“0”となる(1.O)のフラグがパスワードメモ
リに設定され、読み出しのみ禁止するようにした場合の
比較回路8の動作を説明する。
4=“0”となる(1.O)のフラグがパスワードメモ
リに設定され、読み出しのみ禁止するようにした場合の
比較回路8の動作を説明する。
まず、半導体メモリ4からデータを読み出したい場合に
は、パスワードラッチ6に入力パスワードがラッチされ
、制御線12Rの読み出し制御信号は“0”、制御線1
2Wの書き込み制御信号は1″となる。入力パスワード
がパスワードメモリ7に記憶されている設定パスワード
と一致すると、−数回路17の出力信号は“0”となる
。ANDゲート18.19の真理値は、 く表 2〉 であるから、ANDゲート18.19の出力信号はとも
に“0”となる。また、ORゲート20゜21の真理値
は、 〈表 3〉 であるから、ORゲート20から出力線15Rに出力さ
れる読み出し制御信号は“0”となり、ORゲート21
から出力線15Wに出力される書き込み制御信号は“1
”となる。したがって、半導体メモリ4からのデータ読
み出しが可能となる。
は、パスワードラッチ6に入力パスワードがラッチされ
、制御線12Rの読み出し制御信号は“0”、制御線1
2Wの書き込み制御信号は1″となる。入力パスワード
がパスワードメモリ7に記憶されている設定パスワード
と一致すると、−数回路17の出力信号は“0”となる
。ANDゲート18.19の真理値は、 く表 2〉 であるから、ANDゲート18.19の出力信号はとも
に“0”となる。また、ORゲート20゜21の真理値
は、 〈表 3〉 であるから、ORゲート20から出力線15Rに出力さ
れる読み出し制御信号は“0”となり、ORゲート21
から出力線15Wに出力される書き込み制御信号は“1
”となる。したがって、半導体メモリ4からのデータ読
み出しが可能となる。
同じ条件で半導体メモリ4にデータ書き込みを行ないた
い場合には、制御vA12 Rの読み出し制御信号は“
1”、制御線12Wの書き込み制御信号は“0″となる
が、ANDゲート18.19の出力信号がともに“0”
であるから、ORゲート20から出力線15Rに出力さ
れる読み出し制御信号は“1″、OR′ゲート21から
出力線15Wに出力される書き込み制御信号は“0”と
なり、半導体メモリ4へのデータ書き込みが可能となる
。
い場合には、制御vA12 Rの読み出し制御信号は“
1”、制御線12Wの書き込み制御信号は“0″となる
が、ANDゲート18.19の出力信号がともに“0”
であるから、ORゲート20から出力線15Rに出力さ
れる読み出し制御信号は“1″、OR′ゲート21から
出力線15Wに出力される書き込み制御信号は“0”と
なり、半導体メモリ4へのデータ書き込みが可能となる
。
次に、入力パスワードが設定パスワードと一致しない場
合には、−数回路17の出力信号は“1”となり、上記
表2により、ANDゲート18の出力信号は“1”、A
NDゲート19の出力信号は“O”となる。このために
、上記表3により、ORゲー)20から出力線15Rに
出力される読み出し制御信号は“1”に固定され、半導
体メモリ4力ψらのデータ読み出しを行なうことができ
ない。
合には、−数回路17の出力信号は“1”となり、上記
表2により、ANDゲート18の出力信号は“1”、A
NDゲート19の出力信号は“O”となる。このために
、上記表3により、ORゲー)20から出力線15Rに
出力される読み出し制御信号は“1”に固定され、半導
体メモリ4力ψらのデータ読み出しを行なうことができ
ない。
これに対して、ORゲート21から出力線15Wに出力
される書き込み制御信号は制御線12Wの書き込み制御
信号が“0”となると“0”となるので、半導体メモリ
4へのデータ書き込みは可能である。
される書き込み制御信号は制御線12Wの書き込み制御
信号が“0”となると“0”となるので、半導体メモリ
4へのデータ書き込みは可能である。
このようにして、パスワードメモリ7に「読み出しのみ
禁止」のフラグ(1,O)が記憶されていると、半導体
メモリ4へのデータ書き込みは常に可能であるが、入力
パスワードが設定パスワードと一致したときのみ、半導
体メモリ4からのデータ読み出しが可能となる。
禁止」のフラグ(1,O)が記憶されていると、半導体
メモリ4へのデータ書き込みは常に可能であるが、入力
パスワードが設定パスワードと一致したときのみ、半導
体メモリ4からのデータ読み出しが可能となる。
同様にして、パスワードメモリ7に「書き込みのみ禁止
」のフラグ(0,1)が記憶されているときには、入力
パスワードが設定パスワードに一致しているとANDゲ
ート18.19の出力信号がともに“0”となるから、
半導体メモリ4へのデータ書き込み、半導体メモリ4か
らのデータ読み出しがともに可能であるが、入力パスワ
ードが設定パスワードに一致しないときには、ANDゲ
ート18の出力信号が“O”、ANDゲート19の出力
信号が“1”となり、半導体メモリ4へのデータ書き込
みが禁止される。
」のフラグ(0,1)が記憶されているときには、入力
パスワードが設定パスワードに一致しているとANDゲ
ート18.19の出力信号がともに“0”となるから、
半導体メモリ4へのデータ書き込み、半導体メモリ4か
らのデータ読み出しがともに可能であるが、入力パスワ
ードが設定パスワードに一致しないときには、ANDゲ
ート18の出力信号が“O”、ANDゲート19の出力
信号が“1”となり、半導体メモリ4へのデータ書き込
みが禁止される。
また、パスワードメモリ7に[書き込み、読み出しの双
方禁止」のフラグ(1,1)が記憶されているときには
、入力パスワードが設定パスワードに一致したときAN
Dゲート18.19の出力信号はともに“0”となり、
一致しないときANDゲー)18.19の出力信号はと
もに1゛となるから、両パスワードが互いに一致しない
限り、半導体メモリ4へのデータ書き込みも半導体メモ
リ4からのデータ読み出しも禁止されることになる。
方禁止」のフラグ(1,1)が記憶されているときには
、入力パスワードが設定パスワードに一致したときAN
Dゲート18.19の出力信号はともに“0”となり、
一致しないときANDゲー)18.19の出力信号はと
もに1゛となるから、両パスワードが互いに一致しない
限り、半導体メモリ4へのデータ書き込みも半導体メモ
リ4からのデータ読み出しも禁止されることになる。
以上の入力パスワードが設定パスワードと一致しないと
きの動作をまとめると、次表のようになる。
きの動作をまとめると、次表のようになる。
く表 4〉
パスワードメモリ7としては、マスクROM。
EPROM、EEPROMなどの半導体メモリを用いる
のが一般であるが、RAMを用いることもできる。但し
、この場合には、第3図に示すように、半導体メモリ装
置2を制御装置1から抜去した後もパスワードメモリ7
の記憶内容を保持できるようにするために、半導体メモ
リ4をバックアップするメモリバックアップ電池9でも
ってパスワードメモリ7をバックアップする。
のが一般であるが、RAMを用いることもできる。但し
、この場合には、第3図に示すように、半導体メモリ装
置2を制御装置1から抜去した後もパスワードメモリ7
の記憶内容を保持できるようにするために、半導体メモ
リ4をバックアップするメモリバックアップ電池9でも
ってパスワードメモリ7をバックアップする。
以上のように、パスワードの判定手段を回路で構成する
と、たとえば、必要なトランジスタの数はマイクロプロ
セサを用いた場合の’/1000程度となり、また、プ
ログラムやそれを格納するメモリも不要となるために、
マイクロプロセサを用いた場合に比べて、パスワード判
定手段の占めるスペースの割合が非常に小さく、また、
コストの点でも非常に便利となる。
と、たとえば、必要なトランジスタの数はマイクロプロ
セサを用いた場合の’/1000程度となり、また、プ
ログラムやそれを格納するメモリも不要となるために、
マイクロプロセサを用いた場合に比べて、パスワード判
定手段の占めるスペースの割合が非常に小さく、また、
コストの点でも非常に便利となる。
以上説明したように、本発明によれば、簡単で小型、安
価な回路手段によってパスワードの判定が可能となり、
記憶データの機密保守、記憶データの破壊などを防止可
能とした大記憶容量でコンパクトな半導体メモリ装置を
安価に提供することができる。
価な回路手段によってパスワードの判定が可能となり、
記憶データの機密保守、記憶データの破壊などを防止可
能とした大記憶容量でコンパクトな半導体メモリ装置を
安価に提供することができる。
第1図は本発明による半導体メモリ装置の一実施例を示
すブロック図、第2図は第1図における比較回路の一具
体例を示すブロック図、第3図は本発明による半導体メ
モリ装置の他の実施例を示すブロック図である。 2−半導体メモリ装置、4−・半導体メモリ、6−パス
ワードラッチ、7−パスワードメモリ、8−比較回路、
10・−データバス、11−・−アドレスバス、12.
16−制御線。
すブロック図、第2図は第1図における比較回路の一具
体例を示すブロック図、第3図は本発明による半導体メ
モリ装置の他の実施例を示すブロック図である。 2−半導体メモリ装置、4−・半導体メモリ、6−パス
ワードラッチ、7−パスワードメモリ、8−比較回路、
10・−データバス、11−・−アドレスバス、12.
16−制御線。
Claims (2)
- (1)半導体メモリを内蔵し、外部からのデータの記憶
、読み出しを可能とした半導体メモリにおいて、設定パ
スワードを記憶したパスワードメモリと、外部からの入
力パスワードを一時記憶するパスワードラッチと、該設
定パスワードと該入力パスワードとを比較し該半導体メ
モリを所定モードに設定もしくは禁止する比較回路とを
設けたことを特徴とする半導体メモリ装置。 - (2)特許請求の範囲第(1)項において、前記パスワ
ードメモリは前記半導体メモリの書き込みモード禁止、
読み出しモード禁止、もしくは書き込みモードおよび読
み出しモード禁止のいずれか1つを表わすフラグを記憶
し、前記比較回路は前記入力パスワードと前記設定パス
ワードとの不一致時前記半導体メモリでの該フラグに応
じたモードを禁止することを特徴とする半導体メモリ装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62059000A JP3025502B2 (ja) | 1987-03-16 | 1987-03-16 | 半導体メモリ装置 |
US07/168,436 US4864542A (en) | 1987-03-16 | 1988-03-15 | Memory cartridge having stored data protecting function and memory protecting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62059000A JP3025502B2 (ja) | 1987-03-16 | 1987-03-16 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63225841A true JPS63225841A (ja) | 1988-09-20 |
JP3025502B2 JP3025502B2 (ja) | 2000-03-27 |
Family
ID=13100589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62059000A Expired - Fee Related JP3025502B2 (ja) | 1987-03-16 | 1987-03-16 | 半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4864542A (ja) |
JP (1) | JP3025502B2 (ja) |
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