JPS63225841A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS63225841A
JPS63225841A JP62059000A JP5900087A JPS63225841A JP S63225841 A JPS63225841 A JP S63225841A JP 62059000 A JP62059000 A JP 62059000A JP 5900087 A JP5900087 A JP 5900087A JP S63225841 A JPS63225841 A JP S63225841A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータの補助記憶装置として使用され
る半導体メモリ装置に係わり、特に、データの書き込み
、読み出しをプロテクトする手段を改良した半導体メモ
リ装置に関する。
〔従来の技術〕
コンピュータ（パーソナルコンピュータ、ワードプロセ
サ、機器組込形制御用コンピュータなども含む）の補助
記憶装置として、ＲＡＭあるいはＲＯＭなどの半導体メ
モリを１個あるいは複数個をケースに収納してなる半導
体メモリ装置が使用されている。半導体メモリとしてＲ
ＡＭを使用する場合には、メモリバックアップ用電池も
収納されている。この半導体メモリ装置は、コネクタな
どにより、そこでのデータ書き込み、読み出しを行なう
ための制御装置から着脱可能であり、制御装置から抜去
した状態では書き込まれたデータの保存が可能である。
ところで、このような半導体メモリ装置においては、一
旦書き込まれたデータが誤って消去されたり、誤って再
書き込みが行なわれたりしないようにするために、書き
込みを禁止したい場合があり、また、機密保護のために
、書き込まれたデータを第三者が読み出すことができな
いようにするために、読み出しを禁止したい場合がある
。
このために、従来、半導体メモリ装置のケースの一部分
に外部からの操作によって第１．第２の状Ｂ（もしくは
第１．第２の位置）をとる作動片を設け、この半導体メ
モリ装置を制御装置に装着したときに、制御装置がこの
作動片の状態を検出して、作動片が第１の状態にあると
きには半導体メモリ装置へのデータ書き込みを許可し、
作動片が第２の状態にあるときには逆にデータの書き込
みを禁止するようにした技術が知られている。
〔発明が解決しようとする問題点〕
かかる従来技術によると、作動片は外部からの操作によ
って第１．第２の状態のいずれにも設定されるものであ
るから、作動片の誤った操作により、半導体メモリ装置
に書き込まれているデータが誤って消去されたり、再書
き込みが行なわれたりするし、書き込むべきデータが書
き込まれない場合もある。
また、上記のような作動片を設け、必要に応じてデータ
の読み出しができないようにすることは可能であるが、
これでもって第三者のデータ読み出しを禁止するという
機密保護を達成することはできない。この作動片を操作
すれば、誰でもデータを読み出すのが可能となるからで
ある。
一方、データの書き込みや読み出しを禁止した記憶装置
としてＩＣカードが知られている。これはカード本体に
マイクロプロセサや半導体メモリを内蔵したものであり
、予めパスワードないしは暗唱番号と称するデータを記
憶しておき、外部から入力されるパスワードないしは暗
唱番号が記憶されているパスワードないしは暗唱番号と
一致したときのみ、ＩＣカードでのデータ書き込みある
いは読み出しを可能とする。
そこで、ＩＣカードの手法をもとにして半導体メモリ装
置にマイクロプロセサを設け、パスワードないし暗唱番
号によってデータの書き込み、読み出しの許可、禁止を
行なうようにすることが考えられる。
しかしながら、ＩＣカードは、たとえば、預金通帳１名
簿などのリストとして使用できるようにしたものであり
、予め決められた配置の規則に従ってデータを記憶する
機能をもたせるために、すなわち、単にデータの記憶ば
かりでなく、データの分類、整理なども行なうことがで
きるようにするために、マイクロプロセサが設けられて
いるものである。
これに対し、半導体メモリ装置は携帯に便利で大きな記
憶容量のコンピュータ補助記憶装置であり、データの記
憶という機能さえあればよく、ＩＣカードのようにデー
タを分類、整理して記憶するようにしたのでは、半導体
メモリ装置の記憶容量を有効に利用することができない
。そこで、かかる半導体メモリ装置にマイクロプロセサ
を設け、パスワードもしくは暗唱番号によってデータの
書き込み、読み出しの許可、禁止を行なうようにした場
合、マイクロプロセサはただそれだけの機能を発揮する
だけであり、マイクロプロセサを有効に利用しているこ
とにはならない。しかも、半導体メモリ装置はコンパク
トでかつ記憶容量が大である必要があり、このことから
すると、半導体メモリ装置におけるマイクロプロセサが
占めるスペースの割合は大きくなり、半導体メモリ装置
のコンパクト化、大記憶容量化の少なくともいずれか一
方が阻害されることになる。さらに、マイクロプロセサ
を内蔵すると、これを動作させるためのプログラムやそ
れを記憶するメモリが必要となり、半導体メモリ装置の
回路規模が増大するとともに、コスト上昇も免れない。
以上のように、半導体メモリ装置にマイクロプロセサを
内蔵することは好ましいことではない。
本発明の目的は、かかる問題点を解消し、簡単な回路を
付加するだけで機密保護をも実現可能とした半導体メモ
リ装置を提供することにある。
〔問題点を解決するための手段〕
上記目的を達成するために、本発明は、予めパスワード
を記憶したメモリと、外部から入力されたパスワードを
一時記憶するラッチと、該メモリの該パスワードと該ラ
ッチのパスワードとを比較して半導体メモリを所定モー
ドに設定または禁止する比較回路を設けたものであり、
マイクロプロセサによらず、筒車な回路構成でもって該
半導体メモリでのデータの不当な破壊や機密漏洩を防止
できるようにする。
〔実施例〕
以下、本発明の実施例を図面によって説明する。
第１図は本発明による半導体メモリ装置の一実施例を示
すブロック図であって、１は制御装置、２は半導体メモ
リ装置、３は制御回路、４は半導体メモリ、５ａ、５ｂ
はコネクタ、６はパスワードラッチ、７はパスワードメ
モリ、８は比較回路、９はメモリバックアップ電池、１
０はデータバス、１１はアドレスバス、１２は制御線、
１），１４゜１５は出力線、１６は制御線である。
同図において、半導体メモリ装置２は制御装置１に着脱
可能であり、半導体メモリ装置２を制御装置１に装着す
ると、コネクタ５ａ、５ｂを介して両者が電気的に接続
される。半導体メモリ４は、後述するように、制御回路
３からアドレスバス１１゜制御線１２を介して供給され
るアドレス信号、制御信号によってアクセスされ、双方
向のデータバス１０を介してデータの書き込み、読み出
しが行なわれる。
ここで、半導体メモリ４にはＲＡＭが使用されており、
半導体メモリ装置２が制御装置１から抜去された場合に
は、この半導体メモリ４はメモリバックアップ電池９に
よってバックアップされ、半導体メモリ４に書き込まれ
たデータはそのまま保持される。ただし、半導体メモリ
４はＲＡＭに限らず、書き込み、読み出し可能なＥＰＲ
ＯＭ。
ＥＥＰＲＯＭや読み出し専用のマスクＲＯＭなどであっ
てもよい。
一方、半導体メモリからなるパスワードメモリ７には、
パスワードとフラグとが予め記憶されている。一般には
、パスワードの語長は１０進数で４〜１０桁程度のもの
であり、フラグは２ビツトのデータである。したがって
、パスワードメモリ７の記憶容量は２〜５バイト程度と
することができる。ここで、パスワードを用いて禁止し
たいモードはデータの書き込みと読み出しであり、フラ
グの一方のビットが書き込みに対応し、他方のビットが
読み出しに対応している。いま、このフラグを（Ｆｗ、
Ｆｗ）とし、ビットＦ１が読み出し、ピッ）Ｆ。が書き
込みに対応するものとしてこれらビットが“１”のとき
禁止、“０”のとき許可を夫々与えるものとすると、禁
止したいモードに応じてフラグは次の表１のようになる
。
〈表　１〉 したがって、たとえば、パスワードで許可、禁止される
モードを「読み出しのみ」とする場合には、上記表１に
より、パスワードメモリ７に記憶されるフラグは（１，
０）となる。この場合、データの書き込みは自由に行な
うことができる。
さて、そこで、半導体メモリ装置２が制御装置１に装着
されると、パスワードメモリ７がら常時パスワード（以
下、これを設定パスワードという）とフラグとが並列ビ
ットデータとして出力線１４に出力される。
い、ま、パスワードメモリ７に「読み出しのみ禁止」の
フラグが記憶されているものとする。ここで、半導体メ
モリ４からデータの読み出しを行なう場合、まず、制御
回路３はデータバス１ｏを介してパスワード（以下、こ
れを入力パスワードという）を、制御線１２を介して読
み出し制御信号とラッチ信号を夫々送る。この入力パス
ワードは、制御＆’ｉ１６を介して送られるラッチ信号
により、パスワードラッチ６にラッチされる。パスワー
ドラッチ６はラッチした入力パスワードを出力線１）に
出力し、この入力パスワードと出力線１４の設定パスワ
ードとが比較回路８で比較される。
比較回路８には制御線１２が接続され、これを介して読
み出し制御信号が供給されている。入力パスワードが設
定パスワードと一致したとき、読み出し制御信号が比較
回路８から出力線１５に出力され、半導体メモリ４は読
み出し可能状態となる。この読み出し制御信号は制御回
路３にも供給され、これによりデータ読み出しが許可さ
れたと判定する。そこで、制御回路３はアドレスバス１
１を介してアドレス信号を半導体メモリ４に送り、半導
体メモリ４からデータバス１０を介して所望データを読
み取る。
入力パスワードが設定パスワードと一致しない場合には
、パスワードメモリ７に「読み出しのみ禁止」のフラグ
が記憶されているために、比較回路８は読み出し制御信
号を出力しない、これにより半導体メモリ４はデータ読
み出しモードとはならず、制御回路３も半導体メモリ４
からのデータ読み出しが禁止されたと判定する。
また、半導体メモリ４にデータの書き込みを行なう場合
には、同様にして、まず、パスワードラッチ６に入力パ
スワードがラッチされるが、この入力パスワードが設定
パスワードに一致するか否かにかかわらず、制御＆ｉ１
２を介して送られる書き込み制御信号は比較回路８から
出力線１５に出力される。したがって、常に、半導体メ
モリ４へのデータの書き込みは許可される。
以上のように、「読み出しのみ禁止」のフラグがパスワ
ードメモリ７に記憶されているときには、半導体メモリ
７へのデータ書き込みは常に可能であるが、半導体メモ
リ７からのデータ読み出しは、入力パスワードが設定パ
スワードと一致したときのみ可能となる。
同様にして、パスワードメモリ７に「書き込みのみ禁止
」のフラグが記憶されているときには、入力パスワード
が設定パスワードと一致したとき半導体メモリ４へのデ
ータ書き込みが許可されるが、半導体メモリ４からのデ
ータ読み出しは、入力パスワードが設定パスワードと一
致しているか否かにかかわらず、常に許可される。
また、パスワードメモリ７に「書き込み、読み出しの双
方禁止」のフラグが記憶されている場合には、入力パス
ワードが設定パスワードに一致しない限り、半導体メモ
リ４へのデータ書き込みも半導体メモリ４からのデータ
読み出しも許可されない。
このようにして、パスワードとフラグとにより、半導体
メモリ４で誤ったデータの消去や不要な再書き込みを禁
止することができるし、また、半導体メモリ４のデータ
の機密保護も可能となる。また、パスワードメモリ７と
しては非常に小容量のメモリを用いることができるし、
パスワードラッチ６も周知の並列データラッチを用いる
ことができるものである。比較回路８も簡単な論理回路
で構成できるものであるが、以下、その−具体例を第２
図によって説明する。なお、同図において、１２Ｒ，１
２Ｗは制御線、１４Ｐ、１４Ｒ，１４Ｗ。
１５Ｒ，１５Ｗは出力線、１７は一致回路、１８゜１９
はＡＮＤゲート、２０．２１はＯＲゲートであり、第１
図に対応する部分には同一符号をつけて重複する説明を
省略する。
第２図において、パスワードメモリ７の設定パスワード
は出力線１４Ｐを介して比較回路８の一致回路１７に供
給され、パスワードラッチ６でラッチされた入力パスワ
ードも一致回路１７に供給される。ここで、−数回路１
７は入力パスワードと設定パスワードとが一致したとき
、“０”、一致しないとき“ｌ”となる信号を出力する
。この出力信号はＡＮＤゲー）１８．１９双方の一人力
となる。
また、読み出しの禁止を表わすＦ、ビットと書き込みの
禁止を表わすＦ、４ビツトとからなる２ビツト（Ｆ＋＋
、Ｆｗ）のフラグがパスワードメモリ７に記憶されてい
るが、ＦＲビットは出力線１４Ｒを介してＡＮＤゲート
１８に供給され、Ｆ８ビットは出力線１４Ｗを介してＡ
ＮＤゲート１９に供給される。ＡＮＤゲート１８の出力
信号は制御線１２Ｒを介して供給される読み出し制御信
号とともにＯＲゲート２０の入力となり、ＡＮＤゲート
１９の出力信号は制御線１２Ｗを介して供給される書き
込み制御信号とともにＯＲゲート２１の入力となる。
ここで、半導体メモリ４（第１図）のモードを読み出し
モードに設定するときには、制御線１２Ｒを介して“Ｏ
”の読み出し制御信号が送られ、書き込みモードを設定
するときには、制御線１２Ｗを介して“０”の書き込み
制御信号が送られるものとする。また、出力’ｈ’Ａ　
１５　Ｒに出力される読み出し制御信号が“０”のとき
、半導体メモリ４はデータ読み出しモードが設定され、
制御回路３（第１図）は半導体メモリ４からのデータ読
み出しが許容されたと判定し、出力線１５Ｗに出力され
る書き込み制御信号が“０”のとき、半導体メモリ４は
データ書き込みモードに設定され、制御回路３は半導体
メモリ４へのデータ書き込みが許可されたと判定する。
そこで、上記表１に示したように、Ｆｌ＝“１′″Ｆ、
４＝“０”となる（１．Ｏ）のフラグがパスワードメモ
リに設定され、読み出しのみ禁止するようにした場合の
比較回路８の動作を説明する。
まず、半導体メモリ４からデータを読み出したい場合に
は、パスワードラッチ６に入力パスワードがラッチされ
、制御線１２Ｒの読み出し制御信号は“０”、制御線１
２Ｗの書き込み制御信号は１″となる。入力パスワード
がパスワードメモリ７に記憶されている設定パスワード
と一致すると、−数回路１７の出力信号は“０”となる
。ＡＮＤゲート１８．１９の真理値は、 く表　２〉 であるから、ＡＮＤゲート１８．１９の出力信号はとも
に“０”となる。また、ＯＲゲート２０゜２１の真理値
は、 〈表　３〉 であるから、ＯＲゲート２０から出力線１５Ｒに出力さ
れる読み出し制御信号は“０”となり、ＯＲゲート２１
から出力線１５Ｗに出力される書き込み制御信号は“１
”となる。したがって、半導体メモリ４からのデータ読
み出しが可能となる。
同じ条件で半導体メモリ４にデータ書き込みを行ないた
い場合には、制御ｖＡ１２　Ｒの読み出し制御信号は“
１”、制御線１２Ｗの書き込み制御信号は“０″となる
が、ＡＮＤゲート１８．１９の出力信号がともに“０”
であるから、ＯＲゲート２０から出力線１５Ｒに出力さ
れる読み出し制御信号は“１″、ＯＲ′ゲート２１から
出力線１５Ｗに出力される書き込み制御信号は“０”と
なり、半導体メモリ４へのデータ書き込みが可能となる
。
次に、入力パスワードが設定パスワードと一致しない場
合には、−数回路１７の出力信号は“１”となり、上記
表２により、ＡＮＤゲート１８の出力信号は“１”、Ａ
ＮＤゲート１９の出力信号は“Ｏ”となる。このために
、上記表３により、ＯＲゲー）２０から出力線１５Ｒに
出力される読み出し制御信号は“１”に固定され、半導
体メモリ４力ψらのデータ読み出しを行なうことができ
ない。
これに対して、ＯＲゲート２１から出力線１５Ｗに出力
される書き込み制御信号は制御線１２Ｗの書き込み制御
信号が“０”となると“０”となるので、半導体メモリ
４へのデータ書き込みは可能である。
このようにして、パスワードメモリ７に「読み出しのみ
禁止」のフラグ（１，Ｏ）が記憶されていると、半導体
メモリ４へのデータ書き込みは常に可能であるが、入力
パスワードが設定パスワードと一致したときのみ、半導
体メモリ４からのデータ読み出しが可能となる。
同様にして、パスワードメモリ７に「書き込みのみ禁止
」のフラグ（０，１）が記憶されているときには、入力
パスワードが設定パスワードに一致しているとＡＮＤゲ
ート１８．１９の出力信号がともに“０”となるから、
半導体メモリ４へのデータ書き込み、半導体メモリ４か
らのデータ読み出しがともに可能であるが、入力パスワ
ードが設定パスワードに一致しないときには、ＡＮＤゲ
ート１８の出力信号が“Ｏ”、ＡＮＤゲート１９の出力
信号が“１”となり、半導体メモリ４へのデータ書き込
みが禁止される。
また、パスワードメモリ７に［書き込み、読み出しの双
方禁止」のフラグ（１，１）が記憶されているときには
、入力パスワードが設定パスワードに一致したときＡＮ
Ｄゲート１８．１９の出力信号はともに“０”となり、
一致しないときＡＮＤゲー）１８．１９の出力信号はと
もに１゛となるから、両パスワードが互いに一致しない
限り、半導体メモリ４へのデータ書き込みも半導体メモ
リ４からのデータ読み出しも禁止されることになる。
以上の入力パスワードが設定パスワードと一致しないと
きの動作をまとめると、次表のようになる。
く表　４〉 パスワードメモリ７としては、マスクＲＯＭ。
ＥＰＲＯＭ、ＥＥＰＲＯＭなどの半導体メモリを用いる
のが一般であるが、ＲＡＭを用いることもできる。但し
、この場合には、第３図に示すように、半導体メモリ装
置２を制御装置１から抜去した後もパスワードメモリ７
の記憶内容を保持できるようにするために、半導体メモ
リ４をバックアップするメモリバックアップ電池９でも
ってパスワードメモリ７をバックアップする。
以上のように、パスワードの判定手段を回路で構成する
と、たとえば、必要なトランジスタの数はマイクロプロ
セサを用いた場合の’／１０００程度となり、また、プ
ログラムやそれを格納するメモリも不要となるために、
マイクロプロセサを用いた場合に比べて、パスワード判
定手段の占めるスペースの割合が非常に小さく、また、
コストの点でも非常に便利となる。
〔発明の効果〕
以上説明したように、本発明によれば、簡単で小型、安
価な回路手段によってパスワードの判定が可能となり、
記憶データの機密保守、記憶データの破壊などを防止可
能とした大記憶容量でコンパクトな半導体メモリ装置を
安価に提供することができる。
【図面の簡単な説明】
第１図は本発明による半導体メモリ装置の一実施例を示
すブロック図、第２図は第１図における比較回路の一具
体例を示すブロック図、第３図は本発明による半導体メ
モリ装置の他の実施例を示すブロック図である。 ２−半導体メモリ装置、４−・半導体メモリ、６−パス
ワードラッチ、７−パスワードメモリ、８−比較回路、
１０・−データバス、１１−・−アドレスバス、１２．
１６−制御線。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体メモリを内蔵し、外部からのデータの記憶
    、読み出しを可能とした半導体メモリにおいて、設定パ
    スワードを記憶したパスワードメモリと、外部からの入
    力パスワードを一時記憶するパスワードラッチと、該設
    定パスワードと該入力パスワードとを比較し該半導体メ
    モリを所定モードに設定もしくは禁止する比較回路とを
    設けたことを特徴とする半導体メモリ装置。
  2. （２）特許請求の範囲第（１）項において、前記パスワ
    ードメモリは前記半導体メモリの書き込みモード禁止、
    読み出しモード禁止、もしくは書き込みモードおよび読
    み出しモード禁止のいずれか１つを表わすフラグを記憶
    し、前記比較回路は前記入力パスワードと前記設定パス
    ワードとの不一致時前記半導体メモリでの該フラグに応
    じたモードを禁止することを特徴とする半導体メモリ装
    置。
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