JPS63223943A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
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- JPS63223943A JPS63223943A JP5861987A JP5861987A JPS63223943A JP S63223943 A JPS63223943 A JP S63223943A JP 5861987 A JP5861987 A JP 5861987A JP 5861987 A JP5861987 A JP 5861987A JP S63223943 A JPS63223943 A JP S63223943A
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- 238000013500 data storage Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ダイレクトメモリアクセス制御方式において、メモリと
入出力装置との間のデータ転送の制御に必要なチャネル
データが格納手段に格納され、チャネルデータアドレス
保持部で示されるチャネルデータを格納手段から取り込
んでデータ転送制御を行ない、そのデータの転送終了に
応じてチェインチャネルデータアドレスをチャネルデー
タアドレス保持部に設定することにより、チャネルデー
タチェインが可能となって複数のデータを連続して転送
制御することができる。
入出力装置との間のデータ転送の制御に必要なチャネル
データが格納手段に格納され、チャネルデータアドレス
保持部で示されるチャネルデータを格納手段から取り込
んでデータ転送制御を行ない、そのデータの転送終了に
応じてチェインチャネルデータアドレスをチャネルデー
タアドレス保持部に設定することにより、チャネルデー
タチェインが可能となって複数のデータを連続して転送
制御することができる。
本発明は、マイクロプロセッサを用いた情報処理装置、
特に高密度な画情報を高速転送するファクシミリ装置そ
の他において、メモリと入出力装置との間のデータ転送
を直接制御するダイレクトメモリアクセス(以下、rD
MAJという。)制御方式に関する。
特に高密度な画情報を高速転送するファクシミリ装置そ
の他において、メモリと入出力装置との間のデータ転送
を直接制御するダイレクトメモリアクセス(以下、rD
MAJという。)制御方式に関する。
従来のファクシミリ装置においては、装置内部のメモリ
と入出力装置との間で高速なデータ転送を必要とするた
めに、マイクロプロセッサ(主制御部)がデータ転送を
直接制御するのではなく、DMA制御装置がマイクロプ
ロセッサの動作とは独立して、メモリと入出力装置との
間のデータ転送を制御するのが普通である。
と入出力装置との間で高速なデータ転送を必要とするた
めに、マイクロプロセッサ(主制御部)がデータ転送を
直接制御するのではなく、DMA制御装置がマイクロプ
ロセッサの動作とは独立して、メモリと入出力装置との
間のデータ転送を制御するのが普通である。
第3図は、ファクシミリ装置に用いられる従来のDMA
制御方式を説明するブロック構成図である。
制御方式を説明するブロック構成図である。
DMALH?Il装置300の制御により、メモリ35
0と入出力装置360との間でデータ転送が行なわれる
。
0と入出力装置360との間でデータ転送が行なわれる
。
データ転送制御に必要なチャネルデータが保持されるD
MA制御装置300のレジスタ群310は、制御レジス
タ311、状態レジスタ312、アドレスレジスタ31
3および転送語数レジスタ314により構成される。制
御レジスタ311には動作の種類(メモリと入出力装置
との間のデータ転送の方向)を示す情報が格納され、状
態レジスタ312にはその時点のデータ転送の状況を示
す情報が格納され、アドレスレジスタ313にはデータ
の読み出しあるいは書き込みを行なうメモリのアドレス
情報が格納され、転送語数レジスタ314には転送する
データ量の情報が格納される。
MA制御装置300のレジスタ群310は、制御レジス
タ311、状態レジスタ312、アドレスレジスタ31
3および転送語数レジスタ314により構成される。制
御レジスタ311には動作の種類(メモリと入出力装置
との間のデータ転送の方向)を示す情報が格納され、状
態レジスタ312にはその時点のデータ転送の状況を示
す情報が格納され、アドレスレジスタ313にはデータ
の読み出しあるいは書き込みを行なうメモリのアドレス
情報が格納され、転送語数レジスタ314には転送する
データ量の情報が格納される。
以下、メモリ350内にある複数のデータブロック35
1〜354を入出力装置360に順次転送する場合の動
作について説明する。
1〜354を入出力装置360に順次転送する場合の動
作について説明する。
マイクロプロセッサ370は、共通バス380を介して
DMA制御装置300内の制御レジスタ311に対して
、メモリ350から入出力装置360へのデータ転送の
指示情報を保持させ、アドレスレジスタ313にはデー
タブロック351の格納アドレスを、転送語数レジスタ
314にはデータブロック351のブロック内語数をそ
れぞれ保持させる。
DMA制御装置300内の制御レジスタ311に対して
、メモリ350から入出力装置360へのデータ転送の
指示情報を保持させ、アドレスレジスタ313にはデー
タブロック351の格納アドレスを、転送語数レジスタ
314にはデータブロック351のブロック内語数をそ
れぞれ保持させる。
ここで、マイクロプロセッサ370は入出力装置360
に対してデータの出力動作の開始を指示する。それ以降
、マイクロプロセッサ370はデータ転送動作から解放
されて他の作業を行なうことができる。
に対してデータの出力動作の開始を指示する。それ以降
、マイクロプロセッサ370はデータ転送動作から解放
されて他の作業を行なうことができる。
一方、D M A i#J御装置300の制御部330
は、レジスタ群310に保持させたチャネルデータに基
づき、入出力装置360のデータ転送要求信号391に
従って、メモリ350内のデータブロック351内のデ
ータを順次読み取って入出力装置360に転送する。こ
こでのデータ転送は、1語ずつアドレスレジスタ313
の値を1加算し、転送語数レジスタ314の値を1減算
し、転送語数レジスタ314での減算結果が0になるま
でデータ転送要求のタイミングに従って行なわれる。
は、レジスタ群310に保持させたチャネルデータに基
づき、入出力装置360のデータ転送要求信号391に
従って、メモリ350内のデータブロック351内のデ
ータを順次読み取って入出力装置360に転送する。こ
こでのデータ転送は、1語ずつアドレスレジスタ313
の値を1加算し、転送語数レジスタ314の値を1減算
し、転送語数レジスタ314での減算結果が0になるま
でデータ転送要求のタイミングに従って行なわれる。
データブロック351がすべて転送されたときに、DM
A制御装置300の制御部330は状態レジスタ312
にデータ転送終了情報を書き込み、さらにマイクロプロ
セッサ370に対して通常割り込み信号393によりデ
ータ転送終了を通知する。マイクロプロセッサ370は
、その割り込みによりDMAw1′m装置300内の状
態レジスタ312を参照してデータブロック351の転
送が終了したことを認識する。
A制御装置300の制御部330は状態レジスタ312
にデータ転送終了情報を書き込み、さらにマイクロプロ
セッサ370に対して通常割り込み信号393によりデ
ータ転送終了を通知する。マイクロプロセッサ370は
、その割り込みによりDMAw1′m装置300内の状
態レジスタ312を参照してデータブロック351の転
送が終了したことを認識する。
次にマイクロプロセッサ370は、データブロック35
2を入出力装置360に転送するように、DMA制御装
置300内の制御レジスタ311をセントし、アドレス
レジスタ313にデータブロック352の第一格納アド
レスを保持させ、かつ転送語数レジスタ314にブロッ
ク内語数を設定することにより、同様にDMA制御装置
300が再び入出力装置360に対してデータ転送を開
始する。以下同様の操作を繰り返して、メモリ350内
のデータブロック353,354が順次入出力装置36
0へ転送される。
2を入出力装置360に転送するように、DMA制御装
置300内の制御レジスタ311をセントし、アドレス
レジスタ313にデータブロック352の第一格納アド
レスを保持させ、かつ転送語数レジスタ314にブロッ
ク内語数を設定することにより、同様にDMA制御装置
300が再び入出力装置360に対してデータ転送を開
始する。以下同様の操作を繰り返して、メモリ350内
のデータブロック353,354が順次入出力装置36
0へ転送される。
ところが、このような従来方式では、前述のように複数
のデータブロック351〜354を順次転送する場合に
は、各ブロックの切り替え時ごとにマイクロプロセッサ
370の制御を介さなければならなかった。すなわち、
たとえば最初のデータブロック351の転送が終了した
時点で、メモI7350と入出力装置360との間のデ
ータ転送制御が、DMA制御装置300からマイクロプ
ロセッサ370に移行し、改めて次のデータ転送の指示
がD M A 11517御装置300に出される。
のデータブロック351〜354を順次転送する場合に
は、各ブロックの切り替え時ごとにマイクロプロセッサ
370の制御を介さなければならなかった。すなわち、
たとえば最初のデータブロック351の転送が終了した
時点で、メモI7350と入出力装置360との間のデ
ータ転送制御が、DMA制御装置300からマイクロプ
ロセッサ370に移行し、改めて次のデータ転送の指示
がD M A 11517御装置300に出される。
このとき、マイクロプロセッサ370は、データ転送終
了を示す割り込み信号がrDMAIIIm装置300か
らの割り込みであり、かつデータブロック351のデー
タ転送終了である」ことを認識し、さらにDMA制御装
置300に対して、次のデータブロック352のデータ
転送に必要なチャネルデータをレジスタ群310に設定
する動作を行なう必要があった。
了を示す割り込み信号がrDMAIIIm装置300か
らの割り込みであり、かつデータブロック351のデー
タ転送終了である」ことを認識し、さらにDMA制御装
置300に対して、次のデータブロック352のデータ
転送に必要なチャネルデータをレジスタ群310に設定
する動作を行なう必要があった。
このように、データブロック351の最終データ語が転
送されてから、次のデータブロック352内の最初のデ
ータ語が転送されるまでの間は、マイクロプロセッサ3
70が制御情報を処理中であり、入出力装置360はデ
ータ転送待ちの状態となる。
送されてから、次のデータブロック352内の最初のデ
ータ語が転送されるまでの間は、マイクロプロセッサ3
70が制御情報を処理中であり、入出力装置360はデ
ータ転送待ちの状態となる。
ここで、入出力装置360がモデムおよび網制御装置を
介して回線に接続される回線入出力装置の場合には、た
とえば接続される回線のデータ送信速度が64にビット
/秒程度であれば、データ転送待ち状態の許容範囲は、
1語8ビツトとすると、 1/(64000/8)−125X10−6 C秒〕と
なる。
介して回線に接続される回線入出力装置の場合には、た
とえば接続される回線のデータ送信速度が64にビット
/秒程度であれば、データ転送待ち状態の許容範囲は、
1語8ビツトとすると、 1/(64000/8)−125X10−6 C秒〕と
なる。
このデータ転送待ちの許容時間は、前述の処理を行なう
マイクロプロセッサの処理速度に対してかなり厳しい条
件であり、通常それに対処するためには、専用のマイク
ロプロセッサあるいは高速のマイクロプロセッサを用い
る必要があった。
マイクロプロセッサの処理速度に対してかなり厳しい条
件であり、通常それに対処するためには、専用のマイク
ロプロセッサあるいは高速のマイクロプロセッサを用い
る必要があった。
本発明は、このような従来の問題点を解決するもので、
マイクロプロセッサを介在させることなく、ブロック化
された複数のデータを連続して転送することが可能なり
MAmi方式を提供することを目的とする。
マイクロプロセッサを介在させることなく、ブロック化
された複数のデータを連続して転送することが可能なり
MAmi方式を提供することを目的とする。
第1図は、本発明の原理ブロック図である。
図において、チャネルデータ保持部101は、メモリと
入出力装置との間のデータ転送を制御するためのチャネ
ルデータを保持する。
入出力装置との間のデータ転送を制御するためのチャネ
ルデータを保持する。
制御手段102は、このチャネルデータに基づいてメモ
リと入出力装置との間のデータ転送を制御する。
リと入出力装置との間のデータ転送を制御する。
チャネルデータ格納手段103は、チャネルデータ保持
部101に書き込まれるチャネルデータと、続けて書き
込まれるチャネルデータの格納アドレスとが格納される
。
部101に書き込まれるチャネルデータと、続けて書き
込まれるチャネルデータの格納アドレスとが格納される
。
チャネルデータアドレス保持部104は、チャネルデー
タ保持部101に書き込まれるチャネルデータの格納ア
ドレスを保持する1 チ工インチャネルデータアドレス保持部105は、続け
て書き込まれるチャネルデータの格納アドレスを保持す
る。
タ保持部101に書き込まれるチャネルデータの格納ア
ドレスを保持する1 チ工インチャネルデータアドレス保持部105は、続け
て書き込まれるチャネルデータの格納アドレスを保持す
る。
書替制御手段106は、このチャネルデータアドレス保
持部104がアドレス指定し、読み出されたチャネルデ
ータの書き替え制御を行ない、かつチャネルデータ保持
部101のチャネルデータによるデータ転送制御が終了
したときに、チェインチャネルデータアドレス保持部1
05に保持されているアドレスをチャネルデータアドレ
ス保持部104に書き替える。
持部104がアドレス指定し、読み出されたチャネルデ
ータの書き替え制御を行ない、かつチャネルデータ保持
部101のチャネルデータによるデータ転送制御が終了
したときに、チェインチャネルデータアドレス保持部1
05に保持されているアドレスをチャネルデータアドレ
ス保持部104に書き替える。
データ転送制御時にチャネルデータアドレス保持部10
4に設定されるアドレスに従って、書替制御手段106
を介してチャネルデータ格納手段103からチャネルデ
ータをチャネルデータ保持部101に取り込み、wi御
手段102はそのチャネルデータに基づいて、メモリと
入出力装置との間のデータ転送制御を行なう。
4に設定されるアドレスに従って、書替制御手段106
を介してチャネルデータ格納手段103からチャネルデ
ータをチャネルデータ保持部101に取り込み、wi御
手段102はそのチャネルデータに基づいて、メモリと
入出力装置との間のデータ転送制御を行なう。
チャネルデータが格納されるチャネルデータ格納手段1
03には、チェインされるチャネルデータの格納アドレ
スが格納されており、読み出されたそのアドレスがチェ
インチャネルデータ保持部lO5に保持される。
03には、チェインされるチャネルデータの格納アドレ
スが格納されており、読み出されたそのアドレスがチェ
インチャネルデータ保持部lO5に保持される。
一つのチャネルデータが示すデータの転送終了に応じて
、書替制御手段106がチェインチャネルデータアドレ
ス保持部105に保持されているアドレスをチャネルデ
ータアドレス保持部104に書き替え、そのアドレスに
より指定されるチャネルデータを続けてチャネルデータ
保持部101に取り込むことにより、チャネルデータの
チェインが可能となり、複数のデータブロックの転送制
御を連続して行なうことができる。
、書替制御手段106がチェインチャネルデータアドレ
ス保持部105に保持されているアドレスをチャネルデ
ータアドレス保持部104に書き替え、そのアドレスに
より指定されるチャネルデータを続けてチャネルデータ
保持部101に取り込むことにより、チャネルデータの
チェインが可能となり、複数のデータブロックの転送制
御を連続して行なうことができる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第2図は、本発明の一実施例の構成を示すブロック構成
図である。なお、本実施例はファクシミリ装置において
、メモリと回線入出力装置との間のデータ転送制御に関
する構成例である。
図である。なお、本実施例はファクシミリ装置において
、メモリと回線入出力装置との間のデータ転送制御に関
する構成例である。
■、 と 1゛との・b −
ここで、本発明の実施例と第1図との対応関係を示して
おく。
おく。
チャネルデータ保持部101は、制御レジスタ(CT)
211.状態レジスタ(ST)212゜アドレスレジス
タ(AD)213および転送語数レジスタ(BC)21
4に相当し、チャネルデータアドレス保持部104はチ
ャネルアドレスレジスタ216に相当し、チェインチャ
ネルデータアドレス保持部106はチェインレジスタ(
NX)215に相当する。各レジスタにより、レジスタ
群210が構成される。
211.状態レジスタ(ST)212゜アドレスレジス
タ(AD)213および転送語数レジスタ(BC)21
4に相当し、チャネルデータアドレス保持部104はチ
ャネルアドレスレジスタ216に相当し、チェインチャ
ネルデータアドレス保持部106はチェインレジスタ(
NX)215に相当する。各レジスタにより、レジスタ
群210が構成される。
制御手段102は制御部230に相当する。
チャネルデータ格納手段103は、メモリ250に相当
し、チェインチャネルデータのアドレスを含むチャネル
データ255〜257と、データブロック251〜15
3を格納する。
し、チェインチャネルデータのアドレスを含むチャネル
データ255〜257と、データブロック251〜15
3を格納する。
書替制御手段106は、リードライト制御部220に相
当する。
当する。
なお、レジスタ群210、リードライト制御部220お
よび制御部230によりDMA制御装置200が構成さ
れる。
よび制御部230によりDMA制御装置200が構成さ
れる。
↓ユ大施拠傅揚底
以上のような対応関係があるものとして、以下本発明の
実施例について説明する。
実施例について説明する。
第2図において、マイクロプロセッサ270には共通バ
ス280を介してD M A M御装置200、メモリ
250および入出力装置260が接続される。メモリ2
50はRAM (随時書込み読出し自由メモリ)から構
成され、複数のデータブロック251〜253と、各デ
ータブロックに対応するチャネルデータ255〜257
が格納されている。
ス280を介してD M A M御装置200、メモリ
250および入出力装置260が接続される。メモリ2
50はRAM (随時書込み読出し自由メモリ)から構
成され、複数のデータブロック251〜253と、各デ
ータブロックに対応するチャネルデータ255〜257
が格納されている。
入出力装置260は、モデム261および網制御袋f
(NCU)263を介シテ通信回1265に接続される
。
(NCU)263を介シテ通信回1265に接続される
。
DMA制御装置200は、データ転送制御に必要なチャ
ネルデータを保持するレジスタ群210と、メモリ25
0とレジスタ群210との間のチャネルデータの読出し
および書込みを制御するリードライト制御部220と、
制御部230とを有する。制御部230は、レジスタ群
210およびリードライト制御部220に接続され、入
出力装置260からのデータ転送要求信号291が入力
され、またマイクロプロセッサ270に対して割り込み
信号293を送出する。
ネルデータを保持するレジスタ群210と、メモリ25
0とレジスタ群210との間のチャネルデータの読出し
および書込みを制御するリードライト制御部220と、
制御部230とを有する。制御部230は、レジスタ群
210およびリードライト制御部220に接続され、入
出力装置260からのデータ転送要求信号291が入力
され、またマイクロプロセッサ270に対して割り込み
信号293を送出する。
−」−ス1」(御肱作
本実施例では、メモリ250内のデータブロック251
〜253を入出力装置2601モデム261および網制
御装置(NCU)263を介して通信回線265に順次
送信する場合について説明する。なお、メモリ250内
のデータブロック251〜253を入出力装置260へ
転送制御するのに必要なチャネルデータ255〜257
は、あらかじめメモリ250の一部に格納されている。
〜253を入出力装置2601モデム261および網制
御装置(NCU)263を介して通信回線265に順次
送信する場合について説明する。なお、メモリ250内
のデータブロック251〜253を入出力装置260へ
転送制御するのに必要なチャネルデータ255〜257
は、あらかじめメモリ250の一部に格納されている。
マイクロプロセッサ270は、D M A *J御装置
200に対して、データブロック251の転送に必要な
チャネルデータ255が格納されているアドレスをチャ
ネルアドレスレジスタ216に設定し、さらに入出力装
置260に対してデータ送信を行なうように指示する。
200に対して、データブロック251の転送に必要な
チャネルデータ255が格納されているアドレスをチャ
ネルアドレスレジスタ216に設定し、さらに入出力装
置260に対してデータ送信を行なうように指示する。
入出力装置260は、マイクロプロセッサ270からの
送信開始の指示を受けて、DMA!41B装置200に
データ転送要求信号291を送出する。
送信開始の指示を受けて、DMA!41B装置200に
データ転送要求信号291を送出する。
このデータ転送要求信号291が入力されたDMA制御
装置200の制御部230は、リードライト制御部22
0を起動し、チャネルアドレスレジスタ216を読み出
し、当該レジスタに設定されているアドレス内のチャネ
ルデータをレジスタ群210に読み込むように制御する
。すなわち、データブロック251に対応するチャネル
データ255の制御データCT、状態データST、アド
レスデータAD、転送語数データBC5およびチェイン
されるチャネルデータのチェインアドレスNXが、それ
ぞれ制御レジスタ211、状態レジスタ212、アドレ
スレジスタ213、転送語数レジスタ214およびチェ
インレジスタ215に書き込まれる。
装置200の制御部230は、リードライト制御部22
0を起動し、チャネルアドレスレジスタ216を読み出
し、当該レジスタに設定されているアドレス内のチャネ
ルデータをレジスタ群210に読み込むように制御する
。すなわち、データブロック251に対応するチャネル
データ255の制御データCT、状態データST、アド
レスデータAD、転送語数データBC5およびチェイン
されるチャネルデータのチェインアドレスNXが、それ
ぞれ制御レジスタ211、状態レジスタ212、アドレ
スレジスタ213、転送語数レジスタ214およびチェ
インレジスタ215に書き込まれる。
制御部230は、制御レジスタ211によりメモリ25
0から入出力装置260へのデータ転送であることを判
断し、アドレスレジスタ213に設定されているアドレ
スに従って、データブロック251の第−語を読み取っ
て入出力装置260に転送する。このとき、アドレスレ
ジスタ213の値を1加算し、転送語数レジスタ214
の値を1減算処理してそれぞれ更新する。
0から入出力装置260へのデータ転送であることを判
断し、アドレスレジスタ213に設定されているアドレ
スに従って、データブロック251の第−語を読み取っ
て入出力装置260に転送する。このとき、アドレスレ
ジスタ213の値を1加算し、転送語数レジスタ214
の値を1減算処理してそれぞれ更新する。
入出力装置260は、メモリ250から転送された一部
のデータを1ビツトずつ直列データに変換し、モデム2
61および網制御装置(N CU)263を介して通信
回線265へ送出する。それ゛とともに、DMA1il
?il装置200の制御部230ヘデ一タ転送要求償号
291を送出する。
のデータを1ビツトずつ直列データに変換し、モデム2
61および網制御装置(N CU)263を介して通信
回線265へ送出する。それ゛とともに、DMA1il
?il装置200の制御部230ヘデ一タ転送要求償号
291を送出する。
以降、同様の操作を繰り返してデータブロック251内
の全データが順次転送される。データブロック251が
すべて入出力装置260へ転送され、さらに通信回線2
65へ送信されると、DMA制御装置200の転送語数
レジスタ214の減算結果がOとなり、制御部230は
状態レジスタ212にデータブロック251の転送終了
の旨を書き込む。同時に制御部230は、制御レジスタ
211の内容を調べ、データチェインを行なう指示があ
れば、リードライト制御部220に対してチェインレジ
スタ215の値をチャネルアドレスレジスタ216へ書
き込むように指示する。
の全データが順次転送される。データブロック251が
すべて入出力装置260へ転送され、さらに通信回線2
65へ送信されると、DMA制御装置200の転送語数
レジスタ214の減算結果がOとなり、制御部230は
状態レジスタ212にデータブロック251の転送終了
の旨を書き込む。同時に制御部230は、制御レジスタ
211の内容を調べ、データチェインを行なう指示があ
れば、リードライト制御部220に対してチェインレジ
スタ215の値をチャネルアドレスレジスタ216へ書
き込むように指示する。
チェインレジスタ215に保持されているチェインアド
レスデータは、連続して転送されるデータブロック25
2の転送に必要なチャネルデータ256の格納アドレス
であり、したがってリードライト制御部220がチャネ
ルアドレスレジスタ216により指定されるアドレスの
チャネルデータ256をレジスタ群210のレジスタ2
11〜215に書き込み、制御部230にレジスタの設
定完了通知を行なうことにより、再度制御部230が動
作を開始し、連続してデータブロック252の転送が開
始される。
レスデータは、連続して転送されるデータブロック25
2の転送に必要なチャネルデータ256の格納アドレス
であり、したがってリードライト制御部220がチャネ
ルアドレスレジスタ216により指定されるアドレスの
チャネルデータ256をレジスタ群210のレジスタ2
11〜215に書き込み、制御部230にレジスタの設
定完了通知を行なうことにより、再度制御部230が動
作を開始し、連続してデータブロック252の転送が開
始される。
以下同様に、データブロック253が入出力装置260
に転送されるが、データブロック253のデータ転送に
対応するチャネルデータ257の制御データが、データ
チェインを指示していない場合には、データブロック2
53内のすべてのデータが転送された時点で、制御部2
30はマイクロプロセッサ270に対して、割り込み信
号293を送出してデータ転送終了を通知する。
に転送されるが、データブロック253のデータ転送に
対応するチャネルデータ257の制御データが、データ
チェインを指示していない場合には、データブロック2
53内のすべてのデータが転送された時点で、制御部2
30はマイクロプロセッサ270に対して、割り込み信
号293を送出してデータ転送終了を通知する。
■、 Bの・ノ
本実施例では、複数のデータブロックを順次チェインし
、連続してデータ転送を行なう方式において、一つの入
出力装置とメモリとの間で行なわれるDMAw制御方式
について説明したが、複数の入出力装置とメモリとの間
のデータ転送においても同様に実現可能である。
、連続してデータ転送を行なう方式において、一つの入
出力装置とメモリとの間で行なわれるDMAw制御方式
について説明したが、複数の入出力装置とメモリとの間
のデータ転送においても同様に実現可能である。
その場合には、複数の入出力装置の一つから制御部23
0に通知されるデータ転送要求信号に従って、その都度
チャネルアドレスレジスタ216のアドレスを設定し、
対応するチャネルデータをレジスタ群210に取り込み
、−語ずつのデータ転送を行ない、その後チャネルデー
タを返却する。
0に通知されるデータ転送要求信号に従って、その都度
チャネルアドレスレジスタ216のアドレスを設定し、
対応するチャネルデータをレジスタ群210に取り込み
、−語ずつのデータ転送を行ない、その後チャネルデー
タを返却する。
チャネルアドレスレジスタ216のアドレス設定は、デ
ータ転送要求信号を送出した入出力装置に対応するメモ
リ250の固定アドレスに格納されているデータを読み
込むことにより、特にハードウェアを増加させることな
く、多数の入出力装置の同時制御に対応することができ
る。
ータ転送要求信号を送出した入出力装置に対応するメモ
リ250の固定アドレスに格納されているデータを読み
込むことにより、特にハードウェアを増加させることな
く、多数の入出力装置の同時制御に対応することができ
る。
なお複数の入出力装置には、本実施例に示した通信回線
に対してデータの入出力を行なう装置の他に、たとえば
データを入力するキーボード、情報を出力するディスプ
レイ、送信原稿を読み取るスキャナ、受信原稿を出力す
るプリンタ装置、画像データの圧縮/伸長装置がある。
に対してデータの入出力を行なう装置の他に、たとえば
データを入力するキーボード、情報を出力するディスプ
レイ、送信原稿を読み取るスキャナ、受信原稿を出力す
るプリンタ装置、画像データの圧縮/伸長装置がある。
上述したように、本発明によれば、複数のブロック化さ
れたデータがマイクロプロセッサの制御を介在させるこ
となく、メモリと入出力装置との間で連続して転送制御
することができる。したがって、専用のマイクロプロセ
ッサあるいは高速マイクロプロセッサを使用することな
く、DMA制御による高速データ転送を可能にすること
ができ、実用的には極めて有用である。
れたデータがマイクロプロセッサの制御を介在させるこ
となく、メモリと入出力装置との間で連続して転送制御
することができる。したがって、専用のマイクロプロセ
ッサあるいは高速マイクロプロセッサを使用することな
く、DMA制御による高速データ転送を可能にすること
ができ、実用的には極めて有用である。
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例を示すブロック構成図、第3
図は従来のDMA制御方式を説明するブロック構成図で
ある。 図において、 101はチャネルデータ保持部、 102は制御手段、 、 103はチャネルデータ格納手段、 104はチャネルデータアドレス保持部、105はチェ
インチャネルデータアドレス保持部、106は書替制御
手段、 200.300はDMA制御装置、 210.310はレジスタ群、 211.311は制御レジスタ、 212.312は状態レジスタ、 213.313はアドレスレジスタ、 214.314は転送語数レジスタ、 215はチェインレジスタ、 216はチャネルアドレスレジスタ、 220はリードライト制御部、 230.330は制御部、 250.350はメモリ、 251〜253,351〜354はデータブロック、 255〜257はチャネルデータ、 260.360は入出力装置、 261はモデム、 263は網制御装置(NCU)、 265は通信回線、 270.370はマイクロプロセッサ、280.380
は共通バス、 291.391はデータ転送要求信号、293.393
は割り込み信号である。
図は従来のDMA制御方式を説明するブロック構成図で
ある。 図において、 101はチャネルデータ保持部、 102は制御手段、 、 103はチャネルデータ格納手段、 104はチャネルデータアドレス保持部、105はチェ
インチャネルデータアドレス保持部、106は書替制御
手段、 200.300はDMA制御装置、 210.310はレジスタ群、 211.311は制御レジスタ、 212.312は状態レジスタ、 213.313はアドレスレジスタ、 214.314は転送語数レジスタ、 215はチェインレジスタ、 216はチャネルアドレスレジスタ、 220はリードライト制御部、 230.330は制御部、 250.350はメモリ、 251〜253,351〜354はデータブロック、 255〜257はチャネルデータ、 260.360は入出力装置、 261はモデム、 263は網制御装置(NCU)、 265は通信回線、 270.370はマイクロプロセッサ、280.380
は共通バス、 291.391はデータ転送要求信号、293.393
は割り込み信号である。
Claims (1)
- 【特許請求の範囲】 メモリと入出力装置との間のデータ転送を制御するため
のチャネルデータが保持されるチャネルデータ保持部(
101)と、 このチャネルデータに基づいて前記メモリと入出力装置
との間のデータ転送を制御する制御手段(102)と、 チャネルデータ保持部(101)に書き込まれるチャネ
ルデータと、続けて書き込まれるチャネルデータの格納
アドレスとが格納されるチャネルデータ格納手段(10
3)と、 チャネルデータ保持部(101)に書き込まれるチャネ
ルデータの格納アドレスを保持するチャネルデータアド
レス保持部(104)と、 続けて書き込まれるチャネルデータの格納アドレスを保
持するチェインチャネルデータアドレス保持部(105
)と、 このチャネルデータアドレス保持部(104)がアドレ
ス指定し、読み出されたチャネルデータの書き替え制御
を行ない、かつチャネルデータ保持部(101)のチャ
ネルデータによるデータ転送制御が終了したときに、チ
ェインチャネルデータアドレス保持部(105)に保持
されているアドレスをチャネルデータアドレス保持部(
104)に書き替える書替制御手段(106)と を備えたことを特徴とするダイレクトメモリアクセス制
御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5861987A JPS63223943A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5861987A JPS63223943A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63223943A true JPS63223943A (ja) | 1988-09-19 |
JPH0564820B2 JPH0564820B2 (ja) | 1993-09-16 |
Family
ID=13089577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5861987A Granted JPS63223943A (ja) | 1987-03-13 | 1987-03-13 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63223943A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0285948A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 直接記憶アクセス制御方式 |
JP2002202948A (ja) * | 2000-12-28 | 2002-07-19 | Mega Chips Corp | データ転送回路およびデータ転送方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57103526A (en) * | 1980-12-19 | 1982-06-28 | Fujitsu Ltd | Interruption controlling system |
JPS5814235A (ja) * | 1981-07-20 | 1983-01-27 | Fujitsu Ltd | 磁気バブルメモリ装置 |
-
1987
- 1987-03-13 JP JP5861987A patent/JPS63223943A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57103526A (en) * | 1980-12-19 | 1982-06-28 | Fujitsu Ltd | Interruption controlling system |
JPS5814235A (ja) * | 1981-07-20 | 1983-01-27 | Fujitsu Ltd | 磁気バブルメモリ装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0285948A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 直接記憶アクセス制御方式 |
JP2002202948A (ja) * | 2000-12-28 | 2002-07-19 | Mega Chips Corp | データ転送回路およびデータ転送方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0564820B2 (ja) | 1993-09-16 |
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