JP2867482B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2867482B2 JP2867482B2 JP1278128A JP27812889A JP2867482B2 JP 2867482 B2 JP2867482 B2 JP 2867482B2 JP 1278128 A JP1278128 A JP 1278128A JP 27812889 A JP27812889 A JP 27812889A JP 2867482 B2 JP2867482 B2 JP 2867482B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- destination
- memory
- image data
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ等の情報処理装置における画
像情報を蓄積，表示，処理する画像処理装置に関する。
像情報を蓄積，表示，処理する画像処理装置に関する。
従来、この種の画像処理装置に用いられる画像メモリ
は経済性の点からタイナミックRAM（Ｄ−RAM）素子が用
いられており、アクセススピードが遅いため、高速でア
クセスするための一つの方法として、同時に複数のメモ
リ素子をアクセスする方法が用いられる。
は経済性の点からタイナミックRAM（Ｄ−RAM）素子が用
いられており、アクセススピードが遅いため、高速でア
クセスするための一つの方法として、同時に複数のメモ
リ素子をアクセスする方法が用いられる。
この方法は通常２次元の画像の横方向の数ピクセル
（ブロック）を同時にアクセスする方法がとられ、その
数は8,16,32などの８の倍数が一般的である。このよう
な構成の画像メモリ間で、任意の位置をずらしたコピー
を行なう場合、第３図に示すように、ソースメモリの２
ブロックからデータを読み出しシフトしてデスティネー
ションメモリへ書込む。この場合、転送の初めと終りは
デスティネーションメモリへの書込みを禁止する必要が
ある。このアドレス巾をSA（スタートアドレス）,EA
（エンドアドレス）と言う。
（ブロック）を同時にアクセスする方法がとられ、その
数は8,16,32などの８の倍数が一般的である。このよう
な構成の画像メモリ間で、任意の位置をずらしたコピー
を行なう場合、第３図に示すように、ソースメモリの２
ブロックからデータを読み出しシフトしてデスティネー
ションメモリへ書込む。この場合、転送の初めと終りは
デスティネーションメモリへの書込みを禁止する必要が
ある。このアドレス巾をSA（スタートアドレス）,EA
（エンドアドレス）と言う。
横方向のシフトは第４図に示すように、１ブロックの
ピクセル数をｎとすると、2nを入力とし、ｎを出力とす
るシフタとなる。一般的には、このシフタは1CLOCKサイ
クルでシフトが可能なバレルシフタが用いられ、ｎ＝８
の場合は16:8のバレルシフタとなる。この数は画像デー
タの深さを１ビットとした時の話である。濃淡画像を扱
う場合は、８ビット深さであり、ｎ＝32の場合、メモリ
とプロセッサ間の線の数は256本になり、バレルシフタ
は64入力32出力のものがビット方向８組必要となり、ハ
ードウェアの規模上限界に近い。さらに、画像データと
してカラー画像を考えると、R,G,Bプラスマスクで４バ
イト必要と考えると、上述の数の４倍で、第５図に示す
ように、画像メモリとプロセッサ間は1024本、バレルシ
フタは64入力32出力のものが32組必要となり、ハードウ
ェア規模が大きくなりすぎ製造上難かしいという欠点が
ある。
ピクセル数をｎとすると、2nを入力とし、ｎを出力とす
るシフタとなる。一般的には、このシフタは1CLOCKサイ
クルでシフトが可能なバレルシフタが用いられ、ｎ＝８
の場合は16:8のバレルシフタとなる。この数は画像デー
タの深さを１ビットとした時の話である。濃淡画像を扱
う場合は、８ビット深さであり、ｎ＝32の場合、メモリ
とプロセッサ間の線の数は256本になり、バレルシフタ
は64入力32出力のものがビット方向８組必要となり、ハ
ードウェアの規模上限界に近い。さらに、画像データと
してカラー画像を考えると、R,G,Bプラスマスクで４バ
イト必要と考えると、上述の数の４倍で、第５図に示す
ように、画像メモリとプロセッサ間は1024本、バレルシ
フタは64入力32出力のものが32組必要となり、ハードウ
ェア規模が大きくなりすぎ製造上難かしいという欠点が
ある。
本発明の画像処理装置は、ソースメモリ中の第１の位
置にある画像データをデスティネーションメモリの第２
位置へコピーするとき、画像メモリの最大横方向転送数
のＳ−RAMからなるソースバッファとデスティネーショ
ンバッファと、バッファアドレスを発生するカウンタと
を具備し、ソースメモリの前記画像データを含む単位デ
ータをソースバッファに読み出し、ソースバッファ用の
アドレスをソースバッファ内のコピーされる画像データ
の格納位置をスタートアドレスとしてコピーされるデー
タ長だけ更新し、これに同期して、デスティネーション
バッファ用のアドレスをデスティネーションバッファ内
のコピー画像データが格納される位置をスタートアドレ
スとしてコピー画像データ長だけ更新することで、コピ
ーされる画像データをソースバッファからデスティネー
ションバッファに転送し、その後、デスティネーション
バッファからコピーされた前記画像データを含む単位デ
ータをデスティネーションメモリに書き込む。このよう
にすることで、小規模な回路で画像メモリ間のコピーを
可能とする。
置にある画像データをデスティネーションメモリの第２
位置へコピーするとき、画像メモリの最大横方向転送数
のＳ−RAMからなるソースバッファとデスティネーショ
ンバッファと、バッファアドレスを発生するカウンタと
を具備し、ソースメモリの前記画像データを含む単位デ
ータをソースバッファに読み出し、ソースバッファ用の
アドレスをソースバッファ内のコピーされる画像データ
の格納位置をスタートアドレスとしてコピーされるデー
タ長だけ更新し、これに同期して、デスティネーション
バッファ用のアドレスをデスティネーションバッファ内
のコピー画像データが格納される位置をスタートアドレ
スとしてコピー画像データ長だけ更新することで、コピ
ーされる画像データをソースバッファからデスティネー
ションバッファに転送し、その後、デスティネーション
バッファからコピーされた前記画像データを含む単位デ
ータをデスティネーションメモリに書き込む。このよう
にすることで、小規模な回路で画像メモリ間のコピーを
可能とする。
〔実施例〕 次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例の動作を説明する図で、１ブロッ
クを32ピクセルとしている。図に示すようなＭ×Ｎの大
きさのエリアのコピーを行なう時、まず、ソースメモリ
からＭを含むブロックのデータをSOC BUFFERに読出し
（）、デスティネーションメモリからＭを含むブロッ
クのデータをDES BUFFERに読出す（）。次に、SOC BU
FFER,DES BUFFER間で、Ｍの大きさだけのデータを転送
する（）。この転送はSOC BUFFER用STATIC RAMのカウ
ンタをSXをスタートアドレスとしてＭ走らせ、それに同
期して、DES BUFFER用STATIC RAMのカウンタをDXをスタ
ートアドレスとして走らせ、SOC BUFFERから読出したデ
ータをDES BUFFERへ書込むことにより容易に行なうこと
ができる。
図は本発明の一実施例の動作を説明する図で、１ブロッ
クを32ピクセルとしている。図に示すようなＭ×Ｎの大
きさのエリアのコピーを行なう時、まず、ソースメモリ
からＭを含むブロックのデータをSOC BUFFERに読出し
（）、デスティネーションメモリからＭを含むブロッ
クのデータをDES BUFFERに読出す（）。次に、SOC BU
FFER,DES BUFFER間で、Ｍの大きさだけのデータを転送
する（）。この転送はSOC BUFFER用STATIC RAMのカウ
ンタをSXをスタートアドレスとしてＭ走らせ、それに同
期して、DES BUFFER用STATIC RAMのカウンタをDXをスタ
ートアドレスとして走らせ、SOC BUFFERから読出したデ
ータをDES BUFFERへ書込むことにより容易に行なうこと
ができる。
転送の速度はSTATIC RAMのアクセスタイムから決ま
り、30MHz程度の速度が可能である。転送後DES BUFFER
からデスティネーションメモリへＭを含むブロック分書
込みを行えば（）コピーは完了する。上述のようにこ
の転送にはＳ−RAMとカウンタのみで実現でき、大規模
なバレルシフタは必要でない。画像メモリとSOC BUFFE
R,DES BUFFERであるＳ−RAMとのデータ転送はやはりＳ
−RAMのアクセスタイムで決まり、１バイト30MHz程度の
速度が実現できる。
り、30MHz程度の速度が可能である。転送後DES BUFFER
からデスティネーションメモリへＭを含むブロック分書
込みを行えば（）コピーは完了する。上述のようにこ
の転送にはＳ−RAMとカウンタのみで実現でき、大規模
なバレルシフタは必要でない。画像メモリとSOC BUFFE
R,DES BUFFERであるＳ−RAMとのデータ転送はやはりＳ
−RAMのアクセスタイムで決まり、１バイト30MHz程度の
速度が実現できる。
第２図は本発明の一実施例として、８ビット４枚の画
像メモリ間のデータ転送を行なうためのデータ転送ライ
ンの数を示す図で画像メモリとプロセッサ間は32本のラ
イン数で済む。
像メモリ間のデータ転送を行なうためのデータ転送ライ
ンの数を示す図で画像メモリとプロセッサ間は32本のラ
イン数で済む。
以上説明したように本発明は、画像メモリが４バイト
必要なカラー画像用途の画像処理装置において、従来の
バレルシフタによる画像のシフトコピー方式は画像メモ
リとプロセッサ間に1024本もの多数のデータ転送ライン
が必要なこと、バレルシフタは64入力32出力のものが８
（ビット）×４組も必要で複雑大規模となり製造上困難
であるが、本発明によれば、画像メモリとプロセッサ間
は32本の小数データ転送ラインで済み、さらにバレルシ
フタは不要で、回路規模が飛躍的に小さくできるという
効果がある。
必要なカラー画像用途の画像処理装置において、従来の
バレルシフタによる画像のシフトコピー方式は画像メモ
リとプロセッサ間に1024本もの多数のデータ転送ライン
が必要なこと、バレルシフタは64入力32出力のものが８
（ビット）×４組も必要で複雑大規模となり製造上困難
であるが、本発明によれば、画像メモリとプロセッサ間
は32本の小数データ転送ラインで済み、さらにバレルシ
フタは不要で、回路規模が飛躍的に小さくできるという
効果がある。
第１図は本発明の一実施例の動作を説明する図、第２図
は本発明の一実施例のデータ転送ライン数と回路規模を
説明する図。 第３図は従来のバレルシフタ方式による動作を説明する
図、第４図は従来のバレルシフタ方式によるシフト動作
を説明する図、第５図は従来のバレルシフタ方式で濃淡
カラー画像用のシステムを組んだ場合のデータ転送ライ
ン数と回路規模を説明する図である。
は本発明の一実施例のデータ転送ライン数と回路規模を
説明する図。 第３図は従来のバレルシフタ方式による動作を説明する
図、第４図は従来のバレルシフタ方式によるシフト動作
を説明する図、第５図は従来のバレルシフタ方式で濃淡
カラー画像用のシステムを組んだ場合のデータ転送ライ
ン数と回路規模を説明する図である。
Claims (1)
- 【請求項１】ソースメモリ中の第１の位置にある画像デ
ータをデスティネーションメモリの第２位置へコピーす
るとき、 画像メモリの最大横方向転送数のＳ−RAMからなるソー
スバッファとデスティネーションバッファと、バッファ
アドレスを発生するカウンタとを具備し、 ソースメモリの前記画像データを含む単位データをソー
スバッファに読み出し、 ソースバッファ用のアドレスをソースバッファ内のコピ
ーされる画像データの格納位置をスタートアドレスとし
てコピーされるデータ長だけ更新し、これに同期して、
デスティネーションバッファ用のアドレスをデスティネ
ーションバッファ内のコピー画像データが格納される位
置をスタートアドレスとしてコピー画像データ長だけ更
新することで、コピーされる画像データをソースバッフ
ァからデスティネーションバッファに転送し、 その後、デスティネーションバッファからコピーされた
前記画像データを含む単位データをデスティネーション
メモリに書き込む、ことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278128A JP2867482B2 (ja) | 1989-10-24 | 1989-10-24 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278128A JP2867482B2 (ja) | 1989-10-24 | 1989-10-24 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141098A JPH03141098A (ja) | 1991-06-17 |
| JP2867482B2 true JP2867482B2 (ja) | 1999-03-08 |
Family
ID=17592994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278128A Expired - Lifetime JP2867482B2 (ja) | 1989-10-24 | 1989-10-24 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867482B2 (ja) |
-
1989
- 1989-10-24 JP JP1278128A patent/JP2867482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141098A (ja) | 1991-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4688190A (en) | High speed frame buffer refresh apparatus and method | |
| JPS61188582A (ja) | マルチウインドウ書込み制御装置 | |
| JPH0760423B2 (ja) | データ転送方式 | |
| KR950006578A (ko) | 고속 카피 수단을 갖는 프레임 버퍼를 구성하기 위한 방법 및 장치 | |
| JPS60140470A (ja) | 画像情報処理装置 | |
| JP2867482B2 (ja) | 画像処理装置 | |
| JPS5848099B2 (ja) | 文字パタ−ン発生装置 | |
| JPS5952291A (ja) | ビデオｒａｍ書込み制御装置 | |
| US6628289B1 (en) | Rendering apparatus and method, and storage medium | |
| JPS6061853A (ja) | 情報処理装置 | |
| JPS6037930B2 (ja) | 情報記憶装置 | |
| JPS54149520A (en) | Dispaly unit | |
| JPS63304293A (ja) | 表示メモリ制御回路 | |
| JP2771350B2 (ja) | 画像処理装置 | |
| JP2898000B2 (ja) | 文字データ展開処理装置 | |
| JPS63239542A (ja) | 画像メモリ装置および画像処理装置 | |
| JPS5935476B2 (ja) | 多端末表示制御装置に於けるハ−ドコピ−装置 | |
| JP2761220B2 (ja) | 三次元図形表示システム | |
| JPH04318891A (ja) | グラフィック制御装置 | |
| JPH023195B2 (ja) | ||
| JPH036510B2 (ja) | ||
| JPS62296278A (ja) | イメ−ジメモリ制御方式 | |
| JPS63243990A (ja) | 文字転送方式 | |
| JPS60263984A (ja) | ドツト・デ−タ展開方式 | |
| JPH0863595A (ja) | 画像の回転処理方法およびその装置 |